JPH11510272A - 改良されたｔｆｔ、該ｔｆｔ及び該ｔｆｔを含むマトリクスディスプレイの製造方法 - Google Patents

Abstract

(57)【要約】 アクティブマトリクスディスプレイ(10)のような薄膜トランジスタを含むデバイスにおいて欠陥を減少する改良形の薄膜トランジスタを提供する。第１の改良点は、アクティブマトリクスディスプレイ内のゲートライン及び行ラインとすることができる底部金属層(52)上に２重絶縁層(60,62)を形成することにより達成される。第１の絶縁層(60)は前記金属層を陽極酸化することにより形成し、第２の絶縁層(62)は第１の絶縁層上に堆積する。２重絶縁層構造を再陽極酸化してこれらの層のピンホールの影響を除去することができる。第２の改良点は、インターディジタルトランジスタ構造を与えてチャネル幅を増大させるとともに、内部短絡とドレインキャパシタンスを最小にすることにある。インターディジタル構造(94,96;100,102)は少なくとも２つのドレイン又はソースフィンガ部間に形成された少なくとも１つのソース又はドレインフィンガ部を含む。短絡ソースフィンガ部を切り離してトランジスタを動作可能に維持することができる。他の改良点は、アクティブマトリクスディスプレイにおいて蓄積キャパシタを２重絶縁層を用いて形成することにより与えられる。冗長列ライン(74,90)を第２のオーバレイ金属層(90)を用いて形成する。欠陥マスキング用のトランジスタ(49)を各画素と前行又はゲートラインとの間に結合することもできる。

Description

【発明の詳細な説明】 改良されたＴＦＴ、該ＴＦＴ及び該ＴＦＴを含むマトリクス ディスプレイの製造方法 技術分野 本発明は、改良された薄膜トランジスタ、該薄膜トランジスタ及び該トランジ スタを含むディスプレイの製造方法に関するものである。特に、本発明は完成ト ランジスタ及び該トランジスタからなるデバイスの歩留りを増大する薄膜トラン ジスタの製造方法に関するものである。 従来技術 近年、薄膜トランジスタ及びこのような薄膜トランジスタを含むデバイス、例 えばメモリアレイ、あらゆるタイプの集積回路及び機械的スイッチ及びリレーの 代用デバイスが注目されている。例えばリードリレーは疲労を示し、ＭＯＳスイ ッチは過大なリーク電流を示す。 薄膜トランジスタの特定の代表的な用途はフラットパネルディスプレイ、例え ば、液晶、電界放射、プラズマ、エレクトロクロミック又はエレクトロルミネッ センスを使用するディスプレイであり、慣例の陰極線管（ＣＲＴ）の代わりに使 用される。フラットパネルディスプレイはＣＲＴより相当軽量、小形及び低電力 消費にできる。また、ＣＲＴは、それらの動作モードの結果として、ほぼ常に若 干の歪みを受ける。ＣＲＴは電子ビームをけい光スクリーンに投射して機能する 。ビームはけい光スクリーン上に集束されスポットを生じ、ビームの強度に比例 する強度で発光する。ビームを一定に移動させてスクリーン上に種々のスポット を生じさせ、種々の強度で発光させることにより表示が生成される。電子ビーム はその固定の電子源から出発してスクリーンのエッジから中心へ走行するので、 ビームはスクリーン上の種々の点に種々の角度で衝突し、スポットのサイズ及び 形状に変化（即ち歪み）を生ずる。 フラットパネルディスプレイは本質的にこのような歪みを生じない。その理由 は、ＣＲＴでは電子ビームがけい光スクリーンをたたくことにより決定される画 素が基板上にフォトリソグラフィによりパターン化されているためである。フラ ットパターンディスプレイの製造においては、回路素子をガラスのような基板上 に堆積し、一般にフォトリソグラフィによりパターン化する。回路素子を堆積し 、エッチングして、直交する制御ライン行及び列ののマトリクスを有し、制御ラ イン行及び列間に画素接点と制御素子を具えるデバイスを形成する。画素接点は その上に、しきい値電圧の印加時に発光する物質（発光性）又は周囲光を変調す る物質（非発光性）の媒体を有する。この媒体は液晶、硫化亜鉛のようなエレク トロルミネッセンス又はエレクトロクロミック材料、ネオン及びアルゴンのよう なガスプラズマ、ダイクロイックダイ、その他の適切な材料又は電圧印加に応答 して発光する又は光学特性を変化するデバイスとすることができる。適切な電圧 の印加に応答して光又は光学的変化が媒体に発生する。各接点上の光学的にアク ティブな媒体は一般に画素又は”ピクセル”と称されている。 フラットパネルディスプレイ用の回路は、一般に、データを全ての列ラインに にシフトして所定の電圧にするように設計される。このとき１つの行を附勢して この行内の全てのトランジスタをターンオンさせる（一度に一行づつ書き込む） 。次にこの行を遮断し、次の行のデータを全ての列にシフトさせ、第２行を附勢 して書き込む。このプロセスを全行がアドレスされるまで繰り返す。全行は一般 に１フレーム周期、代表的には約１／６０秒又は１６．７ｍｓで書き込まれる。 行の書き込み時にデータを表す電圧を特定の列に選択的に供給して、選択された 画素を発光させるか光学特性を変化させる。画素は、大きな電圧又は電流又は長 い電圧又は電流パルスの印加により強度を変化するものとすることができる。ね じれネマチックアクティブ材料を有する液晶ディスプレイ（ＬＣＤ）では、ディ スプレイは不活性時にほぼ透明になるとともに活性時に光吸収状態になり、また 偏光子の向きに応じてその逆になる。従って、画素を行ごとに順次に駆動するこ とによりディスプレイ上に画像が生成される。ＣＲＴについて上述した幾何学歪 みはフラットパネルディスプレイには生ぜず、これは各画素の位置がリソグラフ ィで決まり、固定であるためである。 アクティブマトリクスディスプレイ（例えば各画素に薄膜トランジスタを使用 するもの）のデバイス構造を製造する従来の方法において生ずる大きな問題の一 つは、集積回路の製造歩留り問題と同様の製造歩留り問題を生ずる点にある。即 ち、製造される装置の歩留りは一般に１００％ではなく、その歩留り（無欠陥デ バイスの割合）は最悪の場合には０％になり得る。高品質のディスプレイは極め て僅かな欠陥トランジスタ又は他の素子を許容するのみである。また、大寸法デ ィスプレイが小寸法ディスプレイより一般に望まれている。従って、製造メーカ は大寸法及び／又は高解像度のディスプレイを製造したいが、数個のトランジス タ、従って数個の画素が不良であれば製造ディスプレイ全体を破棄しなければな らないジレンマに遭遇する。換言すれば、製造メーカは製造歩留りの減少の結果 として製造コストの著しい増大を被ることになる。 本発明は、トランジスタを大きく減少した欠陥数で製造し、アクティブマトリ クスディスプレイのようなあらゆるタイプの集積回路に使用可能にする製造方法 を提供することによりこれらのコスト増大及び歩留り減少問題を著しく改善する ものである。 発明の開示 薄膜トランジスタの製造方法を改良して、アクティブマトリクスディスプレイ のような薄膜トランジスタを含むデバイスにおける欠陥を減少させる。第１の改 良点は、アクティブマトリクスディスプレイ内のゲートライン及び行ラインとす ることができる底部金属層上に２重絶縁層を形成することにより達成される。第 １の絶縁層は前記金属層を陽極酸化することにより形成し、第２の絶縁層は第１ の絶縁層上に堆積する。２重絶縁層構造を再陽極酸化してこれらの層のピンホー ルの影響を除去することができる。第２の改良点は、インターディジタルトラン ジスタ構造を与えてチャネル幅を増大させるとともに、内部短絡とドレインキャ パシタンスを最小にすることにある。インターディジタル構造は少なくとも２つ のドレイン又はソースフィンガ部間に形成された少なくとも１つのソース又はド レインフィンガ部を含む。短絡ソースフィンガ部を切り離してトランジスタを動 作可能に維持することができる。他の改良点は、アクティブマトリクスディスプ レイにおいて蓄積キャパシタを２重絶縁層を用いて形成することにより与えられ る。冗長列ラインを第２のオーバレイ金属層を用いて形成する。欠陥マスキング 用のトランジスタを各画素と前行又はゲートラインとの間に結合することもでき る。 図面の簡単な説明 図１は本発明のトランジスタを含むアクティブマトリクスディスプレイの模式 的平面図であり、 図２は本発明のトランジスタ及び蓄積キャパシタの一実施例の食い違い断面図 であり、 図３は図２のトランジスタ実施例の第２の断面図であり、 図４〜図１０はトランジスタ及びディスプレイの製造工程を示す部分平面図で あり、 図１１は完成ディスプレイの部分模式図である。 本発明の最適実施例 前述したように、薄膜トランジスタ（ＴＦＴ）を用いて多くのデバイスを形成 することができ、特定の使用例はアクティブマトリクス液晶ディスプレイ（ＡＭ ＬＣＤ）である。本発明のＴＦＴはＡＭＬＣＤの一部分として記載する。図１に 模式的に示す本発明のＡＭＬＣＤは全体を１０で示す。 ＡＭＬＣＤ１０は一組のオプション外部短絡バー１２、１４、１６及び１８を 含み、これらの外部短絡バーは、本願と同時に出願された米国特許願第０８／４ ９７，３７２号、「ACTIVE MATRIX ESD PROTECTION AND TESTING SCHEME」に詳 細に記載されている。外部短絡バー１２、１４、１６及び１８は製造中にこれら のバーをけがき線２０に沿って破断することにより除去される。 ＡＭＬＣＤ１０は一組の内部短絡バー２２、２４、２６及び２８も含む。これ らの内部短絡バー２２、２４、２６及び２８は、上記の米国特許願に詳述されて いるように、製造中に使用される。しかし、内部短絡バー２２、２４、２６及び ２８は線３０に沿って、例えばレーザによりＡＭＬＣＤ１０から電気的に切り離 されるだけであり、ＡＭＬＣＤ１０の物理的部分のまま残される。 ＡＭＬＣＤ１０は一般にガラスパネルからなる基板３２上に堆積され、この基 板は上述したようにけがき線２０に沿って破断される。基板３２は他のタイプの 絶縁材料からなるものとすることもでき、非透過性のものに対しては絶縁被覆を 有する金属パネルとすることもできる。ＡＭＬＣＤ１０は大きなマトリクスを構 成する複数の行ライン３４及び複数の列ライン３６を具え、このマトリクスの一 部分のみが示されている。行ライン３４は各ライン３４に接続された複数のドラ イバ接点パッド３８を一づつ含み、列ライン３６も各ライン３６に接続された複 数のドライバ接点パッド４０を一づつ含む。 ＡＭＬＣＤ１０は行ライン３４と列ライン３６との間に形成された複数の同一 の画素を含み、それらの一つの画素４２についてのみ詳細に説明する。マトリク スの行ライン３４及び列ライン３６が交差する各交差点４４に、ＴＦＴ４６が形 成され、両ラインを画素接点４８に接続する。アクティブ液晶媒体が少なくとも 接点４８上に形成され、この媒体は画素４２に印加される背面電圧及びデータ電 圧に応答して特性を変化する。画素４２上の媒体はＡＭＬＣＤ１０のマトリクス 全体に一般に方形、矩形又はドットとして現れる。トランジスタ４６及び接点４ ８の実際のサイズは正しい寸法比で書かれてなく、図解のために模式的に示され ている。 使用しうる行ライン３４及び列ライン３６の数又はＡＭＬＣＤ１０の外寸に理 論的制限は存在しない点に注意すべきである。製造装置が実際上外寸を制限し、 この制限は製造装置の改善つれて連続的に変化している。 ＡＭＬＣＤの製造において遭遇する問題は、ＡＭＬＣＤ１０が数個以上の画素 を不作動にする欠陥ＴＦＴ又は他の回路素子を含む場合にはディスプレイを廃棄 しなければならないことにある。欠陥画素４２を覆い隠す（マスキング）技術の 一つは追加の（オプション）トランジスタ４９を用いて画素４２を隣接する行Ｒ １に結合するものである。この場合、行Ｒ１が書き込まれるとき、データが前画 素４２’に供給されるのみならず、トランジスタ４９を経て画素４２にも供給さ れる。次に行Ｒ２が書き込まれるとき、画素４２に対するデータがトランジスタ ４６を経て前画素からのデータをオーバライトする。しかし、トランジスタ４６ が欠陥である場合には、画素４２は前行Ｒ１からのデータを保持する。これによ り画素４２が正しく動作しないことが覆い隠される。 図１１につき後に述べるように、画素４２は各フレーム中に画素４２に書き込 まれた電圧を維持し安定化する行Ｒ１に結合された蓄積キャパシタ５０を含むこ ともできる。 本発明のＴＦＴ４６及びＡＭＬＣＤ１０はアクティブ画素の歩留りを向上する よう形成する。ＴＦＴ４６を図２を参照して説明する。ＴＦＴ４６は行ライン３ ４として最初に堆積されたゲート５２を具える。完成ＴＦＴ４６が図２及び図３ に示されており、種々の製造工程が図４〜図１０に示されている。種々の層の厚 さは臨界的でないが、ＴＦＴ４６及びＡＭＬＣＤ１０の好適実施例を形成するの に好適な厚さ及び材料については後述する。 ゲート５２は２つの金属層で構成するのが好ましい。アルミニウム、好ましく はアルミニウム合金の第１層を堆積し、パターン化してライン素子５４（図４） を形成する。冗長行ライン３４を形成するために、タンタルの第２ゲート層をア ルミニウム素子５４の上に堆積し、パターン化して素子５４を覆うライン素子５ ６（図５）を形成する。素子５６は個々のＴＦＴ４６の実際のゲートを形成する フィンガ部５８（図５）も有する。ライン素子５４はアルミニウム又はアルミニ ウム合金で形成するのが好ましい。アルミニウムは導電率が高いため長いライン に使用するが、小形のディスプレイに対しては必ずしも必要なく、このアルミニ ウムラインは必要に応じ小形のディスプレイから除去することもできる。アルミ ニウムは十分な導電性を与えるために約１２００オングストロームに堆積するが 、この厚さは依然として素子５４を覆うステップカバレージ問題を阻止するに十 分な薄さである。タンタル素子５６又は他の陽極酸化性耐熱金属を冗長性のため に別個に約２０００オングストロームに堆積するのが好ましい。ＴＦＴのゲート を構成するフィンガ部５８はアルミニウム層を必要とせず、代表的にはタンタル のみで形成する。 次に、第１のゲート絶縁層６０を、露出タンタル素子５６を強く陽極酸化して 酸化タンタルＴa₂Ｏ₅からなる絶縁層を形成することにより形成する。強い陽極 酸化は、脱イオン水中の約０．１〜４．０％のくえん酸溶液を用いることにより 実行することができる。約６０ボルトの電圧を用いて、精密且つ均一な酸化層６ ０を約１５オングストローム／ボルトで形成し、９００オングストロームの厚さ に形成することができる。パッド３８及び４０はフォトレジストで覆ってこれら のパッドの陽極酸化を阻止するか、又はこれらのパッドを陽極酸化し、後にエッ チング除去することができる。 また、第１ゲート絶縁層６０を堆積誘電体層により形成することもできる。次 に第２又は冗長ゲート絶縁層６２を、好ましくは窒化シリコンＳi₃Ｎ₄により約 ３０００オングストロームの厚さに堆積する。次に２つの追加の層、即ちアモル ファスシリコンの層６４及びＮ＋ドープアモルファスシリコンの層６６を順次に 堆積する。Ｎ＋層６６及びアモルファスシリコン層６４を選択的にエッチングし てゲート部分５８の上方の窒化シリコン層６２上に個別領域７０（図６）を残存 させる。アモルファスシリコン層６４は約１５００オングストロームの厚さに堆 積し、Ｎ＋層６６は約３００オングストロームの厚さに堆積する。パターニング 後に、残存Ｎ＋層がオーム接点部分６８を形成する。次の金属層を堆積する前に 再陽極酸化を行って、特にドレイン又はソース金属がゲート金属上を延在する任 意の位置における短絡を阻止することができる。この再陽極酸化はソース及びゲ ート間に通常存在する最大電圧の少なくとも２倍の電圧で行う。この再陽極酸化 はタンタル層又はその下のアルミニウム層に新しい酸化層を形成して後に堆積さ れる金属がピンホールを経てゲートラインに短絡するのを阻止する。 次にソース−ドレイン（Ｓ−Ｄ）層７２を堆積し、大形のディスプレイに対し ては複数の金属層で形成するのが好ましい。小形のディスプレイに対しては、層 ７２はアルミニウム又はモリブデンのような単一の金属層とすることができる。 大形の装置に対しては、モリブデンの第１障壁層を５００オングストローム程度 の厚さに堆積してマルチ層７２を形成する。アルミニウム又はアルミニウム合金 の第２導電性向上層を約５０００オングストロームの厚さに堆積する。次にモリ ブデン又はモリブデン合金の第３障壁層を約３００オングストロームの厚さに堆 積する。最初の２つの層を堆積するだけとすることもできる。 次にＳ−Ｄ層７２をパターン化してソース部分７４、ドレイン部分７６及び上 側キャパシタ接点部分７８を形成する。次にＳ−Ｄ金属部分７４及び７６の下部 の接点部分６８間のＮ＋ドープ層を除去してトランジスタチャネル領域８０をソ ース及びドレイン部分７４及び７６間に形成する。この時点でトランジスタ４６ は電気的に機能可能になる。 このとき蓄積キャパシタ５０も電気的に機能可能になり、このキャパシタは接 点部分７８とその下側の窒化シリコン層６２、酸化シリコン層６０及びゲート層 ５２の部分とからなる。ここで、トランジスタ４６及びキャパシタ５０を必要に 応じ電気的に試験することができる。 次に第１パッシベーション層８２を堆積し、好ましくはＳi₃Ｎ₄で約７０００ オングストロームの厚さに形成する。この誘電体層は堆積Ｓi Ｏ₂、スピンオン ガラス（ＳＯＧ）又は他の有機誘電体材料により形成することもできる。層８２ をパターン化してドレイン接点孔８４及びキャパシタ接点孔８６を形成する。冗 長列ラインを形成する必要があるときは、孔８８（図３）形成して下側の列ライ ン３６への接点を設ける。 次に画素ＩＴＯ層９０を堆積し、パターン化して孔８４にドレイン接点を、孔 ８６にキャパシタ接点を、孔８８（もしあれば）を経て接触する冗長列ライン及 び画素４８を形成する。画素４８は正しい寸法比で示されてなく、またこの断面 図は互い違いに配置されるトランジスタ４６及びキャパシタ構造５０を含むよう にオフセットされている。この断面図は列ＩＴＯと画素ＩＴＯ４８（図１及び図 ９）との間の電気的分離を十分に示さない。追加のトランジスタ４９（図１）は 図示されていないが、トランジスタ構造４６と同一に形成することができる。 次に最終パッシベーション層９２を形成してＴＦＴ構造を完成させる。パッシ ベーション層９２は層８２と同様に約２０００−３０００オングストロームの厚 さに形成する。層９２はカラーフィルタ基板上に形成することもでき、また両方 に形成することもできる。 図７Ａ及び７Ｂに示すように、ソースライン７４はドレイン７６とインターデ ィギタル配置する。図７Ａに示すように、ドレイン７６は少なくとも１つのフィ ンガ部９４を有し、ソースライン７４は１対のフィンガ部９６を有するものとす るのが好ましい。フィンガ部９６に隣接してソースライン７４を貫通するスロッ ト又は開口９８をエッチングする。インターディジタル構造は幾つかの利点をも たらす。第１に、チャネル幅を最大にすることができるとともに、ドレイン−ゲ ートキャパシタンスを最小にすることができる。他の利点は、電子試験中にソー スフィンガ部９６の一つの短絡をこの短絡フィンガ部を切り離すことにより除去 することができる点にある。この短絡故障は、短絡フィンガ部９６の両側でスロ ット９８まで切断することにより有効に除去することができる。 図７Ａに示すジンターディジタル構造の実施例によればドレイン−ゲートキャ パシタンスは最小になるが、図７Ｂに示すような追加のフィンガ部を形成するこ とにより一層高い駆動電流を得ることができる。図７Ｂにおいて、ドレイン７６ が１対のフィンガ部１００を有し、ソース７４が３つのフィンガ部１０２を有し ている。 図９はＩＴＯ層９０を示し、このＩＴＯ層は個別の画素接点４８と冗長列ライ ン１０４を形成する。列ライン１０４は孔８８を経て下側の列ライン３６に接続 する。 ＡＭＬＣＤ１０の総合複合レイアウトを図１０に示す。 図１１は完成ＡＭＬＣＤ１０の一部分及び蓄積キャパシタ５０を使用する理由 を示す。キャパシタ５０は、画素行、ここでは行３がアドレスされてないときに 、画素４２の液晶材料間の電圧をフレーム周期中に安定化する。各画素行は１フ レーム周期中に１度アドレスされるのみであり、フレーム周期は一般に１／６０ 秒又は１６．７ｍｓである。４８０行のＡＭＬＣＤ１０の場合には、各行はフレ ーム周期の１／４８０秒又は約３４．７マイクロ秒間アドレスされるだけである 。画素行がアドレスされないフレーム時間中、ＴＦＴ４６はオフである。しかし 、画素電圧は液晶材料間に一定に維持する必要がある。液晶材料はキャパシタン スＣ_LC及び有限抵抗値Ｒ_LCを有する。トランジスタ４６はドライバとソースとの 間にリークを有しうるとともに、液晶材料抵抗Ｒ_LCを経るリーク有しうる。液晶 材料間の電圧降下（データ減衰）を最小にするために、キャパシタンスＣ_Sを有 する蓄積キャパシタ５０をＣ_LCと並列に形成する。行３からトランジスタ４６に より駆動される画素４２をキャパシタ５０により前行２に結合する。これにより 行２が行３の直前に駆動される。総合キャパシタンスはＣ_LC＋Ｃ_Sに等しいため 、所定の行に対するトランジスタ４６がターンオンするとき、このトランジスタ ４６がＣ_LC及びＣ_Sを充電する。トランジスタ４６及び液晶材料のリーク電流は どちらも動作温度が上昇するにつれて高くなる（悪くなる）。液晶材料はＴＦＴ 基板３２とカラーフィルタ又は単色背面板９４との間に封入される。背面板９４ は基板３２からスペーサ（図示せず）により隔離される。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，Ｌ Ｕ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ， ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＫＥ，ＬＳ，ＭＷ，ＳＤ，Ｓ Ｚ，ＵＧ)，ＵＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＺ， ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，ＨＵ，Ｉ Ｓ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＫ，ＬＲ ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ， ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，Ｓ Ｄ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＴＪ，ＴＭ，ＴＲ，ＴＴ ，ＵＡ，ＵＧ，ＵＺ，ＶＮ 【要約の続き】 ことにより与えられる。冗長列ライン(74,90)を第２の オーバレイ金属層(90)を用いて形成する。欠陥マスキン グ用のトランジスタ(49)を各画素と前行又はゲートライ ンとの間に結合することもできる。

Claims (1)

1. 【特許請求の範囲】 １．薄膜トランジスタの製造において、 インターディジタル構造のソース及びドレインを形成し、前記ソースに開口 を形成し、前記開口に隣接して前記ソースから前記ドレインの方へ延在する少な くとも２つのフィンガ部を形成し、前記ドレインから前記２つのソースフィンガ 部間に、これらのフィンガ部から離間して延在する少なくとも一つのフィンガ部 を形成することを特徴とする薄膜トランジスタの製造方法。 ２．前記ソースから延在する少なくとも３つのフィンガ部を形成するとともに、 前記ドレインから延在する少なくとも２つのフィンガ部を形成し、前記各ドレイ ンフィンガ部が前記各対のソースフィンガ部間に、これらのフィンガ部から離間 して延在することを特徴とする請求項１記載の方法。 ３．複数の薄膜トランジスタを含み、各トランジスタが画素をディスプレイマト リクスの行及び列ラインに結合するアクティブマトリクスディスプレイの製造に おいて、 各トランジスタがインターディジタル構造のソース及びドレインを含み、前 記ソースに開口を形成し、前記開口に隣接して前記ソースから前記ドレインの方 へ延在する少なくとも２つのフィンガ部を形成し、前記ドレインから前記２つの ソースフィンガ部間に、これらのフィンガ部から離間して延在する少なくとも一 つのフィンガ部を形成することを特徴とするアクティブマトリクスディスプレイ の製造方法。 ４．各トランジスタにおいて前記ソースから延在する少なくとも３つのフィンガ 部を形成するとともに、前記ドレインから延在する少なくとも２つのフィンガ部 を形成し、前記各ドレインフィンガ部が前記各対のソースフィンガ部間に、これ らのフィンガ部から離間して延在することを特徴とする請求項３記載の方法。 ５．各トランジスタの前記ソース及びドレインを冗長ゲート絶縁層上に形成し、 前記ゲート絶縁層は、ゲート金属を堆積し、前記ゲート金属を陽極酸化して絶縁 層を形成し、前記陽極酸化絶縁層上に第２の絶縁層を堆積することにより形 成することを特徴とする請求項３記載の方法。 ６．各画素に対し蓄積キャパシタを形成し、該蓄積キャパシタを前記各画素と隣 接行ラインとの間に結合することを特徴とする請求項３記載の方法。 ７．インターディジタル構造のソース及びドレインを具え、前記ソースに開口を 有し、前記開口に隣接して前記ソースから前記ドレインの方へ延在する少なくと も２つのフィンガ部と、前記ドレインがドレインから前記２つのソースフィンガ 部間に、これらのフィンガ部から離間して延在する少なくとも一つのフィンガ部 とを含むことを特徴とする薄膜トランジスタ。 ８．前記ソースから延在する少なくとも３つのフィンガ部と、前記ドレインから 延在する少なくとも２つのフィンガ部を含み、前記各ドレインフィンガ部が前記 各対のソースフィンガ部間に、これらのフィンガ部から離間して延在することを 特徴とする請求項７記載のトランジスタ。 ９．複数の薄膜トランジスタを含み、各トランジスタが画素をディスプレイマト リクスの行及び列ラインに結合するアクティブマトリクスディスプレイにおいて 、 各トランジスタがインターディジタル構造のソース及びドレインを具え、前 記ソースに開口を有し、前記開口に隣接して前記ソースから前記ドレインの方へ 延在する少なくとも２つのフィンガ部と、前記ドレインがドレインから前記２つ のソースフィンガ部間に、これらのフィンガ部から離間して延在する少なくとも 一つのフィンガ部とを含むことを特徴とするアクティブマトリクスディスプレイ 。 10．各トランジスタが前記ソースから延在する少なくとも３つのフィンガ部と、 前記ドレインから延在する少なくとも２つのフィンガ部を含み、前記各ドレイン フィンガ部が前記各対のソースフィンガ部間に、これらのフィンガ部から離間し て延在することを特徴とする請求項９記載のディスプレイ。