KR100464632B1 - 능동매트릭스디스플레이및그제조방법 - Google Patents

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KR100464632B1 KR10-1998-0707668A KR19980707668A KR100464632B1 KR 100464632 B1 KR100464632 B1 KR 100464632B1 KR 19980707668 A KR19980707668 A KR 19980707668A KR 100464632 B1 KR100464632 B1 KR 100464632B1
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Abstract

개선된 다층 매트릭스 라인(34)은, 능동 매트릭스 디스플레이(10)를 포함하는, 트랜지스터를 구비한 매트릭스 장치의 성능을 향상시키고 결함을 감소시키기 위해, 반전 게이트 박막 트랜지스터(46)를 포함한다. 반전 게이트 라인은, 게이트 구조를 위한 제1의 내화성 바닥층(124), 알루미늄층(126) 및 제2 내화성 층(128)의 패터닝 전에 순차적으로 증착된 다층 금속 구조로 형성된다. 알루미늄층은 단차 피복 문제를 방지하기 위해 게이트에 인접하여 양극 산화 처리된다. 또한, 다층 게이트 구조를 사용하는 능동 매트릭스 디스플레이 저장 커패시터(50)를 형성할 때에 더욱 개선점이 제공된다.

Description

능동 매트릭스 디스플레이 및 그 제조방법{ACTIVE MATRIX DISPLAYS AND METHOD MAKING}
본 발명은 개선된 성능의 박막 매트릭스, 박막 매트릭스 제조방법 및 개선된 트랜지스터를 포함하는 매트릭스 디스플레이에 관한 것으로, 특히, 본 발명은 매트릭스 장치의 양품률을 증가시키고, 매트릭스의 범위성(scalability) 및 성능을 증가시키기 위한 다층 박막 매트릭스의 제조방법에 관한 것이다.
최근, 메모리 어레이, 각종 집적회로, 및 기계적 스위치 및 릴레이 대용품과 같은, 박막 트랜지스터(TFT : Thin Film Transistor) 및 박막 트랜지스터를 포함한 매트릭스 장치에 대한 관심이 증가되고 있다. 예를 들면, 리드 릴레이(reed relay)는 약화될 수 있고, MOS 스위치는 매우 많은 누설 전류를 나타낼 수 있다.
박막 트랜지스터의 특정한 예시적인 사용은 통상의 음극선관(cathode ray tubes : CRT)의 대용품으로서, 액정(liquid crystals), 전자크롬(electrochromic) 또는 전계발광(electroluminescense)을 채용한 것과 같은 평면 디스플레이(flat panel displays)에 쓰이고 있다. 평면 디스플레이는 CRT에 비하여 경량화, 소형화 및 실질적으로 적은 전력 소모를 제공한다. 또한, 동작 방식의 결과로 음극선관은 거의 대부분 일그러짐(distortion)을 겪는다. 음극선관은 형광-코팅된 스크린에 전자빔을 투사함으로써 동작한다. 전자빔은 그것이 포커싱된 스팟(spot)이 빔의 세기에 비례하여 발광하도록 한다. 디스플레이는 일정하게 움직이는 빔이 스크린 상의 상이한 스팟을 상이한 세기로 발광하도록 함으로써 생성된다. 전자빔은 고정단으로부터 스크린의 중간보다는 에지로 보다 멀리 이동하기 때문에, 빔이 스크린 상에 여러 지점에 상이한 각도로 충돌하여 스팟의 크기 및 모양에서 변화(즉, 일그러짐)를 초래한다.
CRT 전자빔은 스크린 상에 형광체를 발광시킴으로써 규정되는데 반하여, 각각의 픽셀은 기판상에 포토리소그래피로 패터닝되기 때문에, 평면 디스플레이는 본질적으로 이러한 일그러짐이 없다. 평면 디스플레이의 제조시, 회로 엘리먼트는 일반적으로, 유리와 같은 기판상에 포토리소그래피에 의해 증착 및 패터닝된다. 이 엘리먼트들은 제어 라인의 로우(rows)와 칼럼(columns) 사이에 제어 엘리먼트 및 픽셀 콘택을 갖는 회로 제어 라인의 직각을 이루는 로우 및 칼럼의 매트릭스를 갖는 장치를 형성하기 위해 단계적으로 증착 및 에칭된다. 픽셀 콘택은, 임계 전압이 매체 제어 엘리먼트를 통해 인가되면, 주위 빛(비-방사성)의 전달을 조절하거나 또는 발광(방사)하는 물질의 매체를 갖는다. 이 매체는, 액정, 전계 발광 물질 또는, 아연 황화물, 네온 및 아르곤 등의 가스 플라즈마, 이색 염료, 아연 황화물과 같은 전자크롬 물질, 또는, 발광하거나 그렇지 않으면 전압의 인가에 응답하여 광학 특성을 변화시키는, 그 밖의 다른 적합한 물질 또는 장치일 수 있다. 인가된 적합한 전압에 응답하여 빛이 생성되거나, 또는 다른 광학적 변화가 매체에서 발생한다. 각 콘택에서 광학적으로 활성화된 매체를 일반적으로 픽처 엘리먼트(picture element) 또는 "픽셀"이라 부른다.
평면 디스플레이를 위한 회로 구조는, 일반적으로, 데이터가 소정의 전압에 대해 각각 모든 칼럼 라인 상에서 시프트되도록 설계된다. 이러한 평면 및 다른 매트릭스 장치에서의 로우 및 칼럼 라인의 신뢰성, 전도성, 집적도는 매우 중요하다. 전계 방사 장치(FED: Field Emission Device) 및 능동 매트릭스 장치와 같은 그 밖의 매트릭스 장치에서는 고 전도성 라인이 사용된다. 능동 매트릭스 장치에서, 하나의 로우에 전압이 가해지면 그 로우 내의 모든 트랜지스터가 턴온된다(하나의 로우는 동시에 기록된다). 그리고, 그 로우는 닫쳐지고 다음 로우에 대한 데이터가 칼럼 라인으로 시프트된 후, 두번째 로우에 전압이 가해져서 기록된다. 이러한 과정은 모든 로우가 어드레스될 때까지 반복된다. 일반적으로, 모든 로우는 하나의 프레임 주기, 즉, 약 1/60초 또는 16.7 ms로 기록된다. 그리고 나서, 데이터를 나타내는 전압이 특정한 칼럼에 대해 선택적으로 공급되어, 로우가 기록됨에 따라, 선택된 픽셀이 발광되도록 하거나 또는 광학적 특성을 변화시킨다. 픽셀은 큰 전압이나 전류, 또는 보다 긴 펄스의 전압 또는 전류를 인가함으로써 세기를 변화시키도록 만들어질 수 있다.
TN(Twisted Nematic)형 능동 물질을 사용하는 액정 디스플레이(LCD)를 사용하면, 활성화되지 않은 경우에는 디스플레이가 실질적으로 투명하고, 활성화되는 경우에는 빛을 흡수하고, 또는, 편파기 방향에 따라 그 반대가 될 수도 있다. 따라서, 디스플레이 매트릭스를 따라 로우 단위로 픽셀을 순차적으로 활성화시킴으로써 디스플레이 상에 이미지가 생성된다. 각각의 픽셀 위치는 포토리소그래피로 결정되어 고정되기 때문에, CRT에 대해 전술된 기하학적 일그러짐은 평면 디스플레이에서의 중요 요소가 되지 않는다.
능동 매트릭스 디스플레이(예로, 각 픽셀에서 박막 다이오드, MIM 또는 박막 트랜지스터와 같은 비선형 제어 엘리먼트를 사용한 장치들)를 위한 구조를 제조하는 종래 방법에 대해 발생하는 중요한 문제중의 하나는 집적 회로와 유사한 제품 양품률 문제를 겪는다는 것이다. 즉, 생산된 장치의 양품률은 일반적으로 100%가 아니고, 최악의 경우에 양품률(결점이 없는 장치의 비율)은 0%가 될 수도 있다. 고품질의 디스플레이는 어떠한 결함이 있는 제어 엘리먼트 또는 다른 구성요소를 허용하지 않는다. 또한, 보다 큰 크기의 디스플레이가 일반적으로, 소형의 디스플레이보다 선호되고 있다. 그러므로, 제조자는 대형 및/또는 고 해상도 디스플레이의 생산을 선호하면서도, 얼마 이상의 트랜지스터의 결함으로 인해 얼마 이상의 픽셀이 결함이 생기는 경우 전체 제품을 폐기하여야 하는 딜레마에 직면하게 된다. 다시 말하면, 제조자는 사용가능한 제품의 양품률이 감소함으로써 초래되는 제조 비용의 급격한 상승을 겪게 된다.
바람직한 매트릭스 트랜지스터 중 하나는 매트릭스 기판에 형성된 반전 게이트를 포함한다. 반전 게이트 TFT-LCD 구조에서, 게이트 금속은, 일반적으로, 유리기판상에 직접 증착된다. 고성능의 TFT 어레이를 제공하기 위해서, 게이트 금속은 높은 전도성, 기판 및 후속 층에 대한 높은 접착성(adhesion)을 가지고 있어야 하고, 후속의 요구되는 고온 처리 동안에 힐록(hillock)을 형성하지 않아야 하며. 후속 층에 대한 게이트 금속 위에 최소의 단차 피복(step coverage)을 가져야 하고, 게이트 금속은 양극 산화 처리(anodized)될 수 있어야 한다.
이러한 문제점을 해결할 수 있도록 단일 내화성 금속층 게이트, 알루미늄 또는 알루미늄/실리콘 및/또는 구리 합금 게이트 금속, 내화성 금속과 알루미늄의 조합, 및 두껍게 에칭된 단층 금속 게이트를 포함하는 다양한 해결 방법이 시도되었다. 그러나, 시도된 각각의 해결책은 다음에 언급될 하나 또는 그 이상의 문제점을 포함한다.
본 발명에서는, 능동 매트릭스 디스플레이와 같은 모든 종류의 집적회로에서 사용될 수 있는, 크게 감소된 매트릭스 결함을 갖는 고성능의 다층 게이트 금속 구조를 갖는 반전 게이트 매트릭스 트랜지스터를 포함하는 개선된 매트릭스의 제조 방법을 제공함으로써, 비용의 증가 및 양품률 감소의 문제점이 크게 개선된다.
도1은 본 발명의 트랜지스터 및 다층 라인을 포함한 능동 매트릭스 디스플레이의 평면 개략도.
도2는 반전 게이트 트랜지스터의 일실시예를 도시한 단면도.
도3은 도2의 트랜지스터 실시예를 도시한 단면도.
도4a 및 4b는 절연체가 개재된 한 쌍의 매트릭스 금속층의 교차점을 도시한 부분 단면도.
도5a 내지 도5c는 매트릭스 금속 제조 단계의 일부를 도시한 부분 단면도.
도6a 내지 도6q는 하나의 바람직한 다층 라인 및 반전 게이트 트랜지스터 실시예 및 디스플레이의 제조 단계를 도시한 부분 단면도.
도7a 내지 도7q는 제2의 다층 라인 및 트랜지스터 실시예 및 디스플레이의 제조 단계를 도시한 부분 단면도.
능동 매트릭스 디스플레이를 포함하는 트랜지스터를 구비한 장치의 성능을 향상시키고 결점을 줄일 수 있는 반전 게이트 박막 매트릭스 트랜지스터를 포함하는 매트릭스의 개선된 제조 방법이 제공된다. 반전 게이트 라인은 패터닝 이전에 순차적으로 증착된 다층 금속구조에 형성된다. 다층 구조는 게이트 구조를 형성하기 위해 하부의 제1 내화층, 알루미늄층 및 제2 내화층을 포함한다. 특히, 매트릭스 교차점에서, 부가적으로 증착된 층에 대한 단차 피복 문제를 방지하기 위해, 알루미늄층이 게이트에 근접하여 양극 산화 처리된다. 기판 및 후속 층에 부착되는 다층 게이트구조는 높은 전도성을 갖고 힐록(hillock)을 억제함으로써, 그에 따라 매트릭스 장치의 양품률을 증가시킬 수 있게 된다. 또한, 다층 게이트 구조를 사용하는 능동 매트릭스 디스플레이의 저장 커패시터를 형성함으로써 보다 개선된다.
상기에서 언급된 바와 같이, 다양한 장치가 박막 트랜지스터(TFT)를 사용하여 구성될 수 있으며, 하나의 특정한 사용예는 능동 매트릭스 액정 디스플레이(AMLCD)의 일부로서 기술되는 본 발명의 다층 라인 및 반전 게이트 TFT 및 AMLCD에서 사용된다. 도1에서, 본 발명을 포함할 수 있는 AMLCD의 개략적인 표시는 참조 번호 10으로 지정된다.
AMLCD(10)는 일련의 선택적인 외부 쇼팅바(shorting bars)(12,14,16,18)를 포함하도록 도시되어 있으며, 이것은 1995년 7월 31일 출원된 미국출원번호 제08/497,372호의 "ACTIVE MATRIX ESD PROTECTION AND TESTING SCHEME"에서 보다 자세히 설명된다. 외부 쇼팅바(12, 14, 16, 18)는 미국출원번호 제08/497,372호에서 보다 자세히 언급된 바와 같이, 스크라이브 라인(scribe line)(20)을 따라 격리함으로써 처리과정 동안에 제거된다.
AMLCD(10)는 또한 일련의 내부 쇼팅바(22, 24, 26, 28)를 포함하여 구비된다. 내부 쇼팅바(22, 24, 26, 28) 역시, 미국출원번호 제08/497,372호에서 보다 자세히 언급된 바와 같이, 처리과정 동안에 사용된다. 그러나, 내부 쇼팅바(22, 24, 26, 28)는 라인(30)을 따라 AMLCD(10)로부터 전기적으로 분리되는 것이 바람직하지만, AMLCD(10)의 물리적인 부분은 남는다.
AMLCD(10)는 보통 유리 패널로부터 형성되는, 기판(32) 상에 증착되는데, 이것은 스크라이브 라인(20)을 따라 격리된다. 기판(32)은 또한, 절연 코팅을 가진 금속 패널을 포함하는, 다른 타입의 절연 물질로부터 형성될 수 있다. AMLCD(10)는, 큰 매트릭스를 형성하는 다수의 로우 라인(34)과 다수의 칼럼 라인(36)으로 형성되는데, 단지 작은 일부분만이 도시되었다. 로우 라인(34)은 각각의 라인(34)에 접속된 다수의 드라이버 콘택 패드(38) 중 하나를 포함하고, 칼럼 라인(36)은 각각의 라인(36)에 접속된 다수의 드라이버 콘택 패드(40) 중 하나를 포함한다.
AMLCD(10)는 로우 라인(34)과 칼럼 라인(36) 사이에 형성된 다수의 동일한 픽셀을 포함하며, 따라서, 단지 하나의 픽셀(42) 만이 상세히 설명될 것이다. 로우 라인(34)과 칼럼 라인(36)이 교차되는 각각의 매트릭스 교차점(44)에서, TFT(46)는 양 라인을 픽셀 콘택(pixel contact)(48)에 접속하도록 형성된다. 능동 액정 매체는 적어도 콘택(48) 위에 증착되는데, 여기서 매체는 교차점(44)에서 결합된 전압 또는 전류에 응답하여 특성을 변경시킬 것이다. 픽셀(42)상의 매체는 일반적으로 AMLCD(10)의 전체적 매트릭스에서 점, 직사각형 또는 정사각형으로 나타난다. 트랜지스터(46) 및 콘택(48)의 실제 크기가 비례축소되어 도시되지 않고, 단지 예시를 위해 개략적으로 도시되었다.
AMLCD(10)의 외부 크기 또는 적용가능한 로우 라인(34) 및 칼럼 라인(36)의 수에 대해 이론적인 제한은 없다는 것을 주목해야 한다. 처리 장치는 외부 크기에 대한 실제적인 제한을 제공하는데, 이 제한은 장치가 개량됨에 따라 끊임없이 변화된다.
AMLCD 제조에 직면한 문제는, AMLCD(10)가 하나 또는 그 이상의 픽셀의 오동작을 야기하는 결함이 있는 TFT 또는 다른 회로 엘리먼트를 포함하는 경우, 디스플레이는 일반적으로 폐기되어야 한다. 결함있는 픽셀(42)을 차단하는 하나의 선택적인 기술은 인접한 로우 R1에 픽셀(42)을 결합시키는 부가적인 트랜지스터(49)를 사용하는 것이다. 그리고 나서, 로우 R1가 기록될 때, 데이터가 이전 픽셀(42)뿐만 아니라 트랜지스터(49)를 통해 픽셀(42)에 인가된다. 그리고, 로우 R2가 기록될 때, 픽셀(42)에 대한 데이터가 트랜지스터(46)를 통해 이전 픽셀로부터의 데이터 위에 기록된다. 그러나, 트랜지스터(46)에 결함이 있는 경우, 픽셀(42)은 동작되지 않는 것으로 보이지 않는 대신에, 이전 로우 R1로부터 데이터를 유지할 것이다. 이것은 픽셀(42)이 올바르게 동작하지 않는다는 사실을 가리게 된다.
그 밖의 다른 선택으로서, 픽셀(42)은 또한, 로우 R1에 결합되어 각 프레임동안에 픽셀(42)에 기록되는 전압을 유지하고 안정화하는 저장 커패시터(50)를 포함할 수 있다.
TFT(46) 및 AMLCD(10)는 능동 픽셀의 양품률을 향상시키도록 구성된다. TFT(46) 및 그 제조공정은 도2 및 도3에서 설명된다. TFT(46)는 1995년 7월 31일 출원되어 계류중인 미국출원번호 제08/497,371호의 "IMPROVED PERFORMANCE MATRIX TFT, METHOD OF MAKING AND MATRIX DISPLAYS INCORPORATING THE TFT"에서 보다 자세히 설명된다. TFT(46)는 로우 라인(34)으로서 먼저 증착되는 게이트(52)를 가진 반전 게이트 TFT로 형성된다. 완성된 TFT(46)가 도2 및 도3에 도시되어 있으며, 여러 공정 단계들은 미국출원번호 제08/497,371호에 도시 및 설명되어 있다. 여러 층의 두께가 TFT(46)에 대해 결정적이지는 않지만, AMLCD(10) 및 TFT(46)의 바람직한 실시예를 구성하기 위해, 바람직한 두께 및 물질이 기술되어 있다.
게이트(52)는 두 층의 금속으로 형성되는 것이 바람직한데, 알루미늄인 제1층, 바람직하게는 알루미늄/구리 합금인 제1 층은 라인 엘리먼트(54)를 형성하기 위해 증착되어 패터닝된다. 여분의 로우 라인(34)을 형성하기 위해, 엘리먼트(54)를 덮는 라인 엘리먼트(56)를 형성하도록 알루미늄 엘리먼트(54) 위에 탄탈(tantalum)이 증착되어 패터닝된다. 엘리먼트(56)는 또한, 개별적인 TFT(46)에 대한 실제 게이트를 형성하는 핑거(58)를 가진다. 라인 엘리먼트(54)는 알루미늄 또는 알루미늄 합금으로 형성되는 것이 바람직하다. 알루미늄은 자체의 고 전도성 때문에 긴 라인에 사용되었지만, 소형 디스플레이에서는 중요한 요소가 되지 않고, 요구에 따라 소형 디스플레이에서는 제거될 수 있다. 알루미늄은 전도성을 제공하기 위해 약 1200Å으로 증착되지만, 엘리먼트(54) 위의 단차 피복 문제를 방지하기에 충분한 정도로 얇다. 탄탈 엘리먼트(56) 또는 다른 양극 내화성 금속이 약 2000Å으로 여분을 위해 개별적으로 증착된다. TFT(46)에 대해 게이트를 형성하는 핑거(58)는 알루미늄층을 필요로 하지 않고, 통상적으로 탄탈만으로 형성된다.
그리고 나서, 노출된 탄탈 엘리먼트(56)를 양극 산화 처리함으로써 제1 게이트 절연층(60)이 형성되는데, 이것은 탄탈산화물(Ta2O5)의 절연층(60)을 형성하기 위해 강하게 양극 산화 처리된다. 강한 양극 산화 처리는 탈이온화된 물에 0.1 내지 4%의 구연산 용액을 사용하여 수행된다. 약 900Å 두께 또는 전압당 약 15Å으로 매우 세밀하고 균일한 산화층을 형성하기 위해 약 60볼트의 전압이 사용될 수 있다. 패드(38, 40)는 상기 패드의 양극 산화 처리를 방지하도록 포토레지스트로 피복되거나 또는, 양극 산화 처리된 후에 에칭될 수 있게 된다.
선택적으로, 제1 게이트 절연층(60)이 증착된 유전층에 의해 형성될 수 있다. 그리고 나서, 실리콘 질화물(Si3N2)인 제2 또는 여분의 게이트 절연층(62)이 약 3000Å의 두께로 증착된다. 그리고, 비결정의 실리콘층(64) 및 N+ 도핑된 비결정 실리콘층(66)의 2개의 부가적인 층이 순차적으로 증착된다. N+층(66) 및 비결정 실리콘층(64)은 질화물층(62)위의 게이트부(58) 위에 분리된 영역(70)을 남기도록 선택적으로 에칭된다. 비결정 실리콘층(64)은 약 1500Å의 두께로 증착되고, N+층(66)은 약 300Å의 두께로 증착된다. 패터닝 후에 남아있는 N+층은 옴 콘택부(68)를 형성한다.
특히, 드레인 또는 소스 금속이 게이트 금속 위에 놓인 지점에서, 전위 단락(potential short)를 방지하기 위해, 다음의 금속층이 증착되기 전에 재 양극 산화 처리(reanodizing)가 수행될 수 있다. 재 양극 산화 처리는 소스와 게이트 사이에 일반적으로 나타나는 최대전압의 적어도 두 배의 전압으로 수행된다. 이러한 재양극 산화 처리는, 게이트 금속을 노출시키는 핀홀을 통해 이후에 증착되는 금속이 게이트 라인에 대해 단락되는 것을 방지하기 위해, 탄탈 또는 아래에 놓인 알루미늄층에 새로운 산화물을 형성하게 된다.
그리고 나서, 소스-드레인(S-D) 층(72)이 증착되는데, 대형 디스플레이를 위해 다수의 금속층으로부터 형성되는 것이 바람직하다. 소형 디스플레이에 대해, 층(72)은 알루미늄 또는 몰리브덴(molybdenum)과 같은 단일 금속층이 될 수 있다. 약 500Å의 두께로 몰리브덴 제1 장벽층을 증착함으로써, 바람직한 대형 장치 다층(72)이 형성된다. 그리고, 알루미늄 또는 알루미늄 합금의 제2 전도성 개선층이 약 500Å의 두께로 증착된다. 그 후, 몰리브덴 또는 몰리브덴 합금의 제3 장벽층이 약 300Å의 두께로 증착된다. 선택적으로, 처음의 2개의 층만이 증착되도록 요구될 수 있다.
그 다음으로, 소스부(74), 드레인부(76) 및 상위 커패시터 콘택부(78)를 구성하기 위해 S-D층(72)이 패터닝된다. 그리고, S-D 금속부(74, 76) 아래에 남아있는, 콘택부(68) 사이의 N+ 도핑층을 제거함으로써, 소스 및 드레인부(74, 76) 사이에 트랜지스터 채널 영역(80)이 형성된다. 이 지점에서, 트랜지스터(46)가 전기적으로 동작하게 된다. 저장 커패시터(50) 또한 전기적으로 동작하게 되고, 콘택부(78), 질화물층(62)의 하부, 산화물층(60) 및 게이트(52)에 의해 형성된다. 트랜지스터(46)와 커패시터(50)는 필요에 따라 전기적으로 테스트된다.
그리고, 제1 패시베이션층(82)이 증착되는데, 약 7000Å의 두께의 실리콘질화물(Si3N4)로 형성되는 것이 바람직하다. 이 유전층은 또한 증착된 SiO2, 스핀 온 글라스(SOG: Spin On Glass) 및 그 밖의 다른 유기적 유전체로부터 형성될 수 있다. 그리고, 드레인 콘택 개구(84) 및 커패시터 콘택 개구(86)를 형성하기 위해 층(82)이 패터닝된다. 여분의 칼럼 라인이 형성될 때, 아래에 놓인 칼럼 라인(36)에 콘택을 제공하기 위해 비아(88)가 형성된다.
그리고 나서, 비아(88)와 픽셀(48)을 통해 콘택함으로써, 개구(84)에서의 드레인 콘택, 개구(86)에서의 커패시터 콘택, 여분의 칼럼 라인을 형성하기 위해, 픽셀 ITO층(90)이 증착되어 패터닝된다. 픽셀(48)은 비례축소되어 도시되지 않았고, 섹션은 트랜지스터(46)와 커패시터 구조(50)를 모두 포함하기 위해 차감계산되는데, 이것은 서로 엇갈려 진다. 섹션은 완전히 칼럼 ITO와 픽셀 ITO(48) 사이에 전기적인 분리를 예시하지 않는다(도 1참조). 부가적인 트랜지스터(49)(도1)가 도시되지 않았지만. 트랜지스터 구조(46)와 동일한 방식으로 형성될 수 있다.
그리고 나서, 최종 패시베이션층(92)을 형성함으로써 스터(TFT)(46)의 구조가 완성된다. 패시베이션층(92)은 층(82)과 동일한 방식으로 약 2000~3000Å의 두께로 형성된다. 층(92)은 또한 컬러 필터 기판 위에 형성되거나 또는 양쪽 모두에서 형성될 수 있다.
여기서, 반전 게이트 TFT로 설명되었지만, 다층 라인은 어떤 형태의 매트릭스에서도 사용될 수 있다. 매트릭스는 박막 다이오드, MIM, 또는 TFT와 같은 비선형 제어 엘리먼트를 포함하지만, 다층 라인의 장점은 어느 특정 비선형 제어 엘리먼트로 제한되지 않는다.
TFT(46)와 같은 반전 게이트 TFT LCD 구조에서, 게이트 금속은 일반적으로 먼저 유리 기판(32) 위에 직접 증착되는 것이 바람직하다. 고성능의 게이트 금속을 위한 많은 요건들이 있다.
1. 고 전도성(high conductivity) - 게이트 금속 라인(52) 및 칼럼 금속라인(36)은 LCD 패널을 통해 빛의 투사를 차단하므로, 제조자는 가능한 좁게 칼럼 라인 및 게이트의 폭을 만들도록 노력한다. 하지만, 이러한 라인의 저항은 그들의 폭을 줄임으로써 증가하게 된다. 적은 정보 컨텐츠(적은 수의 칼럼 및 로우 라인) 및 낮은 수의 그레이 셰이드(gray shade)를 갖는 소형 디스플레이에서는 높은 저항의 로우 및/또는 칼럼 라인이 허용될 수 있다. 이러한 매트릭스에서, 몰리브덴, 탄탈, 크롬(Chrome), 니켈, 니크롬(Nichrome), 티타늄 또는 텅스텐(Tungsten)과 같은 얇은(2000Å보다 작은) 내화성 금속이 로우 및/또는 칼럼 금속으로서 사용될 수 있다. 내화성 금속의 최대 증착 두께는 두꺼운 라인의 손상 및 스트레스로 인해 일반적으로 약 2000Å으로 제한된다. 낮은 저항의 라인이 요구되면, 알루미늄 또는 구리와 같은 고 전도성 금속이 로우 또는 칼럼 금속(34,36)을 형성하도록 내화성 금속과 함께 사용된다. 각 경우에서, 칼럼 또는 로우 금속라인의 형성은 1) 금속의 증착, 2) 포토레지스트(photo resist)의 적용, 3) 포토레지스터의 저온 열처리(soft baking), 4) 상기 포토레지스트상에 패턴의 노출, 5) 노출 또는 비노출된 포토레지스트의 현상, 6) 에칭에 앞서 포토 레지스터의 고온 열처리(hard baking), 7) 금속층의 습식 또는 건식 에칭, 8)상기 포토레지스트의 제거의 순서로 달성된다.
2. 힐록 억제(hillock suppression) - 로우 또는 칼럼 금속은 요구된 300℃ 또는 그 이상의 후속의 처리 과정으로 가열될 때, 힐록을 형성하지 않아야 한다. 힐록 형성은 금속간 유전체를 파괴할 수 있고, 칼럼과 로우 금속 사이에 단락을 유발할 수 있다. TFT(46)와 같은 반전 게이트를 구비한 TFT 구조에서, 로우 또는 게이트 금속은, TFT를 무효로 만드는, 소스 또는 드레인 금속에 대해 단락될 수 있다. 이러한 문제점은 AMLCD에 한정되지 않고, 후속의 상승 온도 처리가 따르는 제1 금속을 패터닝한 후에 임의의 X-Y 매트릭스 어드레스된 어레이에서 발생할 수 있다. 알루미늄 및 구리와 같은 고 전도성금속은 이러한 문제점에 가장 민감하다.
3. 낮은 단차피복 프로파일(profile) - 게이트 금속이 로우 라인(34)의 저항을 낮출 수 있도록 두껍게(3000Å 또는 그 이상으로) 제조되면, 교차점(44)에서의 금속간 유전체 및 상기 제1 금속 위의 칼럼 라인(36) 또는 제2 금속의 단차피복은 교차점(44)에서 결함을 유발할 수 있다. 유전체는 완전하게 제1 금속을 덮을 수 없게 되어, 그로 인해 제2 금속은 제1 금속에 대해 단락될 수 있다. 또한, 유전체가 제1 금속을 덮을 수 있지만, 제2 금속 및/또는 유전체는, 후속의 위크 스팟(weak spot)에 브레이크다운을 제공하기 위해 압박될 수 있다. 또한, 제2 금속은 유전체를 덮는데 실패하여 제2 금속 라인에서 공간(void)/개구(open)를 야기할 수 있다. 따라서, 제1 금속 라인(34) 위에 단차를 최소화 또는 평탄화하는 것이 바람직하다.
4. 제1 금속의 양극 산화물 형성(anodic oxide formation) - 제1 금속(게이트)은 다음의 이유에 의해 양극 산화 처리될(금속 산화물로 변환될) 수 있는 것이 중요하다.
a. 도4a 및 4b의 2층 금속 시스템의 교차점에서, 2개의 금속(100, 102)에 단락을 방지하기 위해, 두 금속(100, 102)은 적어도 하나의 유전체(104)에 의해 분리된다. 금속간 유전체가 핀홀(미도시)을 구비하게 되면, 두 금속(100,102)은 단락되어 회로를 동작하지 않게 한다. 금속간 유전체(104)의 증착이 따르는, 금속 산화물층(106)을 형성하도록 제1 금속 또는 게이트의 표면을 먼저 양극 산화 처리함으로써, 이중 절연체가 두 금속(100, 102) 사이에 형성된다. 두 유전체(104, 106)의 동일한 위치에 핀홀이 있을 가능성은 매우 희박함으로, 그로 인해 높은 양품률의 2층 금속 시스템을 생산할 수 있게 된다. 이것은 수백만의 교차점이 있을 수 있는 큰 X-Y 매트릭스 회로에서 매우 중요하다.
b. TFT(46)의 구조에서, 양극 금속 산화물(anodic metal oxide)(106)은 커패시터로 간주될 수 있다. 커패시터는 게이트 절연체 아래에 위치되고, 상기 게이트와 게이트 절연체를 용량적으로 결합시킨다. 커패시터가 TFT의 성능을 향상시키지는 않지만, 이것은, 게이트 절연체(104)에 핀홀이 있는 경우에, 게이트(100)와 소스-드레인 금속(102)간에 포텐셜 단락을 방지한다.
c. TFT 능동 매트릭스 액정 디스플레이(AMLCD) 구조(10)에서, 게이트 라인(34) 위에 때때로 차지를 저장하고 상기 LCD 픽셀(42)을 걸친 전압을 안정하게 하도록 저장 커패시터를 형성하는 장점을 가지게 된다. 디스플레이의 로우2가 어드레스되었다고 가정하면, 그 후, 로우 라인상의 모든 TFT의 드레인 콘택은 로우1 또는 이전에 어드레스된 로우 라인이 접속된 저장 커패시터(50) 및 픽셀 ITO에 접속된다. 도2에 도시된 바와 같이, 로우2에 의해 어드레스된 모든 픽셀(42)의 저장 커패시터(50)는 수직방향으로 로우1 위에 위치하게 된다. 개방 픽셀 영역을 최대화하고, 로우 라인의 영역을 최소화하는 것이 바람직하기 때문에, 얇은 고품질, 고 유전상수, 낮은 절연손실이 요구된다. Ta2O5를 형성하는 탄탈의 양극 산화 처리가 본 발명에 대해 이상적이다.
d. 다이오드 및 MIM와 같은, 다른 2개 및 3개의 엘리먼트 비선형 제어 장치가 사용될 수 있다. MIM(Metal Insulator Metal) 구조는 제1 금속의 양극 산화 처리를 이용하여 형성될 수 있다. MIM 구조는 종종 TFT 대신 LCD 픽셀을 구동하기 위해 비선형엘리먼트로서 사용된다.
종래 제1 금속 구조의 문제점
1. 내화성(refracory) 제1 금속 게이트 구조
이전에 나열한 것과 같은 내화성 금속은 상승온도에서 힐록을 형성하지 않고, 일반적으로 기판에 대해 매우 좋은 접착성 및 높은 저항성(resistivity)을 가지고 있다. 그러나, 그 중에 Ta, Nb, Ti 및 Zr의 금속만이 커패시터(50) 및 금속간유전체(106)에 유용한 비침투성 산화물(non-porous oxides)을 제공하도록 양극 산화 처리된다. 도5에 도시된 바와 같이, 내화성 금속층(108)의 이용은 라인 저항이 심각하게 고려되지 않는 소형 표시 장치의 매트릭스 및 회로에 한정된다.
2. 알루미늄 또는 알루미늄(Si 및/또는 Cu) 합금의 제1 금속 게이트구조
알루미늄 및 알루미늄 합금은 높은 전도성을 갖지만 상승온도에서는 힐록을 형성하는 경향이 있다. 힐록 형성은 탈이온화된 물 및 구연산의 용액 1%에 상기 알루미늄을 강하게 양극 산화 처리(anodized)함으로써 어느 정도 억제시킬수 있지만, 알루미늄의 두께가 증가됨에 따라 힐록의 형성 또한 증가된다. TFT의 얇은 게이트 절연체(3000Å 또는 그 이하)에 결합된 힐록 형성으로 단지 얇은 층(수 천 Å이하)이 TFT에서 게이트 금속으로 사용될 수 있다. 알루미늄의 양극 산화 처리는 커패시터로 사용될 수 있는 약 7정도의 유전상수(dielectric constant)를 갖는 안정된 알루미늄 산화물(A12O3)을 형성하지만, 그로 인해 커패시터 형성에 부수되는 필요한 고온의 온도처리는 자신의 성능을 떨어뜨리게 된다.
3. 제1 금속 게이트구조로서 내화성 금속/알루미늄 금속 조합
고 전도성의 추구 및 힐록억제에 대한 노력으로, 알루미늄 및 내화성 금속의 조합이 실행되고 있다. 그 하나의 접근은 약 1200Å의 알루미늄(110)을 먼저 증착하여, 알루미늄(110)을 패터닝한 후, 알루미늄 위에 약 2000Å의 탄탈(112)을 증착한다. 그 후, 탄탈을 알루미늄과는 별도로 패터닝한다. 이러한 접근은 별개의 분리된 두 증착 및 두 매스킹층(masking layer)의 사용을 통해 리던던시(redundancy)의 이익을 제공한다. 알루미늄 상에 탄탈의 좋은 피복성(coverage)을 얻을 수 있도록, 탄탈층은 알루미늄층(110)의 두께에 약 1.5배는 되어야 한다. 탄탈 또는 다른 내화성 금속의 이상적인 최대 두께는 약 2000Å이므로, 알루미늄층은 약 1300Å의 두께를 초과할 수 없다. 이러한 접근은 중형 디스플레이에 동작함에도 불구하고, 두꺼운 알루미늄층은 많은 그레이 스케일의 충분한 전도성을 제공하도록 대형 디스플레이에 요구된다.
다른 접근으로는 알루미늄(110)을 증착한 후, 포토레지스트가 구비된 탄탈(112)을 순차적으로 패터닝하고, 이어서 탄탈 및 알루미늄을 순차적으로 에칭한다. 이러한 접근의 단점은 도5c에 도시된 바와 같이, 상기 알루미늄이 레지(ledge)(114)를 갖는 탄탈의 에지 아래로부터 에칭한다. 단차 피복 및 신뢰성의 문제를 유발하는 기포(air void) 및 화학물질이 다음의 증착 과정중에 레지(114) 아래에 있을 수 있다.
4. 두껍게 에칭된 제1 금속 시스템
일반적으로, 5000Å 두께 또는 그 이상이 두께를 갖는 에칭된 금속막은 금속간 유전체(104) 및 제2 금속(102)에 단차 피복 문제를 야기한다. 일반적으로, 최대 약 3000Å으로 한정된 게이트 절연체가 구비된 TFT의 경우에는, 이러한 문제점은 좀더 나쁜 영향을 미치게 된다. 단차 피복 문제를 최소화하도록 에칭처리 중에 금속층(108)의 에지를 경사지게 하는 방법이 시도되고 있다.
TFT(120)를 형성하도록 상기 처리과정 및 본 발명의 개선된 반전 게이트 매트릭스 박막 트랜지스터(TFT)(120)의 일부로서 기술된 다층 고전도성 라인의 일실시예가 도6a 내지 도6q에 도시된다. 깨끗한 유리 기판(122)으로 시작해서, Ta의 제1층(50-100Å)(124), Al 또는 Al합금의 제2층(1000-10000Å)(126) 및 Ta의 제3층(1000-2000Å)(128)으로 일련의 금속층이 증착된다. 그후, 포토레지스트(130)는 제1 금속층(132)을 형성하도록 적용되어 패터닝된다.(도6b) 양극 산화 처리된 모든 금속은 양극 산화 처리중에 전기적 접속이 형성된 기판의 에지에 접근하는 버스바(bus bar)(미도시)에 반드시 접속되어야 한다. 이러한 전기적 접속영역은 양극 산화 처리중에 양극 산화 용액으로 부터 벗어나야 한다.
그리고 나서, 상부 Ta층은 플라즈마를 기반으로 하는 플루오르(F: fluorine) 또는 NF3나 CF4와 같은 RIE(Reactive Ion Etch) 화학물에 건식으로 에칭된다. 포토레지스트뿐만 아니라 Al층(126)도 화학작용을 기반으로 하는 플루오르로 에칭하기 때문에 상기 에칭은 상기 Al층(126)상에서 정지된다. 그 후, 기판(122)은 탈이온화된 물 및 2%의 구연산의 산화처리용액에 놓인다. 그 밖의 산 또는 농도(concentration), 예를 들어, 양극 산화 처리전압의 두께에 의존하지 않고 형성하는 침투성 Al2O3를 형성하는 알루미늄을 약하게 양극 산화 처리하는데 이용된다. 계속해서, 알루미늄은 0.05에서 0.5ma/cm2의 일정 전류 모드 및 약4∼10V의 클램프 전압으로 양극 산화 처리된다. 양극 산화 처리중에, 에칭되지 않은 상부 Ta층(132) 위의 레지스트(130)는 탄탈이 양극 산화 처리되지 않게 한다. 양극 산화 처리는 모든 노출된 알루미늄(134)이 비율적으로 Al층(126)(도 6)의 두께에 따라 Al2O3를 변화시키는 시간까지 계속된다.
Al층(126)의 양극 산화 처리가 완료됨에 따라, 양극 산화 처리전압은 전류가 떨어지기 시작하는 시간에 클램프 전압(4-10V)에 도달할 때까지 상승하기 시작한다. 기판(122) 또는 기판들이 세척되고 건조되는 시간에, 10분에 수 밀리암페어(mA)로 떨어지게 된다. 양극 산화 처리 후에 기판은 아직 Ta2O5로 완전히 변화시키지 못한 Ta의 얇은 층(124)이 있기 때문에 자연적으로 반투과 및 반금속으로 된다. Al2O3의 내화성 지수는 1.7에서 1.8이고, 기판의 투과에 아주 작은 영향을 미치게 된다.
상기 구조의 하부 탄탈층(124)의 중요성은 상기 탄탈층(124)이 유리기판(122)에 대하여 좋은 점착성을 가지고 있는 반면 상기 첫 번째 양극 산화 처리중에 완전하게 양극 산화 처리되지 않는다는 것이다. 제1 Ta층(124)의 두께는 클램프 전압에 의해 완전하게 양극 산화 처리되지 않는 층(124)과 같이 선택된다. 하부 Ta층(124)을 완전하게 양극 산화 처리되지 않게 하는 것은 양극 산화 처리중에 상기 알루미늄층(126)이 균일하게 완전하게 Al2O3로 변화되는 것을 확인하도록 전도층으로 남아있어야 하기 때문이다. 만약 알루미늄층이 하부 Ta층 없이 직접 유리(122)에 증착되면, 매우 크게 반사하고, 매우 열악한 광학투과성(높은 투과성이 요구되는 기판에는 받아들일 수 없음)을 갖는 전기적 유동박막 Al의 아이스랜드가 남아있게 되어 양극 산화 처리과정은 어렵게 된다. Al2O5층의 두께는 일반적으로 15-17Å/V이다. 상기 Ta층(132) 아래의 상기 알루미늄은 일반적으로 Al두께에 비례하는 에지를 따라 작은 언더컷외에 양극 산화 처리하지 않는다. 그러므로, 알루미늄은 고 전도성을 위해 매우 두껍게 제조되고, 2차원적인 구조를 유지하게 된다. Al2O3층(134)이 양극 산화 처리되지 않은 Al층(126)보다 10% 두껍기 때문에 상부 Ta층(136)에서 Al2O3층(134)으로의 단계는 Ta층(132)의 두께보다 적게 된다.
공정의 다음 단계는 포토레지스트(130)를 제거하는 것이다(도6d). 기판(122)이 구연산 1%와 탈이온화된 물의 용액에 제2양극 산화 처리를 위해 준비된다(도6e). 수산(oxalic acid)과 달리, 구연산은 예를 들어, Al2O3 및 Ta2 O5와 의 두께가 산화이온 처리전압에서 독립적인 것과 같이 알루미늄 및 탄탈의 강한 산화이온처리를 형성하게 된다. 그 후, 기판(122)은 60V의 클램프 전압과 0.02ma/cm2로 산화이온 처리된다. 산화이온 처리의 첫 부분과정중에 전압은 하부 Ta층(124)이 양극 산화 처리가 발생되면서 천천히 상승하게 된다. 일단 하부 Ta층(124)이 양극 산화 처리가 완료되면(약 11V) 게이트 라인상에 잔존하는 작은 영역의 Ta가 클램프 전압이 60V에 도달할 때까지 산화 처리되면서 전압은 보다 급격히 상승하게 된다. 그 후, 전류는 5분 후에 수 밀리암페어(mA)로 급격히 떨어지게 된다. 이러한 과정 중에 하부 Ta층(124)은 양극 산화 처리중에 최초과정에서 완전히 산화 처리된 후, 상기 게이트라인에 걸친 상부 Ta층(136) 또는 제1금속(126)은 Ta2O5의 약 900Å에서 1000Å의 층에 대응한 양극 산화 처리된다.
알루미늄층(126) 위의 상부 Ta층(136)은 3가지 기능을 제공한다. 먼저, 상부 Ta층(136)은 도포된 알루미늄(126)을 힐록 및 후속의 제2금속과의 단락 유발을 방지하도록 힐록방지수단으로 동작하게 된다(도6j). 두 번째로 상부 Ta층(136)은 매우 높은 유전상수를 나타내는 상기 게이트 라인에 커패시터를 형성하도록 사용될 수 있다(도6d). 세 번째로, 상부 Ta층(136)은 후속의 Si3N4 게이트 절연체 및 소스-드레인 금속에 정전용량적으로 결합된 TFT를 형성한다(도6j). Ta2O5의 유전상수가 27이므로 이상적으로 커패시터에 이상적으로 적합한 매우 높은 단위영역당 커패시턴스를 형성하게 된다. 상기 두 번째 양극 산화 처리중에 구연산을 사용하는 이유는 전입이 60V까지 상승하게 됨으로서 언더컷팅 또는 Ta아래서 알루미늄의 양극 산화 처리가 최소화되고, 게이트 라인 또는 개방 로우 생성할 수 있는 기회가 적어지기 때문이다. 이것은 로우 라인의 간격이 매우 적게 될 때 중요하게 된다.
다음의 제조공정은 TFT(46)에 대해 설명한 그것과 유사하다. 포토레지스트층(144)에 이은 n+비결정 실리콘(a-silicon)층(142) 및 비결정(amorphous) 실리콘(a-silicon)층(140)에 이은 Si3N4절연층(138)이 증착된다. 상기 층(144)이 패터닝된 후, 층(140,142)은 도 6f에 도시된 바와 같이, 기본 트랜지스터구조를 형성하도록 에칭된다.
도 6g에 도시된 바와 같이, 남아있는 포토레지스트층(144)이 제거된 후, 상기 구조는 포텐셜 핀홀 결함을 제거할 수 있도록 양극 산화 처리된다. 그리고 나서, 포토레지스트층(146)이 구성되어 패터닝(미도시)되고, 상기 층(138)은 콘택 패드(38, 40)(미도시)가 노출되도록 에칭된다(도6h). 그 후, 상기 잔존 포토레지스트층(146)이 제거된다. 도 6j에 도시된 바와 같이, 소스-드레인 금속층(148)은 포토레지스트층(150)에 이어 증착된다. 층(150)이 패터닝되어, 도포된 층(148)은 소스부(152), 드레인부(154) 및 커패시터 콘택부(156)를 형성하도록 에칭된다. 그 후, 잔존 포토레지스트(150)는 제거된다(도6k).
그리고 나서, n+ 실리콘층의 중앙부(158)는 트랜지스터 채널을 형성하도록 에칭에 의해 제거된다(도6l). 제1 패시베이션층(160)은 포토레지스트(162)에 이어 도포된다(도6m). 상기 층(162)은 패터닝된 후, 층(160)은 드레인 바이어(164) 및 커패시터 바이어(166)를 형성하도록 잔존 포토레지스터(162)를 제거함에 이어 에칭된다(도6n).
그리고 나서, 포토레지스트층(170)에 이어 ITO층(168)이 증착된다. 층(170)이 패터닝되고, ITO층(168)은 이전에 어드레스된 로우 라인(34)의 커패시터(50) 및 어드레스된 로우 라인에 TFT(46)의 드레인에 접속하는 픽셀 패드(48)를 형성하도록 에칭된다.
TFT(120) 및 AMLCD(10)는 도6q에 도시된 바와 같이. 패터닝되어 패드(38, 40)에서 에칭된 제2 패시베이션층(172)을 형성하도록 완성된다.
대체 가능한 TFT(180) 및 TFT 제조공정은 도7a 내지 도7q에 도시된 바와 같다. TFT(180) 및 AMLCD(10)는 근본적으로 도6a 내지 도6q에 도시된 TFT(120)와 동일하다. 가장 큰 차이점 및 TFT(180)의 공정단계의 특징은 커패시터(50)의 형성에 있다.
커패시터(50)는, 도7h 도시된 바와 같이, 비아(182)를 Ta2O5층(136)에 형성하고, 콘택 패드를 개방하도록 포토레지스트(146)를 패터닝한 후, 상기 Si3N4층(138)을 에칭함으로서 형성된다. 커패시터 콘택 금속(156)이 증착되고, 층(148)으로부터 층(136)에 직접 패터닝된다. 나머지의 트랜지스터(180) 및 AMLCD(10) 처리공정은 TFT(120)와 실제적으로 동일하다.
전술된 것을 고려하여 본 발명의 여러 변경 및 변형이 가능하다. 전술된 바와 같이, 양극 산화 처리된 절연층(136)은 증착된 절연층으로 대체될 수 있으며, 그러한 증착된 층과 결합될 수 있다. 이러한 경우에, 층(124)은 단계 3에서 게이트의 외부에 양극 산화 처리될 수 있게 된다(도6c). 패시베이션층(172)이 활성 픽셀영역에 걸쳐 롤러 코팅된 후, 패드(38, 40)는 에칭되지 않는다(도6q). 또한, 단계 2(도6b)이후에, 상기 포토레지스트는 제거된 후, 단계3(도6c)가 수행된다. 이러한 경우에, 단계 4(도6d)는 제거되지만, 이 후, 패드(38, 40)는 상부에 TaO5층을 가지게 된다. 이러한 TaO5층은 패드(38, 40)를 제거할 수 있도록 단계 8(도6h)에서 에칭되어야 한다. 따라서, 첨부된 청구항의 범위 내에서, 본 발명은 상세히 설명된 것과 달리 실시될 수 있다는 것이 이해될 것이다.

Claims (34)

  1. 개선된 반전 게이트 박막 매트릭스 트랜지스터를 제조하는 방법에 있어서,
    절연 기판 위에 다층 게이트를 형성하는 단계 - 상기 단계는 상기 기판 위에 제1 내화성(refractory) 금속층을 형성하는 단계, 상기 제1 층 위에 알루미늄층을 형성하는 단계, 및 상기 알루미늄층 위에 제2 내화성 금속층을 형성하는 단계를 포함함 - ;
    상기 게이트를 형성하기 위해 상기 제2 내화성 금속층을 패터닝하는 단계;
    후속층에서의 단차 피복(step coverage) 문제를 방지하기 위해 상기 알루미늄층을 양극 산화 처리(anodizing)하는 단계; 및
    상기 제1 내화성 금속층을 양극 산화 처리하는 단계
    를 포함하는 개선된 반전 게이트 박막 매트릭스 트랜지스터 제조 방법.
  2. 제1항에 있어서,
    탄탈(tantalum)로부터 상기 제1 및 제2 내화성 금속층을 형성하는 단계
    를 포함하는 개선된 반전 게이트 박막 매트릭스 트랜지스터 제조 방법.
  3. 제1항에 있어서,
    알루미늄 합금으로부터 상기 알루미늄층을 형성하는 단계
    를 포함하는 개선된 반전 게이트 박막 매트릭스 트랜지스터 제조 방법.
  4. 제1항에 있어서,
    상기 제2 내화성 금속층 위에 유전층을 형성하는 단계
    를 포함하는 개선된 반전 게이트 박막 매트릭스 트랜지스터 제조 방법.
  5. 제4항에 있어서,
    상기 제2 내화성 금속층을 양극 산화 처리하는 단계
    를 포함하는 개선된 반전 게이트 박막 매트릭스 트랜지스터 제조 방법.
  6. 개선된 매트릭스를 제조하는 방법에 있어서,
    절연 기판 위에 다층 라인을 형성하는 단계 - 상기 단계는 상기 기판 위에 제1 내화성 금속층을 형성하는 단계, 상기 제1층 위에 알루미늄층을 형성하는 단계, 및 상기 알루미늄층 위에 제2 내화성 금속층을 형성하는 단계를 포함함 - ;
    상기 라인을 형성하기 위해 상기 제2 내화성 금속층을 패터닝하는 단계;
    후속층에서의 단차 피복 문제를 방지하기 위해 상기 알루미늄층을 양극 산화 처리하는 단계; 및
    상기 제1 내화성 금속층을 양극 산화 처리하는 단계
    를 포함하는 개선된 매트릭스 제조 방법.
  7. 제6항에 있어서,
    탄탈로부터 상기 제1 및 제2 내화성 금속층을 형성하는 단계
    를 포함하는 개선된 매트릭스 제조 방법.
  8. 제6항에 있어서,
    알루미늄 합금으로부터 상기 알루미늄층을 형성하는 단계
    를 포함하는 개선된 매트릭스 제조 방법.
  9. 제6항에 있어서,
    상기 제2 내화성 금속층 위에 유전층을 형성하는 단계
    를 포함하는 개선된 매트릭스 제조 방법.
  10. 제9항에 있어서,
    상기 제2 내화성 금속층을 양극 산화 처리하는 단계
    를 포함하는 개선된 매트릭스 제조 방법.
  11. 제6항에 있어서,
    능동 매트릭스 디스플레이를 형성하는 단계 - 상기 단계는 상기 라인에 픽셀을 각각 결합시키는 다수의 비선형 제어 엘리먼트를 형성하는 단계를 포함함 -
    를 포함하는 개선된 매트릭스 제조 방법.
  12. 제11항에 있어서,
    상기 제어 엘리먼트를 반전 게이트 박막 트랜지스터로서 형성하고, 상기 다층 라인을 상기 트랜지스터 게이트 라인으로 사용하는 단계
    를 포함하는 개선된 매트릭스 제조 방법.
  13. 제12항에 있어서,
    각각의 픽셀에 대해 저장 커패시터를 형성하고, 상기 각각의 픽셀과 인접 로우 또는 칼럼 라인 중 하나 사이에 상기 저장 커패시터를 결합시키는 단계
    를 포함하는 개선된 매트릭스 제조 방법.
  14. 제13항에 있어서,
    상기 저장 커패시터를 상기 인접한 로우 또는 칼럼의 일부분으로서 형성하는 단계
    를 포함하는 개선된 매트릭스 제조 방법.
  15. 제14항에 있어서,
    상기 저장 커패시터를 상기 인접한 로우 라인의 일부분으로부터 형성하는 단계 - 상기 단계는 상기 게이트를 가진 상기 로우 라인을 다층 로우 라인으로 형성하는 단계를 포함함 -
    를 포함하는 개선된 매트릭스 제조 방법.
  16. 제15항에 있어서,
    상기 제2 내화성 층 위에 유전층을 형성하고, 상기 유전층 위에 금속 산화물 커패시터 콘택을 형성하는 단계
    를 포함하는 개선된 매트릭스 제조 방법.
  17. 제16항에 있어서,
    상기 내화성 유전층 위에 금속 산화물 커패시터 콘택을 형성하는 단계
    를 포함하는 개선된 매트릭스 제조 방법.
  18. 개선된 반전 게이트 박막 트랜지스터에 있어서,
    절연 기판 위에 형성된 다층 게이트 - 상기 다층 게이트는 상기 기판 위에 형성된 제1 내화성 금속층, 상기 제1 층 위에 형성된 알루미늄층, 및 상기 알루미늄층 위에 형성된 제2 내화성 금속층을 포함함 -;
    상기 게이트를 형성하기 위해 패터닝된 상기 제2 내화성 금속층; 및
    후속층에서의 단차 피복 문제를 방지하기 위해 상기 게이트에 인접하여 양극 산화 처리된 상기 알루미늄층
    을 포함하는 개선된 반전 게이트 박막 트랜지스터.
  19. 제18항에 있어서,
    탄탈로부터 형성된 상기 제1 및 제2 내화성 금속층
    을 포함하는 개선된 반전 게이트 박막 트랜지스터.
  20. 제18항에 있어서,
    알루미늄 합금으로부터 형성된 상기 알루미늄층
    을 포함하는 개선된 반전 게이트 박막 트랜지스터.
  21. 제18항에 있어서,
    상기 제2 내화성 금속층 위에 형성된 유전층
    을 포함하는 개선된 반전 게이트 박막 트랜지스터.
  22. 제21항에 있어서,
    양극 산화 처리된 표면을 가진 상기 제2 내화성 금속층
    을 포함하는 개선된 반전 게이트 박막 트랜지스터.
  23. 개선된 매트릭스에 있어서,
    절연 기판 위에 형성된 다층 라인 - 상기 다층 라인은 상기 기판 위에 형성된 제1 내화성 금속층, 상기 제1 층 위에 형성된 알루미늄층, 및 상기 알루미늄층 위에 형성된 제2 내화성 금속층을 포함함 -;
    상기 라인을 형성하기 위해 패터닝된 상기 제2 내화성 금속층; 및
    후속층에서의 단차 피복 문제를 방지하기 위해 상기 게이트에 인접하여 양극 산화 처리된 상기 알루미늄층
    을 포함하는 개선된 매트릭스.
  24. 제23항에 있어서,
    탄탈로부터 형성된 상기 제1 및 제2 내화성 금속층
    을 포함하는 개선된 매트릭스.
  25. 제23항에 있어서,
    알루미늄 합금으로부터 형성된 상기 알루미늄층
    을 포함하는 개선된 매트릭스.
  26. 제23항에 있어서,
    상기 제2 내화성 금속층 위에 형성된 유전층
    을 포함하는 개선된 매트릭스.
  27. 제26항에 있어서,
    양극 산화 처리된 표면을 가진 상기 제2 내화성 금속층
    을 포함하는 개선된 매트릭스.
  28. 제23항에 있어서,
    상기 라인에 픽셀을 각각 결합시키는, 다수의 비선형 제어 엘리먼트를 포함하도록 형성된 능동 매트릭스 디스플레이
    를 포함하는 개선된 매트릭스.
  29. 제28항에 있어서,
    상기 제어 엘리먼트는 상기 게이트를 형성하는 상기 라인을 가진 반전 게이트 박막 트랜지스터인
    개선된 매트릭스.
  30. 제29항에 있어서,
    상기 각각의 픽셀과 인접한 로우 라인 사이에 결합된 저장 커패시터
    를 포함하는 개선된 매트릭스.
  31. 제30항에 있어서,
    상기 인접한 로우 또는 칼럼의 일부분으로서 형성된 상기 저장 커패시터
    를 포함하는 개선된 매트릭스.
  32. 제31항에 있어서,
    상기 인접한 로우 라인의 일부분으로부터 형성된 상기 저장 커패시터, 및 상다층 로우 라인으로서 상기 게이트와 함께 형성된 상기 로우 라인
    을 포함하는 개선된 매트릭스.
  33. 제29항에 있어서,
    상기 제2 내화성 층 위에 형성된 유전층, 및 상기 유전층 위에 형성된 금속 산화물 커패시터 콘택
    을 포함하는 개선된 매트릭스.
  34. 제33항에 있어서,
    상기 유전층 위에 형성된 금속 산화물 커패시터 콘택
    을 포함하는 개선된 매트릭스.
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