JPS61134786A - 表示装置 - Google Patents
表示装置Info
- Publication number
- JPS61134786A JPS61134786A JP59256465A JP25646584A JPS61134786A JP S61134786 A JPS61134786 A JP S61134786A JP 59256465 A JP59256465 A JP 59256465A JP 25646584 A JP25646584 A JP 25646584A JP S61134786 A JPS61134786 A JP S61134786A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- display device
- gate
- layer
- microns
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、薄膜トランジスタアレイを有する表示装置に
関する。
関する。
［従来の技術］
薄膜トランジス、り（以後、ＴＦＴと呼称する）アレイ
を有する表示装置として知られているものに、液晶表示
装置がある。液晶表示装置は、一般に二枚の基板により
液晶をはさみ込んだ構造を有し、この基板の液晶側に電
極その他の素子が形成されていて、それらの素子によっ
て液晶の状態が制御されることにより表示が行われる。
を有する表示装置として知られているものに、液晶表示
装置がある。液晶表示装置は、一般に二枚の基板により
液晶をはさみ込んだ構造を有し、この基板の液晶側に電
極その他の素子が形成されていて、それらの素子によっ
て液晶の状態が制御されることにより表示が行われる。
二枚の基板のうちの一枚には、その表面上に一様に電極
が形成され、他の一枚には、その表面上に所望の形状を
有する小ブロックの画素電極が複数個形成される。画素
電極側の基板の表面上に、各画素毎のスイッチングのた
めのＴＦＴアレイが付設されるのが、近年の通例になっ
ていて、第２図および第３図にその一例を示す。
が形成され、他の一枚には、その表面上に所望の形状を
有する小ブロックの画素電極が複数個形成される。画素
電極側の基板の表面上に、各画素毎のスイッチングのた
めのＴＦＴアレイが付設されるのが、近年の通例になっ
ていて、第２図および第３図にその一例を示す。
第２図は、従来の液晶表示装置のＴＦＴアレイ部の一例
を示す部分平面図であ刃、第１３図はそのＡ−Ａによる
断面図である。第２図において、ゲート電極１はゲート
配線１ａから方形に拡張された半島部であり、ソース電
極２およびドレイン電極３はソース配！１ｉ１２ ａか
ら長方形に伸長された半島部である。ゲート配置ｉ １
ａとソース配線２ａとは、それぞれ複数の平行な線路
であって、基板表面上で、直交枠状に立体交叉し、アレ
イを形成している。ゲート電極１およびソース電極２は
、その交叉点の至近位置で、それぞれの配線１ａおよび
２ａから枠内へ直角に伸長して、やはり立体交叉する形
状になっている。ソース電極２の半島部がゲート電極１
を越えた端部が、前記ドレイン電極３を形成する。同図
において、斜線で示した部分Ｂは、ゲート配線ｌａとソ
ース配線２ａとの交叉箇所、およびゲート電極１とソー
ス電極２もしくはドレイン電極３との交叉箇所で、両者
のパターンが投影図的に重複する部分であり、直接接触
の可能性を有する部分を示し、第３図に示される如く、
絶縁層４により絶縁されている。
を示す部分平面図であ刃、第１３図はそのＡ−Ａによる
断面図である。第２図において、ゲート電極１はゲート
配線１ａから方形に拡張された半島部であり、ソース電
極２およびドレイン電極３はソース配！１ｉ１２ ａか
ら長方形に伸長された半島部である。ゲート配置ｉ １
ａとソース配線２ａとは、それぞれ複数の平行な線路
であって、基板表面上で、直交枠状に立体交叉し、アレ
イを形成している。ゲート電極１およびソース電極２は
、その交叉点の至近位置で、それぞれの配線１ａおよび
２ａから枠内へ直角に伸長して、やはり立体交叉する形
状になっている。ソース電極２の半島部がゲート電極１
を越えた端部が、前記ドレイン電極３を形成する。同図
において、斜線で示した部分Ｂは、ゲート配線ｌａとソ
ース配線２ａとの交叉箇所、およびゲート電極１とソー
ス電極２もしくはドレイン電極３との交叉箇所で、両者
のパターンが投影図的に重複する部分であり、直接接触
の可能性を有する部分を示し、第３図に示される如く、
絶縁層４により絶縁されている。
第４図は、このようなＴＦＴアレイを有する従来の液晶
表示装置のＴＦＴ部の一例を示す概略断面図である。第
４図における ＴＦＴアレイは、ガラス等の透明基板Ｓ
の表面上に、下記の各層および電極が層状に形成されて
いる。即ち、基板Ｓの表面に接して、図中左方にゲート
電極ｌが配置され、図中右方に画素電極５が配置され、
これらの電極および基板表面の双方を、ＳｉＮ：Ｈ等か
らなる絶縁層４が被覆している。ゲート電極１の上方に
は、半導体層６とオーミックコンタクト層７とが載設さ
れ、更に全体を無機絶縁層８および有機絶縁層９が被覆
している。ゲート電極ｌの層頂部は遮光層１０により遮
蔽されている。なお、前記画素電極５は、たとえばイン
ジウム−錫酸化物、酸化錫、金薄膜等の透明金属層から
なっている。画素電極５とドレイン電極３とは、コンタ
クトホール１１を介して、接続されるようになっている
。
表示装置のＴＦＴ部の一例を示す概略断面図である。第
４図における ＴＦＴアレイは、ガラス等の透明基板Ｓ
の表面上に、下記の各層および電極が層状に形成されて
いる。即ち、基板Ｓの表面に接して、図中左方にゲート
電極ｌが配置され、図中右方に画素電極５が配置され、
これらの電極および基板表面の双方を、ＳｉＮ：Ｈ等か
らなる絶縁層４が被覆している。ゲート電極１の上方に
は、半導体層６とオーミックコンタクト層７とが載設さ
れ、更に全体を無機絶縁層８および有機絶縁層９が被覆
している。ゲート電極ｌの層頂部は遮光層１０により遮
蔽されている。なお、前記画素電極５は、たとえばイン
ジウム−錫酸化物、酸化錫、金薄膜等の透明金属層から
なっている。画素電極５とドレイン電極３とは、コンタ
クトホール１１を介して、接続されるようになっている
。
［発明が解決しようとする問題点］
」二記の如き従来の表示装置を製造するに際しては、第
２図に示される前記斜線部Ｂの如く、断面的には第３図
のゲート配線１ａとソース配線２ａとの間や、第４図の
ゲート電極１とソース電極２Ｉもしくはドレイン電極３
との間の、普通の絶縁層４しか介在しない部分で、その
絶縁層４にクラックやピンホールがしばしば生じるとい
う難点かある。その結果、ゲート配線１ａとソース配線
２ａとの短絡が生じ、それらに接続された半導体層６全
般に悪影響を与えていた。
２図に示される前記斜線部Ｂの如く、断面的には第３図
のゲート配線１ａとソース配線２ａとの間や、第４図の
ゲート電極１とソース電極２Ｉもしくはドレイン電極３
との間の、普通の絶縁層４しか介在しない部分で、その
絶縁層４にクラックやピンホールがしばしば生じるとい
う難点かある。その結果、ゲート配線１ａとソース配線
２ａとの短絡が生じ、それらに接続された半導体層６全
般に悪影響を与えていた。
本発明は、上記に鑑みて、 ＴＦＴアレイを有する表示
装置の電極間および配線間の短絡発生を問題、点とし、
短絡の発生を低減した良質のＴＦＴアレイを有する改良
された表示装置を提供することを目的とする。
装置の電極間および配線間の短絡発生を問題、点とし、
短絡の発生を低減した良質のＴＦＴアレイを有する改良
された表示装置を提供することを目的とする。
［問題を解決するための手段］
本発明において上記問題点を解決するために講じられた
手段は、ゲート電極と、絶縁層と、ソース電極もしくは
ドレイン電極とを層状に備えた薄膜トランジスタアレイ
により各画素毎のスイッチングを行う表示装置において
、薄膜トランジスタ内のゲート配線パターンと、ソース
配線もしくはドレイン配線のいずれか又は双方のパター
ンとが投影図的に重複する中間に、ゲート絶縁膜および
半導体層を介在させることである。
手段は、ゲート電極と、絶縁層と、ソース電極もしくは
ドレイン電極とを層状に備えた薄膜トランジスタアレイ
により各画素毎のスイッチングを行う表示装置において
、薄膜トランジスタ内のゲート配線パターンと、ソース
配線もしくはドレイン配線のいずれか又は双方のパター
ンとが投影図的に重複する中間に、ゲート絶縁膜および
半導体層を介在させることである。
半導体層としては、たとえば、Ｓｉ、ＣｄＳｉ。
ＧｄＳｅ 、 ＧｄＴｅ 、 Ｔｅ等が用いられ、特に
非晶質、多結晶又は微品質のＳｉが好適に用いられる。
非晶質、多結晶又は微品質のＳｉが好適に用いられる。
非晶質ＳｉはＨ原子又はハロゲン原子（特にＦ原子）を
含むことができる。Ｈ原子又はハロゲン原子はそれぞれ
単独で含まれてもよいし、双方が含まれてもよい。その
含有量は、好ましくは、全体で０．０１〜４０原子％、
より好ましくは、０．０１〜３０原子％である。
含むことができる。Ｈ原子又はハロゲン原子はそれぞれ
単独で含まれてもよいし、双方が含まれてもよい。その
含有量は、好ましくは、全体で０．０１〜４０原子％、
より好ましくは、０．０１〜３０原子％である。
［作 用］
本発明においては、従来のＴＦＴアレイと異なり、ゲー
ト電極とソース電極又はドレイン電極との間に、ゲート
絶縁層および高抵抗な半導体層とオーミックコンタクト
層を設けることにより、層間絶縁が向上する。また、そ
の被覆面積も従来より拡大されていて、普通の絶縁層を
補強することになる。
ト電極とソース電極又はドレイン電極との間に、ゲート
絶縁層および高抵抗な半導体層とオーミックコンタクト
層を設けることにより、層間絶縁が向上する。また、そ
の被覆面積も従来より拡大されていて、普通の絶縁層を
補強することになる。
［実施例］
以下、本発明の実施例を図面によって詳細に説明する。
第１図は、本発明を実施した表示装置のＴＦＴ部の好適
な一例を示す概略断面図である。また、第６図は木実施
例におけるＡ−Ａ断面図である（第２図参照）。第１図
において、 ＴＦＴアレイは、第４図で示されたものと
同様に、ガ、ラス等の透明基板Ｓの表面」二に、ゲート
電極ｌと画素電極５とが配置され、これらをゲート絶縁
層４が被覆し、その上方にソース電極２とドレイン電極
３とが配置され、全体を無機絶縁層８および有機絶縁層
９が被覆している。画素電極５とドレイン電極３とは、
コンタクトホール１１を介して、接続されるようになっ
ている。但し、ゲート電極１とソース電極２もしくはド
レイン電極３との間には、ゲート絶縁層４に加えて、半
導体層６およびオーミックコンタクト層７が設けられ、
その被覆面積は従来よりも大きく、ゲート電極ｌとソー
ス電極２もしくはドレイン電極３とがパターン上で重複
する部分はすべて介在するようになっていて、高抵抗な
半導体層により層間絶縁が強化されている。
な一例を示す概略断面図である。また、第６図は木実施
例におけるＡ−Ａ断面図である（第２図参照）。第１図
において、 ＴＦＴアレイは、第４図で示されたものと
同様に、ガ、ラス等の透明基板Ｓの表面」二に、ゲート
電極ｌと画素電極５とが配置され、これらをゲート絶縁
層４が被覆し、その上方にソース電極２とドレイン電極
３とが配置され、全体を無機絶縁層８および有機絶縁層
９が被覆している。画素電極５とドレイン電極３とは、
コンタクトホール１１を介して、接続されるようになっ
ている。但し、ゲート電極１とソース電極２もしくはド
レイン電極３との間には、ゲート絶縁層４に加えて、半
導体層６およびオーミックコンタクト層７が設けられ、
その被覆面積は従来よりも大きく、ゲート電極ｌとソー
ス電極２もしくはドレイン電極３とがパターン上で重複
する部分はすべて介在するようになっていて、高抵抗な
半導体層により層間絶縁が強化されている。
上記の表示装置を形成する実施例を次に示す。
実施例１
ガラス基板Ｓの上に、Ｉｎｄｉｕｍ−Ｔｉｎ−Ｏｗｉｄ
ｅを厚さ０．３ミクロン蒸着したのち、通常のホトリソ
工程により画素電極５を形成した。次に、Ａ、ｌを厚さ
０．３ミクロン蒸着し、同様に通常のホトリソ工程によ
りゲート電極１を形成した。次に、公知のグロー放電法
により ＳｉＮ４膜（絶縁膜）４を厚す０．３ミクロン
蒸着した。次いで、同じくグロー放電法によりアモルフ
ァスシリコン層６を厚さ０．５ミクロンで形成したのち
、同様にｎ＋層７を厚さ０．１ミクロン蒸着した。次で
、第２図に示された交叉箇所Ｂを覆うようにパターンを
残して、第５図に示される如く、通常のホトリソ工程に
よリエッチングした。次いで、Ａｎを厚さ０．３ミクロ
ン蒸着し、通常のホトリソ工程によりソース電極２およ
びドレイン電極３を残してエツチングした。これに先立
ってドレイン電極３と画素電極５とを導通させるために
、コンタクトホール１１を公知のドライエツチング法に
より形成しておい また。次いで、グロー放電
法により Ｓｉｇｎ膜を厚さ０．３ミクロン蒸着し、公
知の有機絶縁層９を塗布し、硬化させ、最後にＡｎ遮光
層１０を０．１ミクロン蒸着し、通常のホトリソ工程に
よりエツチングを行った。
ｅを厚さ０．３ミクロン蒸着したのち、通常のホトリソ
工程により画素電極５を形成した。次に、Ａ、ｌを厚さ
０．３ミクロン蒸着し、同様に通常のホトリソ工程によ
りゲート電極１を形成した。次に、公知のグロー放電法
により ＳｉＮ４膜（絶縁膜）４を厚す０．３ミクロン
蒸着した。次いで、同じくグロー放電法によりアモルフ
ァスシリコン層６を厚さ０．５ミクロンで形成したのち
、同様にｎ＋層７を厚さ０．１ミクロン蒸着した。次で
、第２図に示された交叉箇所Ｂを覆うようにパターンを
残して、第５図に示される如く、通常のホトリソ工程に
よリエッチングした。次いで、Ａｎを厚さ０．３ミクロ
ン蒸着し、通常のホトリソ工程によりソース電極２およ
びドレイン電極３を残してエツチングした。これに先立
ってドレイン電極３と画素電極５とを導通させるために
、コンタクトホール１１を公知のドライエツチング法に
より形成しておい また。次いで、グロー放電
法により Ｓｉｇｎ膜を厚さ０．３ミクロン蒸着し、公
知の有機絶縁層９を塗布し、硬化させ、最後にＡｎ遮光
層１０を０．１ミクロン蒸着し、通常のホトリソ工程に
よりエツチングを行った。
ここで、ソース電極２とゲート電極１との間の短絡発生
率を調べた結果、従来のＴＰＴにおいては０．０１％で
あったのに対し、本発明のＴＰＴにおいては０．０００
１％以下であった。
率を調べた結果、従来のＴＰＴにおいては０．０１％で
あったのに対し、本発明のＴＰＴにおいては０．０００
１％以下であった。
更に、上記の表示基板を使用して、通常の工程により製
造された液晶表示装置を、高温多湿雰囲気（８０°Ｃ１
８０％Ｒ１（）中〒１０００時間連続動作させたところ
、良好な表示特性を保った。
造された液晶表示装置を、高温多湿雰囲気（８０°Ｃ１
８０％Ｒ１（）中〒１０００時間連続動作させたところ
、良好な表示特性を保った。
なお、本実施例は液晶表示装置を具体例としたが、本発
明は液晶に限定されるものではなく、類似の表示装置一
般に実施可能なものである。
明は液晶に限定されるものではなく、類似の表示装置一
般に実施可能なものである。
実施例２
第７図に示されるように、ガラス基板Ｓの表面上に、Ｉ
ｎｄｉｕｍ−Ｔｉｎ−Ｏｘｉｄｅを厚さ０．３ミクロン
蒸着したのち、通常のホトリソ工程により画素電極５を
形成した。次に、ＡｆＬを厚さ０．３ミクロン蒸着し、
同様に通常のホトリン工程によりゲート電極１を形成し
た。次に、公知のグロー放電法により ５ｉＮａ膜（絶
縁膜）４を厚さ０．３ミクロン蒸着した。次いで、同じ
くグロー放電法によりアモルファスシリコン層６を厚さ
０．５ミクロンで形成したのち、同様にｎ＋層７を厚さ
０．１ミクロン蒸着した。次に、ドレイン電極３と画素
電極５とを導通させるために、コンタクトホール１１を
公知のドライエツチング法により形成させておいた。更
に、Ａ文を厚さ０．６ミクロン蒸着し、同様に通常のホ
トリソ工程により、ソース電極２およびドレイン電極３
を残してエツチングし、またトランジスタ部を残してエ
ツチングし、次いで、グロー放電法により５ｉ３Ｎａ膜
８を厚さ０．３ミクロン蒸着したのち、公知の有機絶縁
層９を１ミクロン塗布して硬化させた。最後に、Ａ文運
光層１０を０．１ミクロン蒸着し、通常のホトリソ工程
によりエツチングした。
ｎｄｉｕｍ−Ｔｉｎ−Ｏｘｉｄｅを厚さ０．３ミクロン
蒸着したのち、通常のホトリソ工程により画素電極５を
形成した。次に、ＡｆＬを厚さ０．３ミクロン蒸着し、
同様に通常のホトリン工程によりゲート電極１を形成し
た。次に、公知のグロー放電法により ５ｉＮａ膜（絶
縁膜）４を厚さ０．３ミクロン蒸着した。次いで、同じ
くグロー放電法によりアモルファスシリコン層６を厚さ
０．５ミクロンで形成したのち、同様にｎ＋層７を厚さ
０．１ミクロン蒸着した。次に、ドレイン電極３と画素
電極５とを導通させるために、コンタクトホール１１を
公知のドライエツチング法により形成させておいた。更
に、Ａ文を厚さ０．６ミクロン蒸着し、同様に通常のホ
トリソ工程により、ソース電極２およびドレイン電極３
を残してエツチングし、またトランジスタ部を残してエ
ツチングし、次いで、グロー放電法により５ｉ３Ｎａ膜
８を厚さ０．３ミクロン蒸着したのち、公知の有機絶縁
層９を１ミクロン塗布して硬化させた。最後に、Ａ文運
光層１０を０．１ミクロン蒸着し、通常のホトリソ工程
によりエツチングした。
第８図は、上記の如く製造されたＴＦＴアレイのソース
配線に沿った断面図である。第８図に示される如く、本
実施例のＴＰＴにおいては、ソース配線２ ａ下にアモ
ルファスシリコン層６が存在するので、アモルファスシ
リコン層に段差がある場合のように段切れが生じなくな
るという利点があり、短絡を防止する。
配線に沿った断面図である。第８図に示される如く、本
実施例のＴＰＴにおいては、ソース配線２ ａ下にアモ
ルファスシリコン層６が存在するので、アモルファスシ
リコン層に段差がある場合のように段切れが生じなくな
るという利点があり、短絡を防止する。
［発明の効果］
以上、説明したとおり、本発明によれば、電極間および
配線間の短絡発生を低減し、動作特性の向上したＴＦＴ
アレイを有する表示装置を提供することができ、製品の
信頼性と製造時の歩留りをも向上させる効果を奏する。
配線間の短絡発生を低減し、動作特性の向上したＴＦＴ
アレイを有する表示装置を提供することができ、製品の
信頼性と製造時の歩留りをも向上させる効果を奏する。
第１図は本発明の実施例のＴＦＴ部の概略断面図、第２
図はＴＦＴアレイの部分平面図、第３図は従来のＴＦＴ
アレイの断面図、第４図は従来のＴＦＴ部の概略断面図
、第５図はゲート電極の部分平面図、第６図〜第８図は
本発明の実施例の断面図である。
図はＴＦＴアレイの部分平面図、第３図は従来のＴＦＴ
アレイの断面図、第４図は従来のＴＦＴ部の概略断面図
、第５図はゲート電極の部分平面図、第６図〜第８図は
本発明の実施例の断面図である。
Claims (1)
- ゲート電極と、絶縁層と、ソース電極もしくはドレイン
電極とを層状に備えた薄膜トランジスタアレイにより各
画素毎のスイッチングを行う表示装置において、薄膜ト
ランジスタ内のゲート配線パターンと、ソース配線もし
くはドレイン配線のいずれか又は双方のパターンとが投
影図的に重複する中間に、ゲート絶縁膜および半導体層
を介在させることを特徴とする表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59256465A JPS61134786A (ja) | 1984-12-06 | 1984-12-06 | 表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59256465A JPS61134786A (ja) | 1984-12-06 | 1984-12-06 | 表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61134786A true JPS61134786A (ja) | 1986-06-21 |
Family
ID=17293013
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59256465A Pending JPS61134786A (ja) | 1984-12-06 | 1984-12-06 | 表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61134786A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63161429A (ja) * | 1986-12-24 | 1988-07-05 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタアレ−の製造方法 |
| JPS63284524A (ja) * | 1987-05-15 | 1988-11-21 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタアレ−の製造方法 |
| US6016174A (en) * | 1997-03-27 | 2000-01-18 | Advanced Display Inc. | Method for manufacturing electro-optic element |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54127699A (en) * | 1978-03-27 | 1979-10-03 | Sharp Corp | Matrix-type liquid crystal display unit |
-
1984
- 1984-12-06 JP JP59256465A patent/JPS61134786A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54127699A (en) * | 1978-03-27 | 1979-10-03 | Sharp Corp | Matrix-type liquid crystal display unit |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63161429A (ja) * | 1986-12-24 | 1988-07-05 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタアレ−の製造方法 |
| JPS63284524A (ja) * | 1987-05-15 | 1988-11-21 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタアレ−の製造方法 |
| US6016174A (en) * | 1997-03-27 | 2000-01-18 | Advanced Display Inc. | Method for manufacturing electro-optic element |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7705355B2 (en) | Thin-film transistor display devices having composite electrodes | |
| US5835177A (en) | Array substrate with bus lines takeout/terminal sections having multiple conductive layers | |
| US4821092A (en) | Thin film transistor array for liquid crystal display panel | |
| JP2537150B2 (ja) | 制御用トランジスタを備える電気光学ディスプレイパネルとその製造方法 | |
| JPH04163528A (ja) | アクティブマトリクス表示装置 | |
| KR100264112B1 (ko) | 액티브 매트릭스 기판 및 그 제조 방법 | |
| US5066106A (en) | Liquid crystal display device having redundant buses | |
| JP2005242372A (ja) | 液晶表示装置および液晶表示装置の製造方法 | |
| JP2008107849A (ja) | 液晶表示装置及びその製造方法 | |
| JPS62109085A (ja) | アクテイブ・マトリクス | |
| JPH05243333A (ja) | 薄膜電界効果型トランジスタ基板 | |
| JPS6129820A (ja) | アクテイプマトリクス表示装置用基板 | |
| JPS6054478A (ja) | 表示装置用駆動回路基板の製造方法 | |
| US5270845A (en) | Liquid crystal display unit manufacturing method including forming one of two gate line layers of display electrode material | |
| JPS61134786A (ja) | 表示装置 | |
| KR100646787B1 (ko) | 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법 | |
| JPS61145582A (ja) | 表示装置 | |
| KR100229610B1 (ko) | 액정표시장치 및 그 제조방법 | |
| KR100635945B1 (ko) | 액정 표시 장치용 박막 트랜지스터 기판 및 그 제조 방법 | |
| JP2000029071A (ja) | 表示装置用アレイ基板、及びその製造方法 | |
| KR100397672B1 (ko) | 액정 표시 장치용 어레이 기판 및 그의 제조 방법 | |
| JPS63253391A (ja) | 薄膜トランジスタアレイ | |
| KR940004238B1 (ko) | 액정표시장치의 제조방법 | |
| KR100729777B1 (ko) | 액정 표시 장치용 박막 트랜지스터 기판 및 그 제조 방법 | |
| JPH09230384A (ja) | 半導体装置 |