CN108417574A

CN108417574A - 基于soi的铁电存储器的制造方法

Info

Publication number: CN108417574A
Application number: CN201810199074.0A
Authority: CN
Inventors: 江安全; 张岩
Original assignee: Fudan University
Current assignee: Fudan University
Priority date: 2018-03-12
Filing date: 2018-03-12
Publication date: 2018-08-17
Anticipated expiration: 2038-03-12
Also published as: CN108417574B

Abstract

本发明属于铁电存储技术领域，具体为一种基于SOI的铁电存储器的制备方法。本发明步骤包括：采用图形转移和刻蚀技术在铁电单晶层上形成凸块阵列及电极层；然后在电极层上形成绝缘层；通过CMP技术使绝缘层表面光滑平整；在SOI顶层硅上形成读写电路，在读写电路上形成绝缘层；将原始基板和目标基板的抛光面对准键合在一起，得到键合体；加热加压键合体，使键合体不易分离；通过刻蚀或者CMP技术将目标基板的衬底减薄；刻蚀出接触孔，连接目标基板的顶层硅读写电路和原始基板的电极层；在接触孔中填充电极材料实现电连接，形成存储单元。本发明将SOI读写电路的工艺与铁电单晶片的加工工艺分开，解决了铁电材料不能进入CMOS产线的难题。

Description

基于SOI的铁电存储器的制造方法

技术领域

本发明属于铁电存储技术领域，具体涉及铁电存储器的制备方法。

背景技术

常见的铁电存储器是控制铁电薄膜极化方向的反转来非挥发性地存储信息。当对铁电电容器（C）施加一个足够大的电压时，铁电电容器的极化方向与电压方向一致，撤销电压后，铁电电容器的极化方向保持不变；当对电容器施加反向足够大电压时，电容器的极化方向反转，撤销电压后，其极化方向保持不变。这样，根据铁电电容器的极化方向不同存储布尔逻辑量“1”或者“0”。通过读取寄生电容存储的电荷量来读取信息。

然而，随着铁电电容器C的尺寸的逐年减小，可读取的电荷量也在减少，这对电荷检测电路的要求很高，进而增加了电路的读写时间和复杂度，不利于集成度的提高。并且，每次读取都会破坏性的读出电容器中的电荷量，需要重新写入电荷，增加了电路的读写时间。

近年来，铁电材料中的畴壁导电引起了学术界的广泛兴趣（例如参见Seidel J,Martin L W, He Q, et al. Conduction at domain walls in oxide multiferroics[J]. Nature materials, 2009, 8(3): 229.和Jiang J, Bai Z L, Chen Z H, et al.Temporary formation of highly conducting domain walls for non-destructiveread-out of ferroelectric domain-wall resistance switching memories[J].Nature materials, 2018, 17(1): 49.）。本申请的发明人已经提出了基于畴壁导电的铁电存储器件（参见中国专利公开号107123648A、104637948A、104637949A、105655342A、107481751A和美国专利公开号US9685,216B2的专利、国际专利申请号PCT/CN2018/077485）。本发明公开了一种更为简单、方便的实现芯片制造的方法，解决了目前铁电材料禁止进入传统硅基芯片产线流片的问题。

发明内容

本发明的目的在于提供一种工艺简单、效率很高的SOI的铁电单晶存储器的制备方法。

本发明提供的基于SOI的铁电存储器的制造方法，包括通过键合技术将SOI（silicon on insulation）读写电路键合到铁电单晶片上，具体步骤为：

（1）原始基板的制备：采用图形转移和刻蚀技术，在铁电单晶层上分别形成凸块阵列及电极层；然后采用薄膜沉积技术，在电极层上形成绝缘层；采用化学机械抛光方法（CMP）使绝缘层表面光滑平整；

（2）目标基板的制备：采用SOI技术在顶层硅上形成读写电路；然后采用薄膜沉积技术，在读写电路上形成绝缘层；再采用CMP方法使绝缘层表面光滑平整；

（3）通过键合技术将原始基板和目标基板的抛光面对准键合在一起，得到键合体；对键合体加热加压，使键合体不易分离；采用刻蚀或者CMP技术将目标基板的衬底减薄；采用刻蚀技术，刻蚀出接触孔，连接目标基板的顶层硅读写电路和原始基板的电极层；在接触孔中填充电极材料，实现电连接，形成存储单元。

本发明中，所述图形转移技术可以为光学曝光、电子束曝光、离子束曝光或纳米压印等图形转移技术。

本发明中，所述铁电单晶层可以为铁电单晶片或者为适合衬底片上外延的铁电薄膜。

本发明中，所述铁电单晶层所使用的铁电材料选自以下材料的一种或多种：钽酸锂盐LiTaO₃、铌酸锂盐LiNbO₃、铁酸铋BiFeO₃，或者选自以下材料的一种或多种：掺杂MgO、Mn₂O₅或Fe₂O₃的钽酸锂盐LiTaO₃、铌酸锂盐LiNbO₃、铁酸铋BiFeO₃。

本发明中，掺杂MgO、Mn₂O₅或Fe₂O₃的钽酸锂盐LiTaO₃、铌酸锂盐LiNbO₃，其掺杂量为0-10 mol %，优选掺杂量为1-10 mol %。

本发明中，电极层包括置于每个凸块两边的第一电极和第二电极。

本发明中，电极层除了包括置于每个凸块两边的第一电极和第二电极外，还包括连接第一电极的公用电极。

本发明中，电极层除了包括置于每个凸块两边的第一电极和第二电极，连接第一电极的公用电极外，还包括连接第二电极的公用电极。

本发明中，所述电极层材料及填充接触孔电极材料耐高温且电阻率低，可以选自以下材料的一种或多种：TiN，Pt，PtSi，NiSi，TiW，Ta，Ti，W，Mo，Al，Cu，Cr，SrRuO₃，RuO₂。

本发明中，所述铁电单晶层的电畴方向为在第一电极和第二电极的施加电场方向上有分量。

本发明中，所述绝缘层包括硅基氧化物薄膜或者硅基氮化物薄膜，如SiO₂，Si₃N₄等。

本发明中，所述存储单元包括铁电凸块和一个晶体管。

本发明中，所述存储单元单指铁电凸块。

本发明中，对所述键合体的加热，其温度范围为100℃-600℃。

本发明中，对所述键合体的加压，其施加压强范围为0.1Mpa-10 MPa。

本发明的效果是在铁电单晶层表面雕刻铁电存储单元和制备电极层图形，在SOI的顶层硅上设计读写电路，通过对准键合的方法将两部分键合在一起，避免了先键合导致的无法进入硅基产线流片的问题，两部分工艺互不影响，提高生产效率。

本发明方法将SOI读写电路的工艺与铁电单晶片的加工工艺分开，解决了铁电材料不能进入CMOS产线的难题。

附图说明

图1是本发明一实施例的铁电存储器存储单元截面示意图。

图2是图1所示铁电存储器存储单元的电路原理图。

图3是图1所示铁电存储器凸块阵列的电极连接平面图。

图4是图1所示铁电存储器制备流程图。

图5是本发明另一实施例的铁电存储器存储单元截面示意图。

图6是图5所示铁电存储器存储单元截面示意图。

图7 是图5所示铁电存储器存储单元截面示意图。

具体实施方式

下面介绍的是本发明的多个可能实施例中的一些，旨在提供对本发明的基本了解，并不旨在确认本发明的关键或决定性的要素或限定所要保护的范围。

在附图中，为了清楚起见，夸大了层和区域的厚度，图示中的各部分之间的尺寸比例关系并不反映实际的尺寸比例关系。

图1所示为按照本发明一实施例的铁电存储器存储单元截面示意图，图中所示实施例的存储器包括铁电单晶层（101），铁电凸块阵列（102），位于铁电凸块102两侧的第一电极（103a）和第二电极（103b），与第一电极相连的公用线（104），即位线，位于其上的绝缘层（105），连接第二电极的接触孔连线（106），绝缘层（107）和（108），倒置的顶层硅读写电路（109）及晶体管阵列（110），连接（106）的接触孔连线（111）。该实施例的铁电存储器的基本工作原理为顶层硅薄膜读写电路（109）通过控制晶体管选通存储单元，并通过接触孔连接线（106）和（111）在第一电极（103a）和第二电极（103b）之间施加足够大的电压，其方向与铁电单晶电畴在两个电极连线上分量相反，使电极间电畴反转，反转的电畴与周围未发生反转的电畴在界面处建立导电畴壁通道，使电极间的电阻变小，此过程定义为写入逻辑数据“1”；读写电路（109）在第一电极（103a）和第二电极（103b）之间施加一定值的读电压，其方向与上述写电压方向相同，其大小不足以使电极间的电畴反转回原来的状态，由于存在导电畴壁通道，读出的电流值较大，读写电路将检测到的电流与参考电流比较，此过程为读取逻辑数据“1”；同样地，读写电路（109）通过接触孔连接线（106）和（111）在第一电极（103a）和第二电极（103b）之间施加足够大的与上述写电压方向相反的电压，使电极间电畴反转回到初始状态，周围的导电畴壁通道消失，电极间的电阻变大，此过程定义为写入逻辑数据“0”；此时，读写电路（109）在第一电极（103a）和第二电极（103b）之间施加一定值的读电压，由于存在导电畴壁通道消失，读出的电流值较小，读写电路将检测到的电流与参考电流比较，此过程为读取逻辑数据“0”；

图1所示的实施例中，SOI顶层硅薄膜读写电路（109）至少包括读出电流放大电路、参考电路、输出比较器和寻址电路等功能。

该实施例中，铁电单晶层材料可以选自以下一种或者多种：钽酸锂盐LiTaO₃、铌酸锂盐LiNbO₃、铁酸铋BiFeO₃、掺杂MgO、Mn₂O₅或Fe₂O₃的钽酸锂盐LiTaO₃、铌酸锂盐LiNbO₃、铁酸铋BiFeO₃等。其中，所述掺杂MgO、Mn₂O₅或Fe₂O₃的钽酸锂盐LiTaO₃、铌酸锂盐LiNbO₃的掺杂量可以为0 - 10 mol %（例如1mol %或4 mol %）。

铁电单晶层可以为铁电单晶片（比如LiTaO₃）或者为适合衬底片上外延一层铁电薄膜层（比如在单晶片SrTiO₃衬底上外延一层BiFeO₃单晶薄膜作为铁电单晶层）。

该实施例中，选取电极层和填充接触孔的连接线电极材料耐高温且电阻率低，可以但不限于选自以下材料的一种或多种：TiN，Pt，PtSi，NiSi，TiW，Ta，Ti，W，Mo，Al, Cu, Cr或者SrRuO₃，RuO₂等；

继续图1所示，所述凸块的高度（h）可以大于或者等于2纳米且小于等于5微米，例如100纳米；第一电极和第二电极的宽度（w）可以大于等于1纳米且小于等于1微米，例如100 纳米宽的电极；第一电极和第二电极间距（d）可以大于等于1纳米且小于等于1微米，例如100纳米；第一电极和第二电极厚度可以大于等于1纳米且小于等于500 纳米，例如50 纳米。所述原始基板的抛光后的绝缘层厚度可以大于或者等于10 纳米且小于或者等于5微米，例如300纳米。所述目标基板的抛光后的绝缘层厚度可以大于或者等于10 纳米且小于或者等于5微米，例如300纳米。

图2所示为图1所示的实施例的存储单元电路原理图，图中铁电凸块201一端连接位线BL0（202）另一端连接晶体管（203）的源极，晶体管的漏极连接驱动线DL0（204），晶体管的栅极连接字线WL0（205）。读写电路通过字线205和驱动线204选通存储单元，对选通的存储单元执行读写操作。图3为按照图1发明一实施例的铁电存储器凸块阵列的电极连接平面图。铁电凸块（301）两端分别放置第一电极（302）和第二电极（303），使用公用线（304）将每行的第一电极连接起来，并将每行的公用线连接起来作为位线。使用接触孔引线（305）连接第二电极。

图4所示为图1实施例的工艺流程图。首先，

S401准备一块表面光滑平坦无污染的原始基板铁电单晶片，在表面旋涂光刻胶，通过光学曝光、电子束曝光、离子束曝光或者纳米压印等图形转移技术将设计好的凸块图形转移到原始基板上，生长一层硬掩膜材料，通过剥离技术（liftoff）将硬掩膜图形留在原始基板上；

S402通过干法刻蚀或者湿法刻蚀技术刻蚀铁电单晶片，留下铁电凸块并将硬掩膜材料去除；

S403然后利用类似的方法在凸块两侧制备第一电极和第二电极和公用电极以及键合对准标记；

S404利用薄膜生长技术，如PECVD（等离子体增强化学气相沉积）技术，在原始基板上生长一层300到500纳米厚的SiO₂薄膜；

在第二电极处刻蚀出接触孔并填充电极材料，使用CMP技术抛光SiO₂薄膜至目标厚度并保证其表面光滑平坦。

S405另准备一块SOI片，包括硅支撑层，绝缘层和顶层硅，使用标准清洗工艺去除表面颗粒和自然氧化层；

S406在其上设计出读写电路和开关晶体管阵列和键合对准标记，读写电路包括读出电流放大电路、参考电路、输出比较器和寻址电路等，开关晶体管阵列与铁电凸块阵列一一对应，并留有引脚点，方便通过接触孔电极连接开关晶体管和铁电凸块；

S407利用薄膜生长技术，如PECVD技术，在目标基板上生长一层300到500 纳米厚的SiO₂薄膜；同样地，在晶体管的源极处刻蚀出接触孔并填充电极材料，使用CMP技术抛光SiO₂薄膜至目标厚度并保证其表面光滑平坦。

S408将原始基板和目标基板的抛光面按照对准标记对准键合，形成键合体，原始基板和目标基板的接触孔电极也对准键合。将键合体在正常大气压下加热退火，退火温度范围100到600度，如300度退火半小时，使键合体不易分离。

S409利用CMP技术把目标基板上的衬底减薄或者去除，完成铁电存储器的制备工作。

图1所示实施例中，接触孔是在键合体键合前分别在原始基板（S404）和目标基板（S407）上制作，键合时利用对准标记对准两个基板上的接触孔引线，实现上下层的连接。也可以如图5所示的又一实施例中，接触孔在键合体键合后将目标基板上的衬底抛光减薄后实现，接触孔连接原始基板的第二电极和目标基板的晶体管源极，并填充电极材料实现电连接。

而在又一个实施例中，图6所示电极阵列中的每个第一电极都与第二电极一样通过接触孔方式引线到SOI片的顶层硅上，在顶层硅上再将其采用行列公用线方式将第一电极阵列和连接第二电极的晶体管阵列分别连起来，行列公用线采用绝缘层电隔离，所使用的绝缘层隔离材料包括SiO₂,Si₃N₄,Al₂O₃,HfO₂,ZrO₂,TiO₂等但不限于所列绝缘材料。此方式主要是考虑可能公用线在原始基板上制作遇到困难的情况，如采用电子束曝光写电极图形时，将公用线制作在原始图形上会大大的增加曝光时间。

在又一实施例中，图7所示每行第一电极使用公用线串联作为位线，每列的第二电极使用公用线串联作为驱动线，形成交叉棒（Crossbar）结构，行公用线和列公用线之间使用绝缘层电隔离，这些电极线皆在原始基板上制作，所使用的绝缘层隔离材料包括SiO₂,Si3N₄,Al₂O₃,HfO₂,ZrO₂,TiO₂等但不限于所列绝缘材料。该实施例为存储单元不包括一个晶体管，而仅有铁电凸块的情况。该实施例要求存储单元的电性能具有单向导通性，并且单向电流极低，只有在确保存储性能非常好，电流开关比很大的情况下制作。这些特性与制造工艺、选用铁电材料和电极材料关系很大。图7所示实施例的描述应当理解到可将每个第一电极和每个第二电极分别引线到顶层硅上，在目标基板上使用公用线串联第一电极和串联第二电极，并使用绝缘层电隔离公用线。

在以上描述中，使用方向性术语以及类似术语描述的各种实施方式的部件表示附图中示出的方向或者能被本领域技术人员理解的方向。这些方向性术语用于相对的描述和澄清，而不是要将任何实施例的定向限定到具体的方向或定向。

以上例子主要说明了本发明的铁电存储器的制备方法。尽管只对其中一些本发明的实施方式进行了描述，但是本领域普通技术人员应当了解，本发明可以在不偏离其主旨与范围内以许多其他的形式实施。因此，所展示的例子与实施方式被视为示意性的而非限制性的，在不脱离如所附各权利要求所定义的本发明精神及范围的情况下，本发明可能涵盖各种的修改与替换。

Claims

1.一种基于SOI的铁电存储器的制造方法，其特征在于，包括通过键合技术将SOI读写电路键合到铁电单晶片上，具体步骤为：

（3）通过键合技术将原始基板和目标基板的抛光面对准键合在一起，得到键合体；对键合体加热加压，使键合体不易分离；采用刻蚀或者CMP技术将目标基板的衬底减薄；采用刻蚀技术，刻蚀出接触孔，连接目标基板的顶层硅读写电路和原始基板的电极层；在接触孔中填充电极材料，实现电连接，形成铁电存储单元。

2.根据权利要求1所述的制造方法，其特征在于，所述铁电单晶层为铁电单晶片，或者为适合衬底片上外延的铁电薄膜。

3.根据权利要求2所述的制造方法，其特征在于，所述铁电单晶层所使用的铁电材料选自以下材料的一种或多种：钽酸锂盐LiTaO₃、铌酸锂盐LiNbO₃、铁酸铋BiFeO₃，或者选自以下材料的一种或多种：掺杂MgO、Mn₂O₅或Fe₂O₃的钽酸锂盐LiTaO₃、铌酸锂盐LiNbO₃、铁酸铋BiFeO₃；

其中，掺杂MgO、Mn₂O₅或Fe₂O₃的钽酸锂盐LiTaO₃、铌酸锂盐LiNbO₃，其掺杂量为0-10 mol%。

4.根据权利要求1所述的制造方法，其特征在于，所述电极层包括置于每个凸块两边的第一电极和第二电极。

5.根据权利要求4所述的制造方法，其特征在于，所述电极层除了包括置于每个凸块两边的第一电极和第二电极外，还包括连接第一电极的公用电极，连接第二电极的公用电极。

6.根据权利要求4或5所述的制造方法，其特征在于，所述电极层的材料选自以下材料的一种或多种：TiN，Pt，PtSi，NiSi，TiW，Ta，Ti，W，Mo，Al，Cu，Cr，SrRuO₃，RuO₂。

7.根据权利要求1-5之一所述的制造方法，其特征在于，所述铁电单晶层的电畴方向为在第一电极和第二电极的施加电场方向上有分量。

8.根据权利要求7所述的制造方法，其特征在于，所述绝缘层材料为硅基氧化物薄膜或者硅基氮化物薄膜。

9.根据权利要求1-5、8之一所述的制造方法，其特征在于，所述存储单元包括一铁电凸块和一个晶体管，或者为一铁电凸块。

10.根据权利要求9所述的制造方法，其特征在于，对所述键合体的加热加压，其加热温度为100℃-600℃，施加压强为0.1Mpa-10 MPa。