CN102280465B - 阻变随机访问存储器件及制造方法 - Google Patents

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Abstract

本申请公开了一种阻变随机访问存储器件及其制造方法，该阻变随机访问存储器件包括设置在位线和字线之间的存储单元，所述存储单元包括阻变元件，以及肖特基二极管，所述肖特基二极管与所述阻变元件串联连接，其中，所述肖特基包括彼此接触的金属层和半导体层，并且金属层与半导体层之间的界面呈非平面的形状。该阻变随机访问存储器件可以减小在芯片上的占用面积并提供大的驱动电流，从而提高了存储密度。

Description

阻变随机访问存储器件及制造方法
技术领域
本发明涉及存储器件，具体涉及阻变随机访问存储器件(resistiverandom access memory device，RRAM)。
本发明还涉及上述阻变随机访问存储器件的制造方法。
背景技术
目前，微电子工业的发展推动着存储器技术的不断进步，提高集成密度和降低生产成本是存储器产业追求的目标。非挥发性存储器具有在无电源供应时仍能保持数据信息的优点，在信息存储领域具有非常重要的地位。
采用阻变材料的新型非挥发性存储器具有高速度(＜5ns)、低功耗(＜1V)，高存储密度、易于集成等优点，是下一代半导体存储器的强有力竞争者。这种阻变存储器一般具有M-I-M(Metal-Insulator-Metal，金属—绝缘体—金属)结构，即在两个金属电极之间夹有阻变材料层。
阻变材料一般是过渡金属氧化物，常见的有NiO、TiO2、HfO2、ZrO2、ZnO等等。阻变材料可以表现出两个稳定的状态，即高阻态和低阻态分别对应数字“0”和“1”。由高阻态到低阻态的转变为编程或者置位(SET)操作，由低阻态到高阻态的转变为擦除或者复位(RESET)操作。
按照其工作方式，可以将阻变存储器件分为单极和双极两种。前者在器件两端施加单一极性的电压，利用施加电压大小不同控制阻变材料的电阻值在高低阻态之间转换，以实现数据的写入和擦除；而后者是利用施加相反极性的电压控制阻变材料电阻值的转换。双极阻变存储器件在翻转速度、器件一致性、可靠性(数据保持力、可翻转次数)、可控性等方面的存储性能比单极阻变存储器件的存储性能更好。
按照其基本配置，可以将阻变存储器件分为1T-1R或1D-1R两种。1T-1R结构中的每一个存储单元由一个选通晶体管和一个阻变元件组成。通过控制选通晶体管，可以向指定的存储单元写入或擦除数据。由于选通晶体管的存在，存储单元的面积很大部分是浪费在晶体管上，这对于进一步提高存储器集成度造成了严重障碍。1D-1R配置中的每一个存储单元由一个二极管和一个阻变元件组成。通过控制二极管，向指定的存储单元写入或擦除数据。由于二极管的面积比晶体管的面积小，1D-1R配置在提高集成度方面更具优势。
基于金属半导体接触原理的肖特基二极管具有受金属材料和外加偏压控制的较大的反向电流。本发明人已经提出，通过选择正反向电压偏置下二极管开关参数合适的肖特基二极管和双极阻变元件串联连接，可以实现按照双极方式工作的1D-1R配置的阻变随机访问存储器件。
然而，由于受电流密度的限制，肖特基二极管必须具有足够的面积才能提供驱动阻变单元的电阻转变所需的电流，这阻碍了阻变随机访问存储器件的存储密度的进一步的提高。
发明内容
本发明的目的在于提供可以减小在芯片上的占用面积(footprint)以及可以3维集成的阻变随机访问存储器件。
本发明的又一目的在于提供制造上述阻变随机访问存储器件的方法。
根据本发明的一方面，提供一种阻变随机访问存储器件，包括设置在位线和字线之间的存储单元，所述存储单元包括阻变元件，以及肖特基二极管，所述肖特基二极管与所述阻变元件串联连接，其中，所述肖特基包括彼此接触的金属层和半导体层，并且金属层与半导体层之间的界面呈非平面的形状。
根据本发明的另一方面，提供一种制造阻变随机存储器件的方法，包括以下步骤：
a)在衬底上形成位线；
b)在衬底上的绝缘层中形成凹槽，在凹槽的底部露出位线的表面；
c)在凹槽中形成共形的多晶硅层；
d)在多晶硅层中掺入杂质以形成p掺杂多晶硅层；
e)在p掺杂多晶硅层上形成第一金属层；
f)在第一金属层上形成阻变材料层；
g)在阻变材料层上形成第二金属层；以及
h)在第二金属层上形成字线。
在本发明的阻变随机访问存储器件中，例如在凹槽中形成肖特基二极管，结果肖特基二极管中的金属层与半导体层之间的界面面积大于凹槽底部的面积。这一方面减小了存储阵列单元的占用面积，另一方面仍然能够保证二极管有足够的有效面积以提供阻变存储单元所需的驱动电流。
进一步地，本发明的阻变随机访问存储器件可以包括在垂直方向上堆叠的多个存储单元，从而进一步提高了存储密度。
最后，基于金属硅化物的肖特基二极管结构工艺简单，成本低，与传统半导体工艺相兼容，非常适合大规模生产。
附图说明
图1为根据本发明的阻变随机访问存储器件的俯视图，其中示出了包括3×3个存储单元的阵列。
图2为根据本发明的第一实施例的阻变随机访问存储器件的截面图，沿图1中的A-A’线截取，其中示了一个存储单元的结构。
图3为根据本发明的第二实施例的3维集成的阻变随机访问存储器件的截面图，沿图1中的A-A’线截取，其中示了在垂直方向上堆叠的三个存储单元的结构。
图4a-4i为根据本发明的第一实施例的阻变随机访问存储器件的制造方法的各阶段的截面图；图4b’、4d’和4h’是分别对应于图4b、4d和4h的俯视图，其中示出了用于截取截面图的截线A-A’。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上”、“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下”、“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。
在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
除非在下文中特别指出，半导体器件中的各个部分可以由本领域的技术人员公知的材料构成。
图1为根据本发明的阻变随机访问存储器件的俯视图，其中示出了包括3×3个存储单元的阵列。
阻变随机访问存储器件包括字线10、位线20和夹在字线10和位线20之间的存储单元100。字线10和位线20相互垂直布置，每一根字线10与每一根位线20的交叉点包含一个存储单元100。
图2为根据本发明的第一实施例的阻变随机访问存储器件的截面图，沿图1中的A-A’线截取，其中示了一个存储单元的结构。每个存储单元100包括串联的肖特基二极管30和双极阻变元件40。
存储单元100设置在绝缘层(如氧化硅)中的凹槽内，从而将要形成的肖特基二极管30的金属层与半导体层之间的界面非平面的形状，例如“U”形。因此，肖特其二极管的有效面积决定于金属层与半导体层之间的界面的面积，除了包括位于凹槽底部的部分，还包括位于凹槽侧面的部分。在凹槽很深的情况下，肖特基二极管可以比其占用面积大得多的有效面积，进而可以减小存储单元的占用面积。
图3为根据本发明的第二实施例的3维集成的阻变随机访问存储器件的截面图，沿图1中的A-A’线截取。第二实施例的存储器与第一实施例的区别在于包括在垂直方向上堆叠的三个存储单元，从而在相同的占用面积下，其存储密度是第一实施例的存储器的三倍。在垂直方向上，三个存储单元之间由隔离层(如氧化硅)50电隔离。
在半导体工艺允许的情形下，本领域的技术人员可以容易地根据实际需要在垂直方向上堆叠两个或更多的存储单元，从而进一步提高存储密度。
下面结合图4a-4i描述根据本发明的3维集成的阻变随机访问存储器件的制造方法。需要说明的是，在本发明的方法中采用的材料均为本领域的技术人员所熟知的。
参见图4a，在硅衬底上(图中未示出)形成底部绝缘层1，其厚度大于20nm。底部绝缘层1用于将存储单元100与其他存储单元或存储器中的其他元件电隔离。
底部绝缘层1可以是通过热氧化在硅衬底上形成的氧化硅层。或者，代替地，通过已知的沉积工艺，如CVD、原子层沉积、溅射等，在硅衬底上形成氧化物层或氮化物层作为底部绝缘层1。
接着，例如通过物理气相沉积(PVD)，在底部绝缘层1上形成金属层(如Pt、Al、W、Cu等)，其厚度约为20-100nm。通过图案化工艺，将金属层制作成彼此平行的多个条状的位线20(参见图4b和4b’)。位线20的宽度以及相邻位线的间距由光刻的精度决定。
该图案化可以包括以下步骤：通过包含曝光和显影的光刻工艺，在金属层上形成含有图案的光抗蚀剂掩模；通过干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀，或者通过其中使用蚀刻剂溶液的湿法蚀刻，去除金属层的暴露部分，该蚀刻步骤停止在底部绝缘层1的顶部；通过在溶剂中溶解或灰化去除光抗蚀剂掩模。
接着，通过上述已知的沉积工艺，在底部绝缘层1的暴露表面和字线20上形成第一绝缘层(如氧化硅)3，厚度约为500-2000nm。利用化学机械抛光(CMP)平整整个半导体结构的表面(参见图4c)。
对第一绝缘层3进行图案化，形成方形凹槽4的阵列(参见图4d和4d’)。在图案化中，蚀刻在位线20的顶部表面停止。例如，凹槽4的宽度比位线20的宽度略大15-50nm，深度约为500-1500nm。结果，肖特基二极管的有效面积(即肖特基二极管的金属层与半导体层之间的界面的面积)最多可以比实际占用面积(即凹槽4的底部的面积)约大60倍。
接着，通过上述已知的沉积工艺，在整个半导体结构的表面上以共形的方式依次形成厚度约为5-10nm的多晶硅层5、厚度约为5-10nm的金属层(如铂)6、厚度约为5-30nm的阻变材料层(如氧化铪)7(参见图4e)。多晶硅层5和金属层6将构成肖特基二极管30。
优选地，通过CVD形成多晶硅层5，通过PVD形成金属层6。
在多晶硅层中注入掺杂硼或氟化硼，掺杂浓度在1013～1018/cm3范围，并进行600-800℃退火。
尽管在优选的实施例中多晶硅层5、金属层6和阻变材料层7均以共形的方式形成，但只有共形的多晶硅层5在本发明中是必要的。金属层6和阻变材料层7可以是非共形的，
接着，在整个半导体结构的表面上沉积金属层(如Pt、Ti、Ta、W、Al)8，其厚度至少应填充凹槽4的剩余部分。金属层6、阻变材料层7和金属层8将构成双极阻变元件40，其中金属层6和金属层8分别作为双极阻变元件40的上电极和下电极。
金属层6由肖特基二极管30和双极阻变元件40共用，使得二者串联连接，这减小了互连电阻，从而减小了对驱动电流的需求。
通过CMP平整整个半导体结构的表面，该CMP在凹槽周围的第一绝缘层3的顶部表面停止，从而去除了位于去除位于所述凹槽外部的导电材料(参见图4f)。
通过上述已知的沉积工艺，例如CVD，在整个半导体结构上形成厚度约为20-100nm的第二绝缘层9(参见图4g)。
该第二绝缘层在凹槽4周围的区域与第一绝缘层3直接接触。在第一绝缘层3和第二绝缘层9都由氧化硅组成时，两者没有清晰的边界(如图中所示)。
存储单元100包括串联的一个肖特基二极管30和一个双极阻变元件40，并且在该阶段完全被绝缘层9覆盖和包围。
接着，对第二绝缘层9进行图案化，通过两次光刻、刻蚀，以形成彼此平行的多个“T”形的字线凹槽，在字线凹槽的底部露出双极阻变元件40的上电极(即金属层8)。
字线凹槽的延伸方向与位线20的延伸方向垂直，并且其宽度和间距与位线基本相同。
例如通过PVD，在整个半导体结构的表面上形成金属层(如铝)，该金属层填充了字线凹槽。以第二绝缘层9位于字线凹槽两侧的部分作为停止层，通过CMP平整整个半导体结构的表面，使得留在字线凹槽内的金属材料形成字线10(参见图4h和4h’)。
通过上述已知的沉积工艺，在整个半导体结构上形成厚度大于20nm的顶部绝缘层11(参见图4i)。该顶部绝缘层11覆盖了字线10，使得字线与存储器中的其他元件电隔离。
通过包括图4a-4i所示的步骤的上述方法，形成了根据本发明的第一实施例的阻变随机访问存储器件。
可选地，为了形成根据本发明的第二实施例的3维集成的阻变随机访问存储器件，在绝缘层11上重复图4b-4i所示的步骤，形成堆叠的多个存储单元。
然后，可以进一步执行引线、钝化等后续步骤，从而完成本发明的存储器。这些后续步骤对于本领域的技术人员是熟知的。
尽管在图中未示出，本发明的阻变随机访问存储器件的每一根字线和每一根位线的末端连接着相应的选通晶体管。在执行读写操作时，与访问地址对应的一对选通晶体管导通，使得可以访问相应的字线位线对。
对于根据本发明的第二实施例的3维集成的阻变随机访问存储器件，可以单独地访问每一个存储单元。
以上描述只是为了示例说明和描述本发明，而非意图穷举和限制本发明。因此，本发明不局限于所描述的实施例。对于本领域的技术人员明显可知的变型或更改，均在本发明的保护范围之内。

Claims (10)

1.一种阻变随机访问存储器件，包括设置在位线和字线之间的存储单元，所述存储单元包括
阻变元件，以及
肖特基二极管，所述肖特基二极管与所述阻变元件串联连接，
其中，所述肖特基二极管包括彼此接触的金属层和半导体层，并且金属层与半导体层之间的界面呈非平面的形状，所述阻变元件包括与金属层接触的阻变材料层，并且金属层与阻变材料层之间的界面呈非平面的形状。
2.根据权利要求1所述的阻变随机访问存储器件，还包括绝缘层，其中在所述绝缘层的凹槽内形成所述存储单元，使得所述肖特基二极管的半导体层以共形的方式设置在所述凹槽的底部和侧面上。
3.根据权利要求1或2所述的阻变随机存储器件，其中至少两个存储单元在垂直方向上堆叠，并且还包括用于在垂直方向上隔离相邻的存储单元的隔离层。
4.一种制造根据权利要求1所述的阻变随机存储器件的方法，包括以下步骤：
a)在衬底上形成位线；
b)在衬底上的绝缘层中形成凹槽，在凹槽的底部露出位线的表面；
c)在凹槽中形成共形的多晶硅层；
d)在多晶硅层中掺入杂质以形成p掺杂多晶硅层；
e)在p掺杂多晶硅层上形成共形的第一金属层；
f)在第一金属层上形成共形的阻变材料层；
g)在阻变材料层上形成第二金属层；以及
h)在第二金属层上形成字线。
5.根据权利要求4所述的方法，在步骤h)之后还包括
g)在第二金属层上形成隔离层，
其中，重复步骤a)-h)，从而形成在垂直方向上堆叠的至少两个存储单元。
6.根据权利要求4或5所述的方法，其中所述衬底为硅衬底，所述步骤a)包括以下步骤：
a1)在硅衬底上形成氧化硅层；
a2)在氧化硅层上形成用于位线的金属层；以及
a3)对金属层进行图案化以形成位线。
7.根据权利要求4或5所述的方法，其中所述步骤b)包括以下步骤：
b1)在衬底上形成绝缘层，所述绝缘层覆盖位线；
b2)对绝缘层进行图案化，以形成所述凹槽。
8.根据权利要求4或5所述的方法，其中在所述步骤d)中采用的掺杂剂为硼或氟化硼。
9.根据权利要求4或5所述的方法，其中在所述步骤d)中还包括对p掺杂多晶硅层进行退火以激活掺杂剂。
10.根据权利要求4或5所述的方法，在所述步骤g)和h)之间还包括平整半导体结构的表面，以去除位于所述凹槽外部的导电材料。
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