CN101106151A - 基于二极管单元选通的相变存储器及其制造方法 - Google Patents
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- 230000015654 memory Effects 0.000 title claims abstract description 54
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 17
- 239000002184 metal Substances 0.000 claims abstract description 118
- 229910052751 metal Inorganic materials 0.000 claims abstract description 118
- 239000012782 phase change material Substances 0.000 claims abstract description 97
- 239000004065 semiconductor Substances 0.000 claims abstract description 57
- 230000008859 change Effects 0.000 claims abstract description 49
- 239000000463 material Substances 0.000 claims abstract description 45
- 239000010409 thin film Substances 0.000 claims abstract description 36
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 239000010410 layer Substances 0.000 claims description 218
- 239000010408 film Substances 0.000 claims description 31
- 238000000034 method Methods 0.000 claims description 17
- 238000011049 filling Methods 0.000 claims description 11
- 238000000151 deposition Methods 0.000 claims description 10
- 238000002360 preparation method Methods 0.000 claims description 7
- 230000007704 transition Effects 0.000 claims description 7
- 238000005530 etching Methods 0.000 claims description 6
- 239000012535 impurity Substances 0.000 claims description 6
- 230000008021 deposition Effects 0.000 claims description 4
- 239000012528 membrane Substances 0.000 claims 8
- 239000000203 mixture Substances 0.000 claims 5
- 238000007493 shaping process Methods 0.000 claims 5
- 238000001465 metallisation Methods 0.000 claims 2
- 230000009466 transformation Effects 0.000 claims 2
- 239000011229 interlayer Substances 0.000 claims 1
- 238000003860 storage Methods 0.000 abstract description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 8
- 229910052710 silicon Inorganic materials 0.000 abstract description 8
- 239000010703 silicon Substances 0.000 abstract description 8
- 238000004377 microelectronic Methods 0.000 abstract description 3
- 238000003491 array Methods 0.000 abstract 1
- 238000007726 management method Methods 0.000 abstract 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 34
- 229920005591 polysilicon Polymers 0.000 description 34
- 238000002955 isolation Methods 0.000 description 24
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 16
- 229910004298 SiO 2 Inorganic materials 0.000 description 15
- 238000010586 diagram Methods 0.000 description 14
- 229910052681 coesite Inorganic materials 0.000 description 8
- 229910052906 cristobalite Inorganic materials 0.000 description 8
- 238000000465 moulding Methods 0.000 description 8
- 239000000377 silicon dioxide Substances 0.000 description 8
- 235000012239 silicon dioxide Nutrition 0.000 description 8
- 229910052682 stishovite Inorganic materials 0.000 description 8
- 229910052905 tridymite Inorganic materials 0.000 description 8
- 238000005516 engineering process Methods 0.000 description 7
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 7
- 230000009471 action Effects 0.000 description 6
- 239000004020 conductor Substances 0.000 description 6
- 239000007769 metal material Substances 0.000 description 6
- 238000000059 patterning Methods 0.000 description 5
- VLJQDHDVZJXNQL-UHFFFAOYSA-N 4-methyl-n-(oxomethylidene)benzenesulfonamide Chemical compound CC1=CC=C(S(=O)(=O)N=C=O)C=C1 VLJQDHDVZJXNQL-UHFFFAOYSA-N 0.000 description 4
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- 229910021340 platinum monosilicide Inorganic materials 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 239000002344 surface layer Substances 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 229910019001 CoSi Inorganic materials 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 238000005224 laser annealing Methods 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- -1 such as W Substances 0.000 description 2
- 229910018110 Se—Te Inorganic materials 0.000 description 1
- 150000004770 chalcogenides Chemical class 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000009918 complex formation Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 230000005055 memory storage Effects 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
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Abstract
本发明属微电子技术领域，具体为一种基于二极管单元选通的相变存储器及其制造方法。相变存储器件中包括：具有半导体薄膜特性的字线、一个或多个金属电极、具有半导体薄膜特性的相变材料、具有半导体薄膜特性的位线。以所述字线或位线与相变薄膜材料形成的异质结二极管，或所述字线或位线与金属电极形成的肖特基二极管，作为1D/1R结构存储器的选通功能单元。本发明的相变存储器结构管理、制造方法简单，并不依赖与衬底硅层，可实现多层相变存储器阵列堆叠，从而大大提高其存储密度。
Description
技术领域
本发明属于微电子技术领域，具体涉及一种相变存储器件及其制造方法，尤其涉及基于二极管单元选通的相变存储器及其制造方法。
背景技术
相变存储器作为一种新兴的不挥发存储技术，在读写速度、读写次数、数据保持时间、单元面积、多值实现等诸多方面相对FLASH都具有极大的优越性，成为目前不挥发存储技术研究的焦点。相变存储技术的不断进步使之成为未来不挥发存储技术市场主流产品最有力的竞争者之一[1]。
相变存储器采用硫族化合物材料，如Ge-Se-Te(以下简称GST)，在电等能量的作用下可以实现非晶态和多晶态之间转换。晶态和非晶态有着不同的电学特性，晶态的电阻率远远小于非晶态电阻率，从而可用于信息1或者0的存储。由晶态向非晶态转变为Reset过程，由非晶态向晶态转变为Set过程。当前，由于Reset过程需要较高的电流脉冲高度，从而要求较大的外围电路驱动能力而使其外围驱动电路的芯片面积相对较大，约束了相变存储器存储密度的提高。最近，三星公司已经成功研发出基于1D/1R结构的90nm特征尺寸的512M的相变存储器，其用二极管成功取代了传统的MOS晶体管作选通管(1T/1R)，在不降低外围电路电流驱动能力的情况下，提高了存储存储密度，其芯片尺寸为91.5mm2，存储单元尺寸为5.8F2[2]。其中三星公司所述相变存储器的二极管是以单晶硅掺杂技术形成的，其单晶硅必须是在单晶硅衬底上外延生长等办法形成，如发明人赵佑荣等申请(申请号200610009594)的中国专利图5A所示。因此目前报道的相变存储单元只能在单晶硅衬底上形成，具有二极管选通管单元形成工艺复杂、不能实现能存储单元的多层堆叠等缺点，从而约束其存储密度的进一步提高。
研究已经证明以Ge2Se2Te5为代表的多种相变材料同时具有半导体特性，其中Ge2Se2Te5是一种典型的P型半导体材料[3]，图1是我们实验所得到的Ge2Se2Te5与N型衬底单晶硅所形成的异质结二极管电流电压特性，因此它验证了相变材料Ge2Se2Te5可以与N型或P型半导体特性的薄膜材料接触形成异质结。其中可以用来实现低电阻率导通的字线或位线的多晶硅，就是这样一种可以通过掺杂与相变材料形成良好整流特性二极管的半导体材料；同时，文献中已报道，多晶硅同样可以与金属形成良好特性的肖特基接触二极管[4]。因此基于相变材料与多晶硅形成的异质结二极管或者基于多晶硅与金属电极形成的肖特基二极管都可以应用于1D/1R的相变存储单元结构中的选通管功能单元，从而实现简化存储器单元结构，并摆脱其对衬底硅的依赖，实现多层堆叠等目的。
发明内容
本发明公开了一种基于二极管单元选通的属于微电子技术领域及其制造方法，其目的在于不降低存储器电学性能的条件下提供一种提高存储密度、简化存储单元结构的相变存储器及其制造方法。
该相变存储器单元包括：具有半导体薄膜特性的字线，一个或多个金属电极，具有半导体薄膜特性的相变材料，具有半导体薄膜特性的位线；
所述字线与字线之间在同平面内相互平行，所述位线与位线之间在同平面内相互平行，所述字线与所述位线在空间异面相互垂直，形成一交叉点；所述金属电极以及所述相变材料堆叠于异面垂直的字线与位线交叉点之间，并连接字线与位线。由具有半导体薄膜特性的字线或位线与相变材料接触形成形成异质结二极管，或具有半导体薄膜特性的字线或位线与金属电极接触形成肖特基二极管作为1D/1R的相变存储单元结构中的选通管功能单元。其共同特征在于利用相变存储器基本组成部分寄生形成二极管而不额外附加添加二极管形成部分，并可以实现3D堆叠结构。
在实施例一中，以异质结二极管作为选通管功能单元，其异质结二极管可以置于相变材料单元的下端，也可以置于相变材料单元的上端。异质结二极管可以置于相变材料单元的下端时，其结构是先在绝缘衬底上形成字线，再依次形成相变材料金属下电极以及置于顶层的位线；异质结二极管可以置于相变材料单元的上端时，其结构是先在绝缘衬底上形成字线，再依次形成金属下电极相变材料以及置于顶层的位线。
半导体薄膜特性的相变材料与半导体薄膜特性的字线或位线直接接触时，形成异质结二极管，该异质结二极管在相变存储器存储单元中起选通管的作用，因此所述相变材料不但起存储作用，还是形成选通管单元的一部分。同样，与相变材料直接接触的字线或位线不但起导通作用，也是形成选通管单元的一部分；
与所述相变材料接触的字线或位线区域能够表面自由掺杂，而且，掺杂区域大于或等于与之接触的相变材料区域，以获得良好的异质结二极管特性，同时保证字线或位线的低电阻导通特性；
金属电极与所述字线或位线以及所述相变材料接触为成欧姆接触；
实施例一异质结二极管置于相变材料单元的上端时，该相变存储器的制造方法为：
在衬底的绝缘介质层上，形成多条低电阻率平行字线，填充所述字线之间间隙区的字线介质隔离层；
在所述字线和字线介质隔离层上形成金属电极以及金属介质隔离层，金属电极沉积于字线的预定区域之上；
在所述的金属电极和金属介质隔离层上形成上成型介质层；
构图所述上成型介质层以形成暴露金属电极的多个区域，然后填充半导体薄膜特性的相变材料，再后平坦化；
在所述的半导体相变材料及其上成型介质层上形成多条一定掺杂浓度的具有半导体薄膜特性的垂直于字线的位线，以及所述位线之间间隙区的位线介质隔离层，其中位线沉积在能与半导体特性相变材料相接触的预定区域之上，位线的杂质浓度决定于选通管所需要的异质结二极管特性；
在所述位线层进行表层区域掺杂，以获得半导体薄膜特性字线所需的电阻率。
实施例一异质结二极管置于相变材料单元的下端时，该相变存储器的制造方法为：
在衬底的绝缘介质层上，形成多条半导体薄膜特性的平行字线，填充所述字线之间间隙区的字线介质隔离层；
在所述的字线和字线介质隔离层上形成上成型介质层；
构图所述上成型介质层以形成暴露字线的多个区域，然后对所述字线表层区域进行掺杂，表层半导体薄膜的杂质浓度取决于其与半导体薄膜相变材料形成的良好异质结二极管的特性需求，填充半导体薄膜特性的相变材料，然后平坦化；
在所述相变材料及其上成型介质隔离层上形成金属电极以及金属介质隔离层，金属电极沉积于相变材料的预定区域之上；
在所述金属电极及其介质层上形成多条异面垂直于字线的位线，以及所述位线之间间隙区的位线介质隔离层。
在实施例二中，以肖特基二极管作为选通功能单元，其肖特基二极管可以置于相变材料单元的下端，也可以置于相变材料单元的上端。
当肖特基二极管置于相变材料单元下端时，半导体薄膜特性的字线与金属特性的下电极形成肖特基接触；当肖特基二极管置于相变材料单元上端时，半导体薄膜特性的位线与金属特性的上电极形成肖特基接触。
半导体薄膜特性的字线或位线与金属电极接触形成异质结二极管时，该异质结二极管在相变存储器存储单元中起选通管的作用，因此所述位线或字线不但起低阻导通用，还是形成选通管单元的一部分，所述金属电极不但起相变存储器的加热导通作用，还是形成选通管单元的一部分。
与字线或位线形成肖特基接触的金属电极，可以是同种金属材料，也可以是两种或者更多种的金属材料多层薄膜组成。
金属下电极与半导体特性的字线形成肖特基时，相变材料与金属下电极、相变材料与金属上电极、金属上电极与位线均形成欧姆接触；金属上电极与半导体特性的位线形成肖特基时，相变材料与金属下电极、相变材料与金属上电极、金属上电极与字线均形成欧姆接触。
实施例二中肖特基二极管置于相变材料单元的下端时，该相变存储器的制造方法为：
在衬底的绝缘介质层上，形成多条半导体薄膜特性的平行字线，和填充所述字线之间间隙区的字线介质隔离层；
在所述字线和字线介质隔离层上沉积与字线形成肖特基接触的下电极金层以及金属介质隔离层，金属电极沉积于字线的预定区域之上；
在所述的金属电极和金属介质隔离层上形成上成型介质层；
构图所述上成型层以形成暴露金属电极的多个区域，然后填充半导体薄膜特性的相变材料，然后平坦化；
在所述相变材料及其介质层上形成金属上电极以及金属介质隔离层，金属电极沉积于相变材料的预定区域之上；
在所述的金属上电极之上沉积良好导电特性的并与金属上电极形成欧姆接触的位线薄膜层，刻蚀形成多条平行位线，再沉积位线介质隔离层。
实施例一中肖特基二极管置于相变材料单元的上端时，该相变存储器的制造方法为：
在衬底的绝缘介质层上，形成多条良好导电特性的平行字线，和填充所述字线之间间隙区的字线介质隔离层；
在所述字线和字线介质隔离层上沉积与字线形成欧姆接触的下电极金属层以及金属介质隔离层，金属下电极沉积于字线的预定区域之上；
在所述的金属电极和金属介质隔离层上形成上成型介质层；
构图所述上成型层以形成暴露金属电极的多个区域，然后填充半导体薄膜特性的相变材料，然后平坦化；
在所述相变材料及其介质层上形成与位线形成欧姆接触的金属上电极以及金属介质隔离层，金属电极沉积于相变材料的预定区域之上；
在所述的金属上电极之上沉积半导体性的并与金属上电极形成肖特基接触的位线薄膜层，刻蚀形成多条平行位线，再沉积位线介质隔离层。
本发明提出的基于二极管选通的相变存储器及其制备方法，不依赖于衬底单晶硅，可以进一步在已经形成的相变存储器阵列上沉积盖帽介质层，重复之前形成方法，实现多层相变存储器，从而实现多层堆叠的三维空间结构，从而可大大提高其存储密度。
附图说明
图1为相变材料Ge2Se2Te5与N单晶硅衬底异质结I-V特性曲线。
图2为相变存储器的一部分单元阵列示意图。其中，图2a为选通二极管置于相变电阻单元与位线之间，图2b为选通二极管置于相变电阻单元与字线之间。
图3为根据本公开实施方式的相变存储器的单元阵列的一部分平面图。
图4为具体实施方式一中选通二极管置于相变电阻单元与位线之间的实例结构图。其中，图4a为沿图3的I-I线所取的横截面，图4b为示沿图3的II-II线所取的横截面图。
图5为具体实施方式一中选通二极管置于相变电阻单元与字线之间的实例结构图。其中，图5a沿图3的I-I线所取的横截面，图5b为沿图3的II-II线所取的横截面图。
图6至图11为公开实施方式一的相变存储器的制造方法，其所形成结构为图4、图5所为公开实例。
图12为公开实施方式一中图4所为实例的多层堆叠结构。其中，图12a为沿图3I-I横截面的多层堆叠结构；图12b为沿图3II-II横截面图的多层堆叠结构。
图13为公开实施方式一中图5所为实例的多层堆叠结构。其中，图13a为沿图3I-I横截面的多层堆叠结构；图13b为沿图3II-II横截面图的多层堆叠结构。
图14为具体实施方式二中选通二极管置于相变电阻单元与字线之间的实例结构图。其中，图14a为沿图3的I-I线所取的横截面，图14b为沿图3的II-II线所取的横截面图。
图15为具体实施方式二中选通二极管置于相变电阻单元与位线之间的实例结构图。其中，图15a为沿图3的I-I线所取的横截面，图15b为沿图3II-II线所取的横截面图。
图16至图20为公开实施方式二的相变存储器的制造方法步骤为意，其所形成结构为图14、图15所为公开实例。
图21为公开实施方式二中图14所为实例的多层堆叠结构。其中，图21a为沿图3I-I横截面的多层堆叠结构；图21b为沿图3II-II横截面图的多层堆叠结构。
图22为公开实施方式二中图15所为实例的多层堆叠结构。其中，图22a为沿图3I-I横截面的多层堆叠结构；图22b为沿图3II-II横截面图的多层堆叠结构。
具体实施方式
在下面结合图示在参考实施例更具体地描述本发明，本发明提供优选实施例，但不应该被认为仅限于在此阐述的实施例，而是提供的这些实施方式例，使本发明的公开性更充分和完整。在图中为清楚起见放大了层和区域的厚度。
实施方式一
图2a、2b为基于使用二极管选通的相变存储器的阵列单元为范图，所述阵列用标号200表为。如图2所为，包括四条位线1以及四条字线6，字线6与位线1之间用相变材料电阻单元8以及二极管单元7连接。其中图2a中字线6与相变材料单元8直接连接，位线1与二极管单元7直接连接；图2b位线6与相变材料单元8直接连接，字线1与二极管单元7直接连接。存储阵列的外围读写电路模块这里予以省略。
图3为图1所为阵列200的平面为意图，相变材料单元8以及二极管单元7形成于字线6与位线1的交叉点部分。相变材料单元8以及二极管单元7的大小并不局限于图2中所为。
本实施例公开了基于相变材料形成的异质结二极管的相变存储器及其制造方法。本公开实施方式公开了两种不同实例，其主要区别在于选通二极管形成于字线与相变薄膜材料之间还是位线与相变薄膜材料之间。
图4为本公开具体实施方式中选通二极管置于相变电阻单元与位线之间的实例结构图；图4a为沿图3的I-I线所取的横截面，图4b为沿图3的II-II线所取的横截面图。
图5为本公开具体实施方式中选通二极管置于相变电阻单元与位线之间的实例结构图；图5a为沿图3的I-I线所取的横截面，图5b为沿图3的II-II线所取的横截面图。
图4所为实例中，参考图4a以及图4b，介质层20在衬底硅上形成；另一层介质层30沉积于20之上，并不同于介质层20材料。字线60沉积于介质层30空洞之中，它可以是重掺杂的多晶硅材料，用以形成低阻导通的字线。与字线20接触的电极90形成于介质50中，它可以是良好导电材料，如W、TiN，它主要起导通和加热相变材料的作用。电极90与位线100a以及相变材料80形成良好的欧姆接触。相变薄膜材料80沉积于介质层40通孔中，相变薄膜材料80与电极90直接接触，相变薄膜材料80不但具有在晶态与非晶态转变的存储特性，同时有P型半导体薄膜特性。多晶硅层70与字线100均为沉积的同种半导体材料，它可为多晶硅或其他半导体薄膜材料；多晶硅层70与字线100具有同种导电类型N型的半导体材料但具有不同载流子浓度；多晶硅层70为通过离子注入或扩散等方式形成的具有特定N型掺杂浓度的表层，用以与相变材料80形成良好二极管特性的异质结。字线100通过掺杂与多晶硅层70具有不同的载流子浓度，使字线具有低阻导通特性。介质层20、30、40、50、101中，相互接触的介质层材料互不相同，下一层介质在上一层介质中空洞的形成过程中起刻蚀终止层的作用。例如，介质层20不同于介质层30层，介质层50层又不同与介质层30层材料20，可以是热氧化SiO2，30层可以是Si3N4，50层可以是热氧化SiO2。
又一实例图5所为中，参考图5a以及图5b，介质层20在衬底硅上形成；另一层介质层30沉积于20之上，并不同于介质层20材料，刻蚀介质层30形成沟槽。60与70均为沉积的同种低电阻导电材料，它可为多晶硅或其他半导体薄膜材料；60与70具有同种导电类型N型但具有不同载流子浓度。60层用以形成字线，主要起低阻导通作用；70为通过离子注入或扩散等方式形成的具有特定N型掺杂浓度的表层，用以与相变材料80形成异质结。相变材料80沉积于介质层40通孔中，相变薄膜材料80不但具有在晶态与非晶态转变的存储特性，同时有P型半导体特性，所述相变薄膜材料80层与N型多晶硅70对准直接接触形成异质结二极管8。通过控制多晶硅层70的掺杂浓度，获得与相变薄膜材料80共同形成良好的异质结二极管特性。与相变薄膜材料80接触的电极90形成于介质50中，它可以是良好导电材料，如W、TiN，它主要起导通和加热相变材料的作用。100a为良好导电材料用来形成位线，它可以是重掺杂的多晶硅材料。电极90与位线100a以及相变材料80形成良好的欧姆接触。介质层20、30、40、50、101中，相互接触的介质层材料互不相同，下一层介质在上一层介质中空洞的形成过程中起刻蚀终止层的作用。例如，介质层20不同于介质层30，介质层40层又不同于介质层30材料，介质层20可以是热氧化SiO2，介质层30层可以是Si3N4，40层可以是SiO2。
接下来，将进一步解释本发明的具体实施方式一中制备相变存储器件的方法。
图6到图11图给出了形成本实施例相变存储器件方法的剖面图，其中图9a、图10a、图11a属于图4实例的制备方法示意图，图9b、图10b、图11b属于图5实例的制备方法示意图，
参考图6，在硅衬底10上生长绝缘层20，绝缘层20可以为热氧化形成的SiO2或CVD淀积生长的SiO2；
参考图7，在介质SiO2 20上CVD淀积一层Si3N4介质层30，用介质层20作刻蚀终止层刻蚀形成沟槽。
参考图8，沉积N型高掺杂多晶硅材料，再CMP平坦化。
参考图9a，在Si3N4介质层30上CVD形成SiO2介质层50，构图对准字线60刻蚀形成孔洞，PVD填充金属W电极90，然后CMP平坦化。
在又一实例中，参考图9b，对多晶硅层字线60上表层进行离子注入掺杂，形成一定掺杂浓度的N型多晶硅层70，其杂质浓度可以为1017/cm3，70层的厚度可以很薄，面积大于或等于沉积的Ge2Sb2Te5相变材料80的区域，主要用以形成良好二极管特性的异质结。
参考图10a，在SiO2介质层50上形成Si3N4介质层40，构图对准金属电极90形成空洞，填充Ge2Sb2Te5相变材料80，其中Ge2Sb2Te5相变材料80的区域面积大于W下电极90面积，W下电极90主要对Ge2Sb2Te5相变材料80起加热作用，实现相变材料在电脉冲或其他信号作用下发生相转变。
在又一实例中，参考图10b，在Si3N4介质层30上形成SiO2介质层40，构图对准字线形成空洞，填充Ge2Sb2Te5相变材料80，其中Ge2Sb2Te5相变材料80的区域面积小于或等于层多晶硅层70的面积，Ge2Sb2Te5相变材料80与多晶硅层70形成异质结二极管。
参考图11a，在Si3N4介质层40上低温(小于600度)沉积一定掺杂浓度的N型多晶硅层70a，刻蚀多晶硅形成相互平行的位线图案，其杂质浓度可以为1017/cm3，其面积大于或等于沉积的Ge2Sb2Te5相变材料80的区域，主要用以形成良好二极管特性的异质结。
在又一实例中，参考图11b，在SiO2介质层40上形成Si3N4介质层50，构图对准相变材料层80刻蚀形成空洞，PVD填充金属形成W上电极90，W上电极90主要对Ge2Sb2Te5相变材料80起加热作用，实现相变材料在电脉冲或其他信号作用下发生相转变。
本发明的进一步实施，参考图4a，对多晶硅层70a进行离子注入掺杂，形成N型低电阻率层的字线100a，再CVD沉积形成SiO2介质层101，平坦化，1D/1R结构的相变存储器阵列形成。
在又一实例中，参考图5a，在Si3N4介质层50低温沉积低电阻率的多晶硅100a形成字线，其与上电极90直接接触，再CVD沉积SiO2介质层101，刻蚀形成沟槽，1D/1R结构的相变存储器阵列形成。
本发明的进一步实施，参考图11a、11b及图12a、12b，图12示公开实施方式一中图4所示实例的多层堆叠结构，图12a为沿图3I-I横截面的多层堆叠结构；图12b为沿图3II-II横截面图的多层堆叠结构。图13为公开实施方式一中图5所为实例的多层堆叠结构，图13a为沿图3I-I横截面的多层堆叠结构；图13b为沿图3II一II横截面图的多层堆叠结构。其第二层存储器结构与第一层基本一致，其具体实施方法与图6至图11相同。其中21为CVD介质层，是第二层相变存储器阵列与第一层相变存储器阵列的介质隔离层。第二层中的31、41、51、102、61、81、91、110分别与第一层中的30、40、50、101、60、80、90、100所示相对应，a、b、c为三条不同的字线或位线。是必须采用低温(低于600度)方法沉积，或采用低温形成非晶硅再激光退火形成多晶硅的方法，使之不影响相变材料性能。
实施方式二
下面为基于金属电极形成的肖特基二极管的相变存储器及其制造方法。具体公开了两种不同实例，其主要区别在于选通二极管形成于字线与相变薄膜材料之间还是位线与相变薄膜材料之间。
图14a、14b为其中一实例(图2b所示二极管与字线直接连接)不同截面的存储器结构为意图，图14a和图14b为又一实例(图2a所示二极管与位线直接连接)不同截面的存储器结构示意图。图14a、15a为本公开实施方式中图3所为的I-I横截面图，图14b、15b本公开实施方式中图3所为的II-II横截面图。
其中一实例如图14a、图14b所为，介质层20在衬底硅上形成；另一层介质层30沉积于20之上，并不同于介质层20材料，刻蚀介质层30形成沟槽。字线60为沉积的低电阻率半导体材料，它可为半导体特性材料多晶硅，其导电类型为N型。金属下电极90a、900及介质层50a可以通过两种办法实现：一种是先形成介质层50a刻蚀沟槽再沉积金属电极层90a、900；另一种办法是先形成金属电极层90a、900然后在刻蚀金属形成图案填充介质层50a。900可以金属或金属层与60形成的金属硅化物，如Pt、PtSi、Co、CoSi等。金属900与半导体薄膜特性的60形成良好的界面接触，形成肖特基异质结二极管，它具有较高的正向导通电流、on/off电流之比能达到104以上，能在相变存储器中实现选通作用。90a其材料可以不同于900，它作为相变材料的加热电极。相变材料80沉积于介质层40通孔中，它与金属电极90a、90b均形成欧姆接触，相变薄膜材料80能够在金属电极90a、90b传输的电流信号作用下在晶态与非晶态转变。位线100沉积于金属上电极90b之上并与之形成欧姆接触，与字线60空间异面垂直，位线100可以为低阻特性导电材料，可以为多晶硅或其他金属材料。
又一实例中，参考图15a、16b所示，介质层20在衬底硅上形成；另一层介质层30沉积于20之上，并不同于介质层20材料，刻蚀介质层30形成沟槽。字线60可以为低阻特性导电材料，可以为多晶硅或其他金属材料。金属下电极90a沉积于字线之上并与之形成欧姆接触。相变材料80沉积于介质层40通孔中，它与金属电极90a、90b均形成欧姆接触，相变薄膜材料80能够在金属电极90a、90b传输的电流信号作用下在晶态与非晶态转变。金属上电极由90a与900组成，90a与900可以为同一种金属材料或不同种金属材料，900可以是金属或金属层与60形成的金属硅化物，如Pt、PtSi、Co、CoSi等。位线100为沉积的低低电阻率半导体材料，它可为半导体特性材料多晶硅，其导电类型为P型。金属900与半导体薄膜特性的100形成良好的界面接触，形成肖特基异质结二极管，它具有较高的正向导通电流、on/off电流之比能达到104以上，能在相变存储器中实现选通作用。
接下来，将进一步解释本发明的具体实施方式二中制备相变存储器件的方法。
图6到图8以及图16到图20图为形成具体实施方式二实例相变存储器件方法的剖面图，其中图6、图7、图8、图16、图17a、图18a、图19a图属于图14实例的制备方法示意图，图6、图7、图8、图17b、图18b、图19b、图20属于图15实例的制备方法示意图。
参考图6，在硅衬底10上生长绝缘层20，绝缘层20可以为热氧化形成的SiO2或CVD淀积生长的SiO2；
参考图7，在SiO2介质20上CVD淀积一层Si3N4介质层30，用介质层20作刻蚀终止层刻蚀形成沟槽。
参考图8，LPCVD沉积N型高掺杂多晶硅材料60，再CMP平坦化。
参考图16，在Si3N4介质层30上CVD形成SiO2介质层50a，构图对准字线60刻蚀形成孔洞，PVD填充金属Pt，400℃氮气保护退火一小时，Pt与多晶硅反应形成PtSi层900。
参考图17a，PVD沉积金属W电极90a，平坦化。
在又一实例中，参考图17b，在Si3N4介质层30上CVD形成SiO2介质层50a，构图对准字线60刻蚀形成孔洞，PVD填充金属W为下电极90a。
参考图18a、18b，在SiO2介质层50上形成Si3N4介质层40，构图对准金属电极90形成空洞，PVD填充Ge2Sb2Te5相变材料80，其中相变材料80的区域面积大于下电极90面积，下电极90a主要对相变材料80起加热作用，实现相变材料在电脉冲或其他信号作用下发生相转变。
参考图19a在Si3N4介质层40上CVD形成SiO2介质层50b，构图对准Ge2Sb2Te5相变材料层80刻蚀形成孔洞，PVD填充金属形成W上电极90b。
在又一实例中，参考图19b，在80及40层上PVD沉积W金属90b，再PVD沉积Pt金属900，然后构图对准刻蚀形成上电极90b及900。该实例进一步实施参考图20，Si3N4介质层40上CVD形成SiO2介质层50b，CMP平坦化。
参考图14b，50b层上LPCVD沉积半导体特性的多晶硅层，构图刻蚀形成字线100，然后CVD沉积SiO2介质层101。
在又一实例中，参考图15b，50b层上LPCVD沉积P型半导体特性的多晶硅层，构图刻蚀形成字线100，400℃氮气保护退火一小时，Pt与多晶硅反应形成PtSi层900，然后CVD沉积SiO2介质层101。
参考图21a、21b及图22a、22b，图21示公开实施方式一中图14所示实例的多层堆叠结构，图21a示沿图3I-I横截面的多层堆叠结构；图22b示沿图3II-II横截面图的多层堆叠结构。图22示公开实施方式一中图15所示实例的多层堆叠结构，图22a示沿图3I-I横截面的多层堆叠结构；图22b示沿图3II-II横截面图的多层堆叠结构。其第二层存储器结构与第一层基本一致，其具体实施方法与如上所述相同。其中21为CVD介质层，是第二层相变存储器阵列与第一层相变存储器阵列的介质隔离层。第二层中的31、41、51、102、61、81、91、110分别与第一层中的30、40、50、101、60、80、90、100所示相对应，a、b、c为三条不同的字线或位线。是必须采用低温(低于600度)方法沉积，或采用低温形成非晶硅再激光退火形成多晶硅的方法，使之不影响相变材料性能。
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Claims (7)
1.一种相变存储器件，其特征在于包括：
具有半导体薄膜特性的字线，一个或多个金属电极，具有半导体薄膜特性的相变材料，具有半导体薄膜特性的位线；所述字线与字线之间在同平面内相互平行，所述位线与位线之间在同平面内相互平行，所述字线与所述位线在空间异面相互垂直，形成一交叉点；所述金属电极以及所述相变材料堆叠于异面垂直的字线与位线交叉点之间，并连接字线与位线；由具有半导体薄膜特性的字线或位线与相变材料接触形成形成异质结二极管，或具有半导体薄膜特性的字线或位线与金属电极接触形成肖特基二极管，作为1D/1R的相变存储单元结构中的选通管功能单元。
2.根据权利要求1所述的相变存储器件，其特征在于与所述相变材料接触的字线或位线薄膜表层掺杂，且掺杂区域大于或等于与之接触的相变材料区域，以满足选通管所要求的异质结二极管特性。
3.根据权利要求1所述的相变存储器件，其特征在于还包括用于实现所述字线、位线和相变材料以及金属电极图案的层间绝缘层介质。
4.根据权利要求1所述的相变存储器件，其特征在于所述的导质结二极或肖特基二极管，在相变薄膜材料的下端，或在相变薄膜材料的下端。
5.一种如权利要求4所述的相变储器件的制备方法，其特征在于具体步骤为：
对于所述导质结二极管在相变薄膜材料上端：
在衬底的绝缘介质层上，形成多条平行的低电阻率的字线，和填充所述字线之间间隙区的字线介质隔离层；
在所述字线和字线介质隔离层上形成金属电极以及金属介质隔离层，金属电极沉积于字线的预定区域之上；
在所述的金属电极和金属介质隔离层上形成上成型介质层；
构图所述上成型介质层以形成暴露金属电极的多个区域，然后填充半导体薄膜特性的相变材料，然后平坦化；
在所述的半导体相变材料及其介质层上形成多条一定掺杂浓度的具有半导体薄膜特性的异面垂直于字线的位线，以及所述位线之间间隙区的位线介质隔离层，其中位线沉积于能与半导体特性相变材料接触的预定区域之上，位线的杂质浓度决定于选通管所需要的异质结二极管特性；
在所述位线层进行表层区域掺杂，以形成良好导电特性的低电阻率的字线；
对于所述异质结二极管在相变薄膜下端：
在衬底的绝缘介质层上，形成多条半导体薄膜特性的平行字线，和填充所述字线之间间隙区的字线介质隔离层；
在所述的字线和字线介质隔离层上形成上成型介质层；
构图所述上成型层以形成暴露字线的多个区域，然后对所述字线表层区域进行掺杂，表层半导体薄膜的杂质浓度取决于其与半导体薄膜相变材料形成的良好异质结二极管的特性需求，填充具有半导体薄膜特性的相变材料，然后平坦化；
在所述相变材料及其介质隔离层上形成金属电极以及金属介质隔离层，金属电极沉积于相变材料的预定区域之上；
在所述金属电极及其介质层上形成多条异面垂直于字线的低电阻率的位线以及所述位线之间间隙区的位线介质隔离层。
6.一种如权利要求4所述的相变储器件的制造方法，其特征在于具体步骤为：
对于所述肖特基接触二极管在相变薄膜材料上端：
在衬底的绝缘介质层上，形成多条半导体薄膜特性的平行字线，和填充所述字线之间间隙区的字线介质隔离层；
在所述字线和字线介质隔离层上沉积与字线形成肖特基接触的下电极金属层以及金属介质隔离层，金属电极沉积于字线的预定区域之上；
在所述的金属电极和金属介质隔离层上形成上成型介质层；
构图所述上成型层以形成暴露金属电极的多个区域，然后填充半导体薄膜特性的相变材料，然后平坦化；
在所述相变材料及其介质层上形成金属上电极以及金属介质隔离层，金属电极沉积于相变材料的预定区域之上；
在所述的金属上电极之上沉积良好导电特性的并与金属上电极形成欧姆接触的位线薄膜层，刻蚀形成多条平行位线，再沉积位线介质隔离层；
对于所述肖特基接触二极管在相变薄膜材料下端：
在衬底的绝缘介质层上，形成多条良好导电特性的平行字线，和填充所述字线之间间隙区的字线介质隔离层；
在所述字线和字线介质隔离层上沉积与字线形成欧姆接触的下电极金属层以及金属介质隔离层，金属下电极沉积于字线的预定区域之上；
在所述的金属电极和金属介质隔离层上形成上成型介质层；
构图所述上成型层以形成暴露金属电极的多个区域，然后填充半导体薄膜特性的相变材料，然后平坦化；
在所述相变材料及其介质层上形成与位线形成欧姆接触的金属上电极以及金属介质隔离层，金属电极沉积于相变材料的预定区域之上；
在所述的金属上电极之上沉积半导体性的并与金属上电极形成肖特基接触的位线薄膜层，刻蚀形成多条平行位线，再沉积位线介质隔离层。
7.根据权利要求5或6所述的制造方法，其特征在于进一步在已经形成的相变存储器阵列上沉积介质层，再重复其制备方法，实现多层相变存储器阵列，实现3D堆叠结构。
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| Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
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| CN109729742B (zh) * | 2016-09-29 | 2023-08-04 | 英特尔公司 | 用于3d堆叠器件的密度改善的倒置阶梯触点 |
| CN110957298A (zh) * | 2018-09-26 | 2020-04-03 | 台湾积体电路制造股份有限公司 | 半导体结构及其形成方法 |
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| CN114256292A (zh) * | 2021-10-27 | 2022-03-29 | 长江先进存储产业创新中心有限责任公司 | 三维相变存储器及其制造方法 |
| CN114256292B (zh) * | 2021-10-27 | 2024-12-24 | 长江先进存储产业创新中心有限责任公司 | 三维相变存储器及其制造方法 |
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|---|---|
| CN100550409C (zh) | 2009-10-14 |
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