CN101777571A - 一种相变存储器的阵列结构及其制备方法 - Google Patents

一种相变存储器的阵列结构及其制备方法 Download PDF

Info

Publication number
CN101777571A
CN101777571A CN 200910247551 CN200910247551A CN101777571A CN 101777571 A CN101777571 A CN 101777571A CN 200910247551 CN200910247551 CN 200910247551 CN 200910247551 A CN200910247551 A CN 200910247551A CN 101777571 A CN101777571 A CN 101777571A
Authority
CN
China
Prior art keywords
layer
metal
doping type
phase
type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN 200910247551
Other languages
English (en)
Inventor
吴东平
张世理
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fudan University
Original Assignee
Fudan University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fudan University filed Critical Fudan University
Priority to CN 200910247551 priority Critical patent/CN101777571A/zh
Publication of CN101777571A publication Critical patent/CN101777571A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Semiconductor Memories (AREA)

Abstract

本发明属于半导体器件技术领域，具体公开了一种相变存储器的阵列结构及其制备方法。该相变存储器的阵列结构利用竖直p-n结二极管作为相变存储单元的陈列器件，并用金属硅化物埋层作为连接连续多个竖直p-n结二极管阵列器件的埋层字线。该相变存储器的阵列结构可以降低埋层字线的电阻率、提高相变存储器的集成度以及提高相变存储器的存取速度，而且，该金属硅化物埋层的形成工艺简单，并与通常的集成电路工艺兼容。

Description

一种相变存储器的阵列结构及其制备方法
技术领域
本发明属于半导体器件技术领域，具体涉及一种相变存储器的阵列结构，同时，本发明还提出了一种相变存储器的阵列结构的形成方法。
背景技术
相变存储器(phase change memory)是利用硫族化合物在晶态和非晶态时的巨大导电性差异来存储数据的。相变硫族化物在由无定形相转向结晶相时会表现出可逆的相变现象，在无定形相时，材料是高度无序的状态，不存在结晶体的网格结构。在此种状态下，材料具有高阻抗和高反射率。相反地，在结晶相，材料具有规律的晶体结构，具有低阻抗和低反射率。相变存储器利用的就是两相间的阻抗差。由电流注入产生的剧烈的热量可以引发材料的相变。相变后的材料性质由注入的电流、电压及操作时间决定。
与传统的Flash浮栅存储器相比，相变存储器具备DRAM的高速存取和寻址特性，同时也具备像闪存那样的非易失性存储特征，同时还具有长循环寿命、低功耗、低成本、可缩微能力强以及与现有集成电路工艺相兼容等诸多优点，因此将可能成为未来半导体存储器的主流产品之一，特别是在嵌入式与大容量存储方面有着广泛的应用前景。
高密度的相变存储器一般采用竖直p-n结二极管作为相变存储器的核心阵列器件来对相变材料进行控制。和其它的器件如金属-氧化物-半导体场效应(MOSFET)和双极型晶体管相比，竖直p-n结二极管能提供最高的相变存储单元的集成度。但是集成竖直p-n结二极管的技术具有很大的挑战。其中一个主要的问题是连接多个存储单元p-n结二极管的埋层字线(wordline)电阻率较高。通常以竖直p-n结二极管为核心阵列器件的相变存储器的字线是利用高掺杂的硅衬底而形成，但是高掺杂的硅衬底的电阻率和一般的金属相比较大，导致每条字线的能连接相变存储单元p-n结二极管的数目较少，从而导致集成度降低以及相变存储器的存取速度下降。因此如何减少用来连接连续多个竖直p-n结二极管陈列器件的埋层字线的电阻率是相变存储器技术中的一个亟待解决的问题。
发明内容
本发明的目的在于提出一种相变存储器阵列结构，该相变存储器阵列结构可以通过简单的工艺过程来形成，而且，该相变存储器结构可以降低以竖直p-n结二极管为阵列器件的相变存储器的埋层字线的电阻率。
本发明提出的相变存储器的阵列结构，用竖直p-n结二极管作为相变存储单元的阵列器件，并用金属硅化物埋层作为连接连续多个竖直p-n结二极管阵列器件的埋层字线。所述的金属硅化物埋层置于半导体衬底内部，所述的半导体衬底为单晶硅、多晶硅或者绝缘体上硅(SOI)。所述的金属硅化物是硅化钛、硅化钴、硅化镍或硅化铂，或者是它们之中几种的混合物。所述的金属硅化物埋层在水平方向上是连续不间断的埋层。
本发明还提出了一种相变存储器的阵列结构的制造方法，该方法包括下列步骤：
提供一个具有第一种掺杂类型的半导体衬底；
形成器件的浅槽隔离结构；
进行离子注入，形成第二种掺杂类型的区域；
形成第一层绝缘介质；
对绝缘介质和衬底进行刻蚀形成开口结构；
进行离子注入，形成第三种掺杂类型的区域；
形成一层刻蚀阻挡层；
对刻蚀阻挡层进行各向异性刻蚀以露出用于形成金属硅化物的硅区；
淀积第一层金属层并退火，使之与所述硅区中的硅形成第一种金属硅化物；
去除残留的第一层金属；
形成第二层绝缘介质并将其平整化处理；
进行离子注入形成第四种掺杂类型的区域；
去除剩余的第一层绝缘介质以露出用于形成下述金属硅化物的硅区；
淀积第二层金属层并退火，使之与上述硅区中的硅形成第二种金属硅化物；
去除残留的第二层金属；
依次淀积形成用作下电极的第三层金属层、一层相变材料层和用作上电极的第四层金属层；
第三层金属层、相变材料层和第四层金属层的图形化和刻蚀；
形成由第五层金属组成的位线。
所述的半导体衬底为单晶硅、多晶硅或者绝缘体上硅(SOI)。所述的第一层绝缘介质为淀积形成的SiO2、Si3N4或者它们之间相混合的绝缘材料，也可以为热生长的SiO2。所述的刻蚀阻挡层由SiO2、Si3N4或者它们之间相混合的绝缘材料构成。所述的第二层绝缘介质为SiO2、Si3N4或者它们之间相混合的绝缘材料。
进一步地，所述的第一种掺杂类型为p型，所述的第二种掺杂类型为n型；或者所述的第一种掺杂类型为n型，所述的第二种掺杂类型为p型。所述的第一种掺杂类型的区域和所述的第二种掺杂类型的区域形成p-n结结构。所述的p-n结的深度比所述的浅槽隔离结构的底部要浅。
再进一步地，所述的第三种掺杂类型为重掺杂的p型，所述的第四种掺杂类型为重掺杂的n型；或者，所述的第三种掺杂类型为重掺杂的n型，所述的第四种掺杂类型为重掺杂的p型。所述的第三种掺杂类型的区域和所述的第四种掺杂类型的区域形成竖直p-n结结构。
更进一步地，所述的第一层金属和第二层金属为钛、钴、镍或铂，或者是它们之中几种的混合物。所述的第三层金属、第四层金属和第五层金属为TiN、Ti、Ta或者TaN。所述的第一种金属硅化物在形成时会向各个方向扩展，在水平方向上连接成一个连续不间断的金属硅化物层。所述的第一种金属硅化物包含在所述的第三种掺杂类型的区域里面。所述的第一种金属硅化物埋层用做连接连续多个竖直p-n结二极管阵列器件的埋层字线。所述的相变材料为硫属化合物Ge2Sb2Te5，或者用于实现相变存储的其它硫属化合物。所述的位线方向与所述的埋层字线方向垂直。
本发明还提供一种集成电路芯片，该芯片上至少有一个半导体结构中含有上述的相变存储器的阵列结构。
本发明的优点在于，该相变存储器的阵列结构可以降低埋层字线的电阻率，还可以提高相变存储器的集成度以及提高相变存储器的存取速度，而且，该相变存储器用金属硅化物埋层作为连接连续多个竖直p-n结二极管阵列器件的埋层字线，形成工艺简单，并与通常的集成电路工艺兼容。
附图说明
图1a为本发明一个实例中在提供的半导体衬底上形成浅槽隔离结构和p-n结的平面图。
图1b为图1a所示结构中从AB方向的截面图。
图1c为图1a所示结构中从CD方向的截面图。
图2为继图1c后形成第一层绝缘介质和光阻层后的截面图。
图3为继图2后对光阻层、第一层绝缘介质和衬底进行刻蚀形成开口结构后的截面图。
图4为继图3后进行n型杂质离子注入形成高掺杂的n型区域，并去除剩余的光阻层，然后形成一层刻蚀阻挡层，再对所述的刻蚀阻挡层进行刻蚀后的截面图。
图5为继图4后形成一层金属层后的截面图。
图6为继图5后利用退火技术形成连续不间断的金属硅化物埋层后的截面图。
图7为继图6后形成第二层绝缘介质并将其平整化处理后的截面图。
图8为继图7后进行p型杂质离子注入后形成高掺杂的p型区域并形成竖直p-n结结构后的截面图。
图9为继图8后在竖直p-n结上形成相变存储结构后的截面图。
具体实施方式
下面将参照附图对本发明的一个示例性实施方式作详细说明。在图中，为了方便说明，放大了或缩小了层和区域的厚度，所示大小并不代表实际尺寸。尽管这些图并不是完全准确的反映出器件的实际尺寸，但是它们还是完整的反映了区域和组成结构之间的相互位置，特别是组成结构之间的上下和相邻关系。
参考图是本发明的理想化实施例的示意图，本发明所示的实施例不应该被认为仅限于图中所示区域的特定形状，而是包括所得到的形状，比如制造引起的偏差。例如刻蚀得到的曲线通常具有弯曲或圆润的特点，但在本发明实施例中，均以矩形表示，图中的表示是示意性的，但这不应该被认为是限制本发明的范围。同时在下面的描述中，所使用的术语衬底可以理解为包括正在工艺加工中的半导体衬底，可能包括在其上所制备的其它薄膜层。
提供一个具有p型掺杂的半导体衬底，然后形成浅槽隔离区域，再进行n型离子注入形成p-n结，如图1a为形成的器件结构的平面图，所示11a、11b和11c为形成的浅槽隔离区域，12a和12b为有源区，浅槽隔离区域与有源区为交替的条状结构。图1b为图1a从AB方向的截面图，所示12c为有源区，11d为浅槽隔离区域。图1c为图1a从CD方向的截面图，所示12d为有源区，虚线13表示形成的所述p-n结的深度，虚线14表示形成的浅槽隔离区域的底部，形成的p-n结深度要比形成的浅槽隔离区域的底部浅。
在下面的形成工艺中，我们将不再显示衬底的平面图和如图1a从AB方向的截面图，而只显示如图1a从CD方向上的截面图。
如图2，依次形成薄膜101和薄膜102。薄膜101可以为淀积形成的SiO2、Si3N4或者它们之间相混合的绝缘材料，也可以为热生长的SiO2。薄膜102为光阻层。
接下来，对薄膜102、薄膜101和半导体衬底进行各向异性刻蚀形成开口201、202、203和204，如图3所示。
再接下来，进行n型杂质离子注入形成高掺杂的n型区域104，然后去除剩余的薄膜102，再淀积形成一层薄膜103，并对薄膜103进行各向异性刻蚀从而在开口底部露出用于形成硅化物的硅区，如图4。薄膜103为SiO2、Si3N4或者它们之间相混合的绝缘材料。在n型杂质离子注入之后，一般需要进行高温退火步骤，以使注入的n型杂质进行激活，在杂质激活的同时，注入的n型杂质会同时向各个方向扩散并在水平方向上连接成连续不间断的高掺杂n型区域104。需要指出的是，n型杂质离子注入和后续的退火激活也可以在薄膜103形成之后进行。
如图5，淀积形成一层金属层105，金属层105为钛、钴、镍、铂或者是它们之间的混合物。
利用退火技术形成位于掺杂区域104里面的金属硅化物埋层106，然后去除剩余的金属，如图6。当形成的金属硅化物的厚度较厚或开口之间的硅的宽度较小时，金属硅化物在水平方向上形成连续不间断的金属硅化物层。退火时，金属和硅反应形成金属硅化物，而金属和绝缘层不发生反应或仅发生微弱的反应。同时，为了更容易地形成连续不间断的金属硅化物层，也可以在图3所示的在开口底部露出硅区之后进行各向同性地对硅的刻蚀，从而进一步缩小开口之间暴露出来的硅的宽度。
如图7，形成一层薄膜107，然后利用化学机械抛光或刻蚀的方法对薄膜107表面进行平整化。薄膜107为含有SiO2的绝缘介质层2。
再接下来，进行p型杂质离子注入形成高掺杂的p型区域，并形成如图8所示的p-n结15a、15b、15c、15d和15e。需要注意的是，图8中所示的高掺杂的p型区域(p+区域)的掺杂浓度在该区域中并不需要保持一致，其最佳的浓度分布为在靠近上表面处杂质浓度较高而在靠近p-n结处的浓度较低。为了获得最佳的浓度分别，可以采用多次p型杂质离子注入的方法，而每次杂质离子注入的能量可以根据需求而变化。
需要注意的是，p型杂质离子注入形成高掺杂的p型区域之后，如果需要进行退火以激活注入的杂质离子，则在前面所述的形成的金属硅化物最好为硅化钛，因为硅化钛可以耐在该处退火时的高温；同时，该处通过杂质离子注入和退火形成的p-n结也可以在金属硅化物形成之前形成，比如在刻蚀硅开口之前形成，这样，只耐较低温度的硅化钴、硅化镍等也可以用来形成金属硅化物埋层。
最后，去除剩余的薄膜101以露出用于形成金属硅化物的硅区，然后淀积一层金属层并退火，形成如图9中所示的金属硅化物108，然后去除剩余的金属；再依次淀积形成一层用作下电极的金属层、相变材料层和用作上电极的金属层，将用作下电极的金属层、相变材料层和用作上电极的金属层图形化和刻蚀后形成如图9所示的结构。如图9所示，109a、109b、109c和109d为形成的下电极，110a、110b、110c和110d为相变材料形成的相变存储的单元，111a、111b、111c和111d为形成的上电极。最后在和埋层字线垂直的方向用金属层连接相变存储的单元，形成相变存储器阵列的位线(bitline)(在图中未显示)。
这样具有自对准的金属硅化物埋层字线并以竖直二极管作为阵列器件的相变存储器的阵列就形成了。
如上所述，在不偏离本发明精神和范围的情况下，还可以构成许多有很大差别的实施例。应当理解，除了如所附的权利要求所限定的，本发明不限于在说明书中所述的具体实例。

Claims (22)

1.一种相变存储器的阵列结构，其特征在于，该结构利用竖直p-n结二极管作为相变存储单元的阵列器件，并用金属硅化物埋层作为连接连续多个竖直p-n二极管阵列器件的埋层字线。
2.根据权利要求1所述的结构，其特征在于，所述的金属硅化物埋层置于半导体衬底内部。
3.根据权利要求2所述的结构，其特征在于，所述的半导体衬底为单晶硅、多晶硅或者绝缘体上硅。
4.根据权利要求1所述的结构，其特征在于，所述的金属硅化物是硅化钛、硅化钴、硅化镍或硅化铂，或者是它们之中几种的混合物。
5.根据权利要求1所述的结构，其特征在于，所述的金属硅化物埋层在水平方向上是连续不间断的埋层。
6.一种如权利要求1～5之一所述的相变存储器的阵列结构的制造方法，其特征在于，该方法包括下列步骤：
提供一个具有第一种掺杂类型的半导体衬底；
形成器件的浅槽隔离结构；
进行离子注入，形成第二种掺杂类型的区域；
形成第一层绝缘介质；
对第一层绝缘介质和衬底进行刻蚀形成开口结构；
进行离子注入，形成第三种掺杂类型的区域；
形成一层刻蚀阻挡层；
对刻蚀阻挡层进行各向异性刻蚀以露出用于形成金属硅化物的硅区；
淀积第一层金属层并退火，使之与所述硅区中的硅形成第一种金属硅化物；
去除残留的第一层金属；
形成第二层绝缘介质并将其平整化处理；
进行离子注入形成第四种掺杂类型的区域；
去除剩余的第一层绝缘介质以露出用于形成下述金属硅化物的硅区；
淀积第二层金属层并退火，使之与上述硅区中的硅形成第二种金属硅化物；
去除残留的第二层金属；
依次淀积形成用作下电极的第三层金属层、一层相变材料层和用作上电极的第四层金属层；
第三层金属层、相变材料层和第四层金属层的图形化和刻蚀；
形成由第五层金属组成的位线。
7.根据权利要求6所述的方法，其特征在于，所述的第一种掺杂类型为p型，所述的第二种掺杂类型为n型；或者，所述的第一种掺杂类型为n型，所述的第二种掺杂类型为p型。
8.根据权利要求6所述的方法，其特征在于，所述的第一种掺杂类型的区域和所述的第二种掺杂类型的区域形成p-n结结构。
9.根据权利要求8所述的方法，其特征在于，所述的p-n结的深度比所述的浅槽隔离结构的底部要浅。
10.根据权利要求6所述的方法，其特征在于，所述的第一层绝缘介质为淀积形成的SiO2、Si3N4或者它们之间相混合的绝缘材料，或者为热生长的SiO2。
11.根据权利要求6所述的方法，其特征在于，所述的第三种掺杂类型为重掺杂的p型，所述的第四种掺杂类型为重掺杂的n型；或者，所述的第三种掺杂类型为重掺杂的n型，所述的第四种掺杂类型为重掺杂的p型。
12.根据权利要求6所述的方法，其特征在于，所述的第三种掺杂类型的区域和所述的第四种掺杂类型的区域形成竖直p-n结结构。
13.根据权利要求6所述的方法，其特征在于，所述的刻蚀阻挡层由SiO2、Si3N4或者它们之间相混合的绝缘材料构成。
14.根据权利要求6所述的方法，其特征在于，所述的第一层金属和第二层金层为钛、钴、镍或铂，或者是它们之中几种的混合物。
15.根据权利要求6所述的方法，其特征在于，所述的第三层金属、第四层金属和第五层金属为TiN、Ti、Ta或者TaN。
16.根据权利要求6所述的方法，其特征在于，所述的第一种金属硅化物在形成时会向各个方向扩展，在水平方向上连接成一个连续不间断的金属硅化物层。
17.根据权利要求6所述的方法，其特征在于，所述的第一种金属硅化物包含在所述的第三种掺杂类型的区域里面。
18.根据权利要求6所述的方法，其特征在于，所述的第一种金属硅化物埋层用做连接的连续多个竖直p-n结二极管陈列器件的埋层字线。
19.根据权利要求6所述的方法，其特征在于，所述的第二层绝缘介质为SiO2、Si3N4或者它们之间相混合的绝缘材料。
20.根据权利要求6所述的方法，其特征在于，所述的相变材料为硫属化合物Ge2Sb2Te5。
21.根据权利要求6所述的方法，其特征在于，所述的位线方向与所述的埋层字线方向垂直。
22.一种集成电路芯片，其特征在于，该芯片上至少有一个半导体结构中含有如权利要求1所述的相变存储器的阵列结构。
CN 200910247551 2009-12-30 2009-12-30 一种相变存储器的阵列结构及其制备方法 Pending CN101777571A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN 200910247551 CN101777571A (zh) 2009-12-30 2009-12-30 一种相变存储器的阵列结构及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN 200910247551 CN101777571A (zh) 2009-12-30 2009-12-30 一种相变存储器的阵列结构及其制备方法

Publications (1)

Publication Number Publication Date
CN101777571A true CN101777571A (zh) 2010-07-14

Family

ID=42513964

Family Applications (1)

Application Number Title Priority Date Filing Date
CN 200910247551 Pending CN101777571A (zh) 2009-12-30 2009-12-30 一种相变存储器的阵列结构及其制备方法

Country Status (1)

Country Link
CN (1) CN101777571A (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102306655A (zh) * 2011-09-29 2012-01-04 清华大学 一种三维存储器阵列结构及其制造方法
CN102569201A (zh) * 2010-12-30 2012-07-11 海力士半导体有限公司 制造具有掩埋位线的半导体器件的方法
CN107481948A (zh) * 2016-06-08 2017-12-15 中芯国际集成电路制造(上海)有限公司 一种用于同时检测多个底部接触塞的工艺窗口的版图结构
CN109686755A (zh) * 2018-12-26 2019-04-26 上海集成电路研发中心有限公司 高密度相变存储器及其制备方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102569201A (zh) * 2010-12-30 2012-07-11 海力士半导体有限公司 制造具有掩埋位线的半导体器件的方法
CN102569201B (zh) * 2010-12-30 2016-03-02 海力士半导体有限公司 制造具有掩埋位线的半导体器件的方法
CN102306655A (zh) * 2011-09-29 2012-01-04 清华大学 一种三维存储器阵列结构及其制造方法
CN107481948A (zh) * 2016-06-08 2017-12-15 中芯国际集成电路制造(上海)有限公司 一种用于同时检测多个底部接触塞的工艺窗口的版图结构
CN107481948B (zh) * 2016-06-08 2020-03-10 中芯国际集成电路制造(上海)有限公司 一种用于同时检测多个底部接触塞的工艺窗口的版图结构
CN109686755A (zh) * 2018-12-26 2019-04-26 上海集成电路研发中心有限公司 高密度相变存储器及其制备方法

Similar Documents

Publication Publication Date Title
US6757190B2 (en) Single level metal memory cell using chalcogenide cladding
JP3948292B2 (ja) 半導体記憶装置及びその製造方法
US20060202245A1 (en) Phase-change memory device and manufacturing process thereof
US7566646B2 (en) Three dimensional programmable device and method for fabricating the same
US8513064B2 (en) Methods of forming memory arrays
JP7333464B2 (ja) 集積アセンブリ及び集積アセンブリを形成する方法
US20110114911A1 (en) Programmable Resistance Memory Element and Method for Making Same
CN100550409C (zh) 基于二极管单元选通的相变存储器及其制造方法
KR20110002436A (ko) 자기 정합 수직형 히터와 저 저항도 인터페이스를 갖는 상변화 메모리 셀
US20080099814A1 (en) Integrated circuit and method for production
CN102013431A (zh) 具有自动对准底电极和二极管存取装置的伞状存储单元
CN101720506A (zh) 利用选择性沉积的可逆电阻切换元件的存储器单元以及形成该存储器单元的方法
US11706932B2 (en) 1T1R resistive random access memory, and manufacturing method thereof, transistor and device
CN101777571A (zh) 一种相变存储器的阵列结构及其制备方法
JP2007019559A (ja) 半導体記憶装置及びその製造方法
US10128314B2 (en) Vertical bipolar transistor
TW200913152A (en) Phase change memory array and fabrications thereof
US11411008B2 (en) Integrated circuity, dram circuitry, methods used in forming integrated circuitry, and methods used in forming DRAM circuitry
CN101777570A (zh) 一种采用自对准工艺的半导体存储器结构及其制造方法
WO2003073512A1 (en) Single level metal memory cell using chalcogenide cladding
CN101807596A (zh) 一种自对准半导体存储器结构及其制造方法
CN101958336A (zh) 相变存储器及其制造方法
US20230269952A1 (en) Semiconductor device and method for manufacturing same
CN101800236A (zh) 一种半导体存储器结构及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20100714