CN102013431A - 具有自动对准底电极和二极管存取装置的伞状存储单元 - Google Patents

具有自动对准底电极和二极管存取装置的伞状存储单元 Download PDF

Info

Publication number
CN102013431A
CN102013431A CN200910161601XA CN200910161601A CN102013431A CN 102013431 A CN102013431 A CN 102013431A CN 200910161601X A CN200910161601X A CN 200910161601XA CN 200910161601 A CN200910161601 A CN 200910161601A CN 102013431 A CN102013431 A CN 102013431A
Authority
CN
China
Prior art keywords
memory cell
diode
hearth electrode
bit line
top surface
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN200910161601XA
Other languages
English (en)
Inventor
龙翔澜
林仲汉
汤玛斯·D·汉普
马修·J·布雷杜斯克
亚历桑德罗·加布里尔·史克鲁特
杨明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qimonda AG
Macronix International Co Ltd
International Business Machines Corp
Qimonda North America Corp
Original Assignee
Qimonda AG
Macronix International Co Ltd
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qimonda AG, Macronix International Co Ltd, International Business Machines Corp filed Critical Qimonda AG
Publication of CN102013431A publication Critical patent/CN102013431A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5678—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using amorphous/crystalline phase transition storage elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H10N70/8413—Electrodes adapted for resistive heating
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/72—Array wherein the access device being a diode

Abstract

本发明公开了一种具有自动对准底电极和二极管存取装置的伞状存储单元。在本发明所揭露的存储装置包含多条字线延伸至一第一方向，以及多条位线在该字线之上并延伸至一第二方向。该装置包含多个存储单元在该交点位置。每一存储单元包含一二极管具有第一及第二侧边并对准于该多条字线的一对应的字线的侧边。每一存储单元亦包含一底电极自我置中于该二极管，该底电极具有一顶表面，而该顶表面具有一表面积，其小于该二极管的该顶表面的表面积。每一存储单元包含一存储材料条在该底电极的该顶表面上，该存储材料条该多条位线的一对应位线的下方并与其电性连接。

Description

具有自动对准底电极和二极管存取装置的伞状存储单元
技术领域
本发明是有关于使用相变化存储材料，像是硫属化物与其它材料的高密度存储装置，以及制造此等装置的制造方法。
背景技术
如硫属化物及类似材料的此等相变化存储材料，可通过施加其幅度适用于集成电路中的电流，而致使晶相在非晶态与结晶态之间变化。一般而言非晶态的特征是其电阻高于结晶态，此电阻值可轻易测量得到而用以作为指示。这种特性则引发使用可编程电阻材料以形成非易失性存储器电路等兴趣，此电路可用于随机存取读写。
从非晶态转变至结晶态一般是一低电流步骤。从结晶态转变至非晶态(以下指称为复位(reset))一般是一高电流步骤，其包括一短暂的高电流密度脉冲以融化或破坏结晶结构，其后此相变化材料会快速冷却，抑制相变化的过程，使得至少部份相变化结构得以维持在非晶态。理想状态下，致使相变化材料从结晶态转变至非晶态的复位电流幅度应越低越好。
为降低复位所需的电流幅度，亦可通过降低该存储单元中该相变化存储元件的大小，及/或在电极及该相变化材料间的接点区域来达成，如此可以在较小绝对电流值通过该相变化材料元件的情况下而达到较高的电流密度。
一种用以在相变化单元中控制主动区域尺寸的方式，是设计非常小的电极以将电流传送至一相变化材料体中。此微小电极结构会在相变化材料中类似伞状的小区域，即接点部位，诱发相变化。请参照2002/8/22发证给Wicker的美国专利6,429,064号“Reduced Contact Areas of SidewallConductor”、2002/10/8发证给Gilgen的美国专利6,462,353“Method forFabricating a Small Area of Contact Between Electrodes”、2002/12/31发证给Lowrey的美国专利6,501,111号“Three-Dimensional(3D)ProgrammableDevice”、以及2003/7/1发证给Harshfield的美国专利6,563,156号“MemoryElements and Methods for Making same”。
在制造具有非常小尺寸的装置、量产大型高密度存储装置上所需要符合更严格的规格及工艺上的变异所衍生的种种问题。
因此，需要提中供一种具有较小尺寸小型及低复位电流的存储单元结构，以及制造此种结构的方法以满足在量产大型高密度存储装置所需更严格的规格。
发明内容
有鉴于此，本发明的主要目的在于提供一种存储装置及其制造方法。
本发明揭露一种存储装置，包含多条字线延伸至一第一方向，以及多条位线在该字线之上并延伸至一第二方向。该位线与该字线交会在交点位置。该装置包含多个存储单元在该交点位置。每一存储单元包含一二极管具有第一及第二侧边并对准于该多条字线的一对应的字线的侧边，该二极管具有一顶表面。每一存储单元亦包含一底电极自我置中于该二极管，该底电极具有一顶表面，而该顶表面具有一表面积，其小于该二极管的该顶表面的表面积。每一存储单元更包含一存储材料条在该底电极的该顶表面上，该存储材料条于该多条位线的一对应位线的下方并与其电性连接。
本发明揭露一种用来制造一存储装置的方法，该方法包含形成一结构包含字线材料，二极管材料在该字线材料上，第一材料在该二极管材料上，以及第二材料在该第一材料层上。形成多个介电填充第一沟槽在结构中并在一第一方向上延伸以定义多条存储材料条，每一条包含一字线包含字线材料。形成多个介电填充第二沟槽在该字线之下并在一第二方向上延伸以定义多个叠层。每一叠层包含一二极管包含该二极管材料在一对应的字线之上并具有一顶表面，一第一元件包含第一材料在该二极管之上，一第二元件包含第二材料在该第一元件之上。形成多个底电极在使用该叠层的该第一元件及该第二元件的一对应的二极管上。形成存储材料条在该顶电极的顶表面上，以及形成位线在该存储材料条上。
本发明所述的存储单元可导致位于存储器元件内的主动区域能制作得极小，因而可降低诱发相变化所需的电流大小。该存储材料条可以使用薄膜沉积技术来达成。更者，该底电极具有一顶表面，并具有一表面积小于该二极管的该顶表面的表面积。此外该底电极的宽度小于该二极管的宽度，且较佳为小于一般用于形成存储器装置的字线及位线的光刻工艺的最小特征尺寸。该小的底电极集中该存储器元件的该部份的电流密度，藉以降低诱发主动区域中相变化所需的电流大小。另外，在实施例中围绕在该底电极的介电材料可以提供一些热隔绝的材料，其亦有助于降低诱发相变化所需的电流量。
本发明所述的存储单元可产生高密度存储器。在实施例中，阵列的存储单元的剖面积是整个由字线及位线的尺寸决定，此允许阵列具有高存储器密度。字线具有字线宽度，且相邻字线是以一字线分隔距离分开，及位线具有位线宽度，且相邻位线是以一位线分隔距离分开。于较佳实施例中，字线宽度与字线分隔距离的总和等于用于形成阵列的特征尺寸F的两倍，及位线宽度与位线分隔距离的总和等于用于形成阵列的特征尺寸F的两倍。此外，F是较佳为用来形成该位线及该字线的一工艺(通常为一光刻工艺)的最小特征尺寸，使得该存储阵列具有一4F2的存储单元面积。
举凡本发明的目的及优点等将可透过下列说明所附图式、实施方式及权利要求范围获得充分了解。
附图说明
图1是表示本发明所描述使用具有自动对准底电极及二极管存取装置的伞状存储单元的一部份交点阵列实施的简示图。
图2A至图2B是表示配置在交点阵列中的存储单元第一实施例的剖面视图。
图3A至图3B是表示配置在交点阵列中的存储单元第二实施例的剖面视图。
图4A至图4B是表示配置在交点阵列中的存储单元第三实施例的剖面视图。
图5至图14是表示制造如图3A至图3B所示的存储单元的交点阵列的制造顺序的步骤。
图15至图16绘示图12至图13绘示例的一替代制造实施例，而可得到如图3A至图3B的存储单元。
图17至图26绘示图10至图14绘示例的一替代制造实施例。
图27绘示图20用来形成该底电极的一替代的实施例，绘示形成具有一环状顶电极的底电极的形成。
图28至图29绘示图21至图24所绘示的一替代的制造技术。
图30是包含本发明所描述具有具有自动对准底电极及二极管存取装置的伞状存储单元的交点阵列的集成电路的简化方块图。
【主要元件符号说明】
10集成电路
14驱动器
16字线
18位线译码器
20位线
22总线
24感测放大器
26数据总线
24数据输入结构
28数据输入线
30电路
32数据输出线
34控制器
36偏压调整供应电压
100阵列
111第一导电元件
113第二导电元件
115存储单元
116顶表面
120位线
120a位线
120b位线
120c位线
121二极管
122第一掺杂半导体区域
123a侧边
123b侧边
124第二掺杂半导体区域
124宽度
125分隔距离
126pn结
127侧边
130字线
130a字线
130b字线
130c字线
132分隔距离
133a侧边
133b侧边
134宽度
140介电间隔物
141侧边
150存储材料条
150b存储材料条
155主动区域
160存储器元件
163宽度
165内表面
167外表面
170介电质
172填充材料
180导电覆盖层
300介电质
310介电质
312二极管材料
315总厚度
320第一掺杂半导体材料层
330第二掺杂半导体材料层
340导体掩模材料层
345厚度
350介电间隔物材料
355厚度
360牺牲元件材料
365厚度
400多层条状物
410底电极
420间距
500介电填充材料
510字线材料
512二极管材料
520第一掺杂半导体材料层
530第二掺杂半导体材料层
540导电覆盖材料层
550第一材料
560第二材料
600条状物
610第一沟槽
700介电填充材料
800第二沟槽
810叠层
820第一元件
830第二元件
1000侧壁表面
1100剪裁元件
1200开口
1700介层孔
1800侧壁间隔物
1810开口
1900开口
2100牺牲材料条
2110分隔距离
2200介电材料条
2300沟槽
2500氧化层
2600整体字线
2610导电介层孔
2620周边电路
2900第一介电层
2910第二介电层
具体实施方式
本发明的下述实施方式一般将参照特定结构实施例及方法。将为吾人所了解的本发明创作并未受限于其详细描述内容特别是对于所接露的实施例及方法，同时本发明亦可使用其它特征、元件、方法、和实施例来实施。本发明所述的较佳实施例并不局限其范围，而由权利要求范围中定义。熟习此项技艺的人士亦可了解本发明实施方式中的各种等同变化。像是在各实施例中所使用的元件是共同地参考类似的元件编号。
图1是表示本发明所描述使用具有底电极及二极管存取装置的完全自动对准伞状存储单元的一部份交点存储器阵列100实施的简示图。
如图1的简示图所示，该阵列100的每一存储单元包含一二极管存取装置及一存储器元件(以图1中的可变电阻器表示)，存储器元件可设定至多个电阻状态之一，及因而可储存一或多个位的数据。
该阵列100包含多条字线130及位线120，该多条字线130包含与第一方向平行延伸的字线130a、130b及130c，及该多条位线120包含与第二方向平行延伸的位线120a、120b及120c。该阵列100是表示为一交点阵列，因为字线130及位线120是以一给定字线130及一给定位线120彼此横跨而非实际上交叉的方式配置，及存储单元是位于字线130及位线120的交点位置处。
存储单元115是代表阵列100的存储单元，及被配置在位线120b与字线130b的交点处，该存储单元115包含一二极管121及串联配置的存储器元件160，该二极管121电性耦接至字线130b，及存储器元件160电性耦接至位线120b。
阵列100的存储单元115的读取与写入，可通过施加适当电压及/或电流至对应字线130b与位线120b以诱发通过选择的存储单元115的电流而达成。所施加电压与电流的大小阶级及持续时间系视进行的操作而定，该操作例如是读取操作或写入操作。
于具有包含相变化材料的存储器元件160的存储单元115的复位(或擦除)操作中，施加一复位脉冲至对应字线130b及位线120b，以引起相变化材料的主动区域转变成非晶态，藉以设定与复位状态相关的电阻值范围内的电阻。复位脉冲是一相当高的能量脉冲，足以使至少存储器元件160的主动区域温度升高至相变化材料的转变(结晶)温度之上，及至熔化温度之上以使至少主动区域为液态。接着，复位脉冲快速终止，导致一相当快的冷却时间，使主动区域快速冷却至转变温度以下，以致于主动区域可稳定化至一非晶态。
于具有包含相变化材料的存储器元件160的存储单元115的设定(或编程)操作中，施加一适当大小阶级及持续时间的编程脉冲至对应字线130b及位线120b，足以使至少一部份主动区域的温度升高至转变温度之上，及引起一部份主动区域自非晶态转变至结晶态的转换，此转换可降低存储器元件160的电阻，及设定存储单元115至一所欲的状态。
于储存在具有包含相变化材料的存储器元件160的存储单元115中的数据值的一读取(或感测)操作中，施加一适当大小阶级及持续时间的读取脉冲至对应字线130b及位线120b，以诱发电流流过，其不会使存储器元件160进行电阻状态的变化。该流过存储单元115的电流是视存储器元件的电阻而定，及因而该数据值储存在存储单元115中。
图2A及图2B是表示配置在交点阵列100中的一部份存储单元(包含代表的存储单元115)的剖面视图，图2A是沿着位线120剖面而成及图2B是沿着字线130剖面而成。
参考图2A及图2B，存储单元115包含一具有第一导电型态的第一掺杂半导体区域122，以及于第一掺杂半导体区域122上的第二掺杂半导体区域124，该第二掺杂半导体区域124具有与第一导电型态相反的第二导电型态。该第一掺杂半导体区域122及该第二掺杂半导体区域124于其间定义一pn结126。
该存储单元115包含位于该第二掺杂半导体区域124的一导电覆盖层180。该第一及第二该掺杂半导体区域122、124与导电覆盖层180包含一多层结构以定义二极管121。于一例示实施例中，该导电覆盖层180包含一金属硅化物，其包含钛、钨、钴、镍或钽。该导电覆盖层180于操作期间通过提供一导电性较该第一及第二该掺杂半导体区域122、124高的接触表面，有助于维持横跨于该第一及第二掺杂半导体区域122、124的电场的均匀性。另外，该导电覆盖层180于存储单元100制造期间可用于作为该第二掺杂半导体区域124的保护刻蚀停止层。
该第一掺杂半导体区域122是位于字线130b上，字线130b延伸进出图2A所示的剖面。于一例示实施例中，该字线130b包含掺杂N+(高掺杂N型)半导体材料，该第一掺杂半导体区域122包含掺杂N-(轻掺杂N型)半导体材料，以及该第二掺杂半导体区域124包含掺杂P+(高掺杂P型)半导体材料。可看出二极管121的击穿电压包含可通过增加P+掺杂区域与N+掺杂区域之间的距离，及/或减少N-区域中的掺杂浓度而增加。
于另一实施例中，字线130可包含其它导电材料，诸如钨、氮化钛、氮化钽、铝。于又一实施例中，该第一掺杂半导体区域122可被省略，及二极管121可由该第二掺杂半导体区域124、导电覆盖层180及一部份字线130b形成。
一底电极110位于该二极管121上，及电性耦接二极管121至一存储元件包含一存储材料条150b的一部位并在位线120b下方。该存储器材料可包含，例如选自由锗、锑、碲、硒、铟、钛、镓、铋、锡、铜、钯、铅、银、硫、硅、氧、磷、砷、氮及金组成的群组的一或多种材料。
该底电极110可包含，例如氮化钛或氮化钽。其中包含有GST(如下讨论)的存储器元件160的实施例中，氮化钛是较佳，因为其与GST具有良好接触，其是一般常用于半导体制造的普通材料，及其提供一良好的扩散势垒层。或者，该底电极110可为氮化铝钛或氮化铝钽，或更包含例如一个以上选自下列群组的元素：钛、钨、钼、铝、钽、铜、铂、铱、镧、镍、氮、氧和钌及其组合。
一介电间隔物140接触该底电极110的一外表面167并围绕该底电极110。该介电间隔140较佳包含可阻挡存储器元件160的存储器材料的扩散的材料。在一些实施例中，因为以下详细讨论的理由，介电间隔物140的材料可选择热传导性低者。介电间隔物140具有与二极管121的侧边125自动对准的侧边141。
包含作为存储单元115的顶电极的位线120b的位线120是延伸进出图2B所示的剖面。该位线120可包含可参考上述底电极110所描述的一或多种导电材料。
包含一或多层介电材料的介电质170包围该存储单元，且分开相邻的字线130及相邻的位线120。
在操作时，字线130b及位线120b上的电压能诱发通过存储器元件160及二极管121的电流。
该主动区域155是该存储器元件160中存储器材料被诱发而于至少二固态相之间变化的区域。可察知的是，在例示的结构中，主动区域155可以制作得极小，因而能降低诱发相变化所需的电流的大小。该存储材料条150的厚度可以使用薄膜沉积技术来达成。在一些实施例中该厚度小于100nm，例如介于10nm至100nm。更者，该底电极110具有一顶表面116并具有一小于该二极管121的该顶表面181的一表面积。此外，该底电极110的宽度112小于该二极管121的宽度，及较佳低于一般用于形成存储器阵列100的字线130及位线120的光刻工艺的最小特征尺寸。该小的底电极110可集中该存储器元件160邻近于该底电极110的该顶表面116的该部位中的电流密度，藉以降低诱发主动区域155中的相变化所需的电流的大小。另外，介电间隔物140较佳包含可提供热隔绝至主动区域155的材料，其亦有助于降低诱发相变化所需的电流量。
由图2A及图2B所示的剖面可看出，阵列100的存储单元被排列在字线130与位线120的交点位置处。存储单元115作为代表，且排列在字线130b与位线120b的交点位置处。二极管121、介电间隔物140及存储器元件160形成存储单元115的结构，该结构具有实质上相同于字线130的宽度134的第一宽度(参见图2A)。再者，该结构具有实质上相同于位线120的宽度的第二宽度(参见图2B)。此处所使用的术语「实质上」是意图适应制造容许值。因此，阵列100的存储单元的剖面积完全由字线130及位线120的大小决定，以允许阵列100具有较高的存储器密度。
该字线130具有字线宽度134，且相邻字线130是以一字线分隔距离132分开(参见图2A)，及位线120具有位线宽度124，且相邻位线120是以一位线分隔距离125分开(参见图2B)。于较佳实施例中，字线宽度134与字线分隔距离132的总和等于用于形成阵列100的特征尺寸F的两倍，及位线宽度与位线分隔距离125的总和等于用于形成阵列100的特征尺寸F的两倍。另外，F较佳为用于形成位线120及字线130的工艺(通常为光刻工艺)的最小特征尺寸，使得阵列100的存储单元具有存储单元面积4F2。
于图2A至图2B所示的存储器阵列中，该底电极110是自动置中于该二极管，以及该二极管具有第一及第二侧边125a、125b对准该下方字线130b的侧边131a、131b。在一第一制造实施例(细节请参照下方图17至图20)，该侧边间隔物140定义形成该底电极110的一开口，以及在一第二实施例(细节请参照下方图5至图14)该底电极110及该介电质170定义形成该侧壁间隔物140的一开口。
图3A及图3B绘示一存储单元的一第二实施例的一部位(包括代表的存储单元115)安排于交点阵列100的剖面视图，图3A是绘示该位线120以及图3B是绘示该字线130。
在图3A及图3B的实施例中，该底电极210包含一第一导电元件111在该二极管121之上，并具有沿着该二极管121的侧边125的侧边212，以及一第二导电元件113自动置中于该第一导电元件111，该第二导电元件113具有一小于该第一导电元件111的一宽度117。在该示范的实施例中该第一导电元件包含一导电材料像是氮化钛，以及该第二导电元件113包含非晶硅。
一介电层300是位于该第一导电元件111及该介电质170的一上表面，该介电质300围绕该底电极210的该第二导电元件113。如在图3B所示，一介电质310亦分开邻近的位线及邻近的存储材料条150。
由以上可知晓的，在所绘示的结构中，该主动区域155能制作得极小，因而可降低诱发相变化所需的电流大小。该存储材料条150的厚度152可以使用薄膜沉积技术来达成。更者，该底电极210具有一顶表面116，并具有一表面积小于该二极管121的该顶表面181的表面积。此外该底电极210的宽度117小于该二极管121的宽度，且较佳为小于一般用于形成存储器装置100的字线130及位线120的光刻工艺的最小特征尺寸。该小的第二导电元件113集中邻近该底电极210的该顶表面116的该存储器元件160的该部份的电流密度，藉以降低诱发主动区域155中相变化所需的电流大小。另外，该介电层300较佳地包含能够提供该主动区域155热隔绝的材料，其亦有助于降低诱发相变化所需的电流量。
图3A图至图3B所绘示的实施例中，该第一导电元件111具有侧边212对齐于该二极管121的该侧边125，以及该第二导电元件113是自动置中于该第一导电元件111。更详细的描述请参考下方图10至图11以及图15至图16。该第一导电元件111及该第二导电元件113的材料是在该二极管121形成过程中首先图案化，然后该第二导电元件113的材料是非等向刻蚀来形成具有一宽度117的该第二导电元件113，而该宽度117小于该第一导电元件111的宽度。
图4A及图4B绘示一存储单元的一第三实施例的一部位(包括代表的存储单元115)安排于交点阵列100的剖面视图，图4A是绘示该位线120以及图4B是绘示该字线130。
在图4A及图4B的实施例中，该底电极410具有一内表面165定义出含有填充材料172的一内部区域。在该示例的实施例中，该填充材料172是一电性绝缘材料，且其热传导率小于该底电极410材料。在该示例的实施例中填充材料172包含氮化硅。
该底电极410的内表面165及外表面167定义该底电极410的一环状顶表面116并与该存储材料条150b相接触。在实施例中该环状顶表面由该外表面165及内表面167所定义，该外表面165及内表面167可为圆形、椭圆形、长方形或其它不规则形状的剖面，取决于用来形成该底电极410的制造技术。本发明所述的顶表面116的『环形』在此不一定要为圆形，应决定于该底电极410的形状。
由以上可知晓的，在所绘示的结构中，该主动区域155能制作得极小，因而可降低诱发相变化所需的电流大小。该存储材料条150的厚度152可以使用薄膜沉积技术来达成。更者，该底电极410可以借着在被该介电间隔物140所定义的一开口内使用共形沉积技术来形成，且较佳为小于一般用于形成存储器装置100的光刻工艺的最小特征尺寸。该小的厚度119使得该底电极410的一小环形顶表面116与该存储材料条150b的该存储元件160。该小的环形底电极410集中邻近该环形顶表面116的该存储器元件160的该部份的电流密度，藉以降低诱发主动区域155中相变化所需的电流大小。另外，该填充材料172及该侧壁间隔物140较佳地包含能够提供该主动区域155热隔绝的材料，其亦有助于降低诱发相变化所需的电流量。
在图4A至图4B所绘示的存储阵列100，该底电极410是自动置中于该二极管，该二极管121是对准于该下方的字线130b。细节请参照下方图17至图19及图27，该侧壁间隔物140的材料是在该二极管121形成过程中首先图案化，然后该底电极410的材料被形成于接着在该侧壁间隔物140内所形成开口内。
图5至图14是表示制造如图3A至图3B所示的存储单元的交点阵列100的制造顺序的步骤。
图5A至图5B表示形成一结构500的顶视图及剖面视图的第一步骤。该结构500包含一字线材料510及该字线材料510上的二极管材料512。
二极管材料512包含一第一掺杂半导体材料层520、一第二掺杂半导体材料层530、及在该第二掺杂半导体材料层530上的导电覆盖材料层540。
于该例示实施例中，该字线材料610包含掺杂N+(高浓度N型掺杂)半导体材料，该第一掺杂半导体材料层520包含掺杂N-(低浓度N型掺杂)半导体材料，以及该第二掺杂半导体材料层530包含掺杂P+(高浓度P型掺杂)半导体材料。层510、520、530可通过已知技术例如注入及活化回火工艺形成。
于该例示实施例中，导电覆盖材料层540包含一金属硅化物，其包含钛、钨、钴、镍或钽。于一实施例中，该导电覆盖材料层540包含硅化钴(CoSi)且通过沉积一层钴及进行一快速热工艺(RTP)形成，使钴与层530的硅反应而形成层540。应了解的是，其它金属硅化物也可通过沉积钛、砷、掺杂镍、或其合金以此方式(以相似于此处描述使用钴的范例)形成。
一第一材料550是位于二极管材料512上，及一第二材料560是位于该第一材料550上。层550、560较佳包含相对于另一者可被选择性处理(例如选择性刻蚀)的材料。于该例示实施例中，层550可包含导电底电极材料(例如：氮化钛)或亦可包含介电间隔物材料(例如：氮化硅)，决定于用来形成该存储单元的制造实施例。在示例实施例中，该层560包含非晶硅。
于该例示实施例中，层510、520、530具有约300nm的总厚度515，层540具有约20纳米的厚度545，层550具有约100nm的厚度555，以及层560具有约100nm的厚度565。
接着，图案化该结构500以形成延伸于第一方向的多个第一沟槽610，以定义多个条状物600，每一条状物600包含含有字线材料层510的字线130，分别得到图4A和图4B的顶视图及剖面视图所示的结构。字线130具有宽度134及分隔距离132，其较佳均是等于用于形成第一沟槽610的工艺(诸如光刻工艺)的最小特征尺寸。
接着，图6A至图6B所示结构的沟槽610被填充一介电填充材料700，分别得到图7A和图7B的顶视图及剖面视图所示的结构。介电填充材料700可包含例如二氧化硅，及可通过沉积该材料700于沟槽610内而形成，及然后进行一诸如化学机械抛光CMP的平坦化工艺。
接着，图案化图7A至图7B所示的结构以形成平行延伸于第二方向的多个第二沟槽800，以定义多个叠层810，分别得到图8A的顶视图及图8B至图8D的剖面视图所示的结构。图案化该沟槽800及该叠层810可通过图案化图7A至图7B所示结构上的光刻胶层形成，及使用该图案化光刻胶作为刻蚀掩模刻蚀下至字线130。
如图8B至图8C的剖面视图所示，每一叠层810包含二极管121，其包含对应字线130上的二极管材料、一第一元件820，其包含二极管121上的第一材料层550、及一第二元件830，其包含第一元件730上的第二材料层560。
该二极管121包含一第一掺杂半导体区域122，其包含材料层520、一第二掺杂半导体区域124，其包含材料层530。该第一掺杂半导体区域122与该第二掺杂半导体区域124定义其间的pn结126。
由于形成包含字线130的条状物600的图6A至图6B的第一沟槽610的形成及图8A至图8D的第二沟槽800之后续的形成，该叠层810是自动对准至该对应的下方字线130。此外，该叠层810具有较佳等于用于形成沟槽610及810的工艺(通常为光刻工艺)的最小特征尺寸宽度812、814及分隔距离816、818。
接着，图8A至图8D所示结构的沟槽800被填充另外的介电填充材料700，分别得到图9A的顶视图及图9B至图9D的剖面视图所示的结构。于该例示实施例中，沟槽800被填充如用以填充如参考图7A至图7B的上述沟槽610的介电质700者的相同材料。介电填充材料700可通过沉积沟槽800内的材料而形成，及之后进行诸如化学机械抛光CMP的平坦化工艺以暴露该第二元件830的顶表面。在实施例中，使用一图案化的光刻胶掩模来形成该沟槽800，并可使用平坦化工艺(像是CMP)来移除该图案化的光刻胶掩模。
接着，移除该第一沟槽610及该第二沟槽800的介电填充材料700以露出该第二元件830的侧壁表面1000，得到图10A的顶视图及图10B至图10C的剖面图所绘示的结构。
接着，剪裁图10A至图10D的该第二元件830至一较小的宽度，因此形成具有如图11A的顶视图及图11B至11D的剖面图所绘示的结构宽度的剪裁的元件1100。在该例示的实施例中，使用等向性刻蚀工艺来降低该第二元件830的该厚度及该宽度以形成该剪裁元件1100。该例示实施例中，该第二元件830包含非晶硅，且可通过使用例如KOH湿法或氢氧化四甲基铵(THMA)的等向性刻蚀移除。替代地对于各种材料可以使用活性离子刻蚀来剪切该元件830。如在图式中所示，该剪切元件1100具有小于该叠层810的该二极管121的一宽度1100，且仅覆盖该第一元件820的一部位。因为该二极管121较佳地具有一等于用来形成该二极管工艺的该最小特征尺寸的宽度。在一实施例中，该剪裁元件1100的宽度是约30nm。
在图式中，该剪裁元件1100具有一似方形的剖面。然而，在实施例中，该剪裁元件1100可以为圆形、椭圆形、长方形或其它不规则的形状，取决于用来形成剪裁元件1100的制造技术。
接着，使用该剪裁元件1100作为掩模来刻蚀该第一元件820以形成底电极110及围绕在该底电极110的开口1200，并得到图12A顶视图及图12B至图12D的剖面图所绘示的结构。
参考图式所绘示，该开口1200延伸至该导电覆盖层180，该导电覆盖层180作为在该开口1200形成时的一刻蚀停止层。
在图12A至图12D中，该底电极110具有一似方形的剖面。然而，在实施例中，该底电极110可以为圆形、椭圆形、长方形或其它不规则的形状，取决于用来形成剪裁元件1100及该底电极110的制造技术。
接着，侧壁间隔物140是形成于图12A至图12D所示的开口1200内，得到图13A的顶视图及图13B至图13D的剖面视图所示的结构。在例示的实施例中，该介电间隔物包含SiON并通过在图12A至图12D上沉积介电间隔物材料而形成，并接着以像是CMP工艺来平坦化。
接着，形成存储材料条150及位线120在图13A至图13D所绘示的结构上方的对应存储材料条150之上，而得到图14A顶视图及图14B至图14D的剖面图所绘示的结构。该存储材料条150及位线120可借着形成存储材料在图13A至图13D所绘示的结构上形成存储材料来形成，形成位线材料在该存储材料上，在该位线材料上图案化一光刻胶层，然后使用该图案化的光刻胶作为一刻蚀掩模来刻蚀该位线材料及存储材料。
图15至图16绘示图12至图13所绘示的一替代的制造实施例，而得到图3A至图3B所绘示的存储单元。
在图11A至图11D所绘示的结构上形成介电层300以围绕该剪裁第二元件1100，而得到图15A顶视图及图15B至15D的剖面图所绘示的结构。图11的该剪裁第二元件1100被该底电极210的该第二导电元件113，且该第一元件820被该底电极210的该第一导电元件111。
接着，形成存储材料条150及位线120在图15A至图15D所绘示的结构上方的对应存储材料条150之上，而得到图16A至图16D所绘示的结构。该存储材料条150及位线120可借着形成存储材料在图15A至图15D所绘示的结构上形成存储材料来形成，形成位线材料在该存储材料上，在该位线材料上图案化一光刻胶层，然后使用该图案化的光刻胶作为一刻蚀掩模来刻蚀该位线材料及存储材料。
图17至图24绘示图10至图14所绘示的一替代的制造实施例。
移除图9A至图9D的该叠层810的该第二元件830以形成介层孔1700并露出该第一元件820，而得到图17A顶视图及图17B至图17D的剖面图所绘示的结构。在示例的实施例中，该第二元件830包含非结晶硅并可借着使用像是KOH或THMA来刻蚀移除。
接着，在图17A至图17D的该介层孔1700内形成侧壁间隔物1800，而得到图18A顶视图及图18B至图18D的剖面图所绘示的结构。该侧壁间隔物1800定义在该介层孔1700内着开口1810，以及在该示例的实施例中该侧壁间隔物1800包含硅。
该侧壁间隔物1800可通过形成在图17A至图17D上形成一共形介电材料层来形成，以及非等向性刻蚀该共形介电材料层以露出该第一元件820的一部位。
在示范的实施例中，该侧壁间隔物1800定义出具有一似方形截面的开口1810。然而，在实施例中，该开口1810可以为圆形、椭圆形、长方形或其它不规则的形状，取决于用来形成该侧壁间隔物1800的制造技术。
接着，使用该侧壁间隔物1800作为掩模来刻蚀该第一元件820以形成介电间隔物140，并得到图19A顶视图及图19B至图19D的剖面图所绘示的结构。
参考图19A至图19D所绘示，该介电间隔物140具有开口1900延伸至该导电覆盖层180，该导电覆盖层180作为在该介电间隔物140形成时的一刻蚀停止层。
接着，在被该介电间隔物140所定义的开口1900内形成底电极材料，以及实施一平坦化工艺(例如CMP)来移除该侧壁间隔物1800，因此形成自动置中于该二极管121的底电极110，如图20A的顶视图及图20B至图20D的剖面图所绘示的结构。举例来说，该底电极材料可包含氮化钛或氮化钽。
在所绘示的实施例中，该底电极110具有一似方形的截面。然而，在实施例中，该底电极110可具有圆形、椭圆形、长方形或其它不规则的形状，取决于用来形成该侧壁间隔物1800及该开口1900的制造技术。
接着，在图20A至图20D图所绘示的结构上沿着该第二方向形成牺牲材料条2100，而得到图21A顶视图及图21A至图21B的剖面所绘示的结构。该牺牲材料条2100在该第二方向上平行延伸并具有一宽度2110及一分隔距离2110，每一该牺牲材料条2100连接多个底电极110的该顶表面。在所绘示的实施例中，该牺牲材料条2100包含非结晶硅。该牺牲材料条2100可由在图20A至图20D所绘示的结构上形成一材料层，并使用光刻工艺来图案化该材料层来形成。
接着，在该牺牲材料条2100之间形成介电材料条2200，而得到图22A顶视图及图22B至图22D的顶视及剖面图所绘示的结构。可以借着沉积介电材料在图21A至图21D所绘示的结构上来形成该介电材料条2200，接着进行一平坦化工艺(例如CMP)来露出该牺牲材料条2100的该顶表面。在该所绘示的实施例中，该介电材料2200包含氮化硅。
接着，移除该牺牲材料条2100以露出该底电极110的该顶表面，并定义出在该介电材料条2200之间的沟槽2300，而得到图23A顶视图及图23B至图23D的剖面图所绘示的结构。在所绘示的实施例中，该牺牲材料条2100包含非结晶硅以及可使用像是KOH或THMA来刻蚀移除之。
接着，形成存储材料条150在该沟槽2300之内及形成位线120在对应的存储材料条150之上，而得到图24A顶视图及图24B至图24D的剖面图所绘示的结构。可借着在图23A至图23D所绘示的结构上使用CVD或PVD沉积存储材料来形成该存储材料条150及位线120，并实施一平坦化工艺(像是CMP)，使用像是活性离子刻蚀来回刻蚀该存储材料而形成该存储材料条150，并以位线材料来填充该沟槽2300及形成该位线120。
接着，在图24A至图24D所绘示的结构上形成一氧化层2500，而得到图25A顶视图及图25B至图25D的剖面图所绘示的结构。
接着，行一导电介层孔2610阵列延伸通过该氧化物层2500以连接一对应的字线130及在该氧化物层上形成整体字线2600，并在该导电介层孔2610阵列内与一对应的导电介层孔2610连接，而得到图26A至图26D所绘示的结构。
该整体字线2600延伸至周边电路2620包含如图26A顶视图及图26B至图26D的剖面图所绘示的CMOS装置。
图27绘示图20用来形成该底电极的一替代实施例，其绘示形成具有一环状顶表面的该底电极410。
在图27中，在被该介电间隔物140所定义的开口1900内形成一底电极材料在图19A至图19D所绘示的结构之上，且使用不会完全填充该开口1900的一工艺。接着在该底电极材料上形成一填充材料以填充该开口，并平坦化该结构(例如使用CMP)，因此形成该底电极410，如图27A至图27D所示。每一底电极410具有一内表面165来定义含有填充材料172的一内部区域。
图28至图29绘示图21至图24的替代的制造技术。
多条存储材料条150及在对应的存储材料之上的位线形成在图20A至图20D所绘示的结构上，而得到图28A顶视图及图28B至图28D的剖面图所绘示的结构。该存储材料条150及位线120可借着形成存储材料在图20A至图20D所绘示的结构上形成存储材料来形成，形成一位线材料层在该存储材料层上，在该位线材料层上图案化一光刻胶层，然后使用该图案化的光刻胶作为一刻蚀掩模来刻蚀该位线材料层及存储材料层。该位线120及该存储材料条150的形成露出该多个介电填充沟槽800的顶表面。
接着，在该位线120上、在该存储材料条150的该侧壁表面上以及该多个介电填充第二沟槽800的该露出的顶表面上形成一第一介电层2900。在该第一介电层2900上形成一第二介电层2910，并实施一平坦化工艺(例如CMP)以露出该位线120的该顶表面，而得到图29A顶视图及图29B至图29D的剖面图所绘示的结构。在该示例的实施例中，该第一介电层2900包含氮化硅，而该第二介电层2910包含二氧化硅。
图30是一实施例中的集成电路10的简化方块图。该集成电路10包含存储单元的一交点存储阵列存储阵列100，其是利用如本发明所述自动对准底电极及二极管存取装置。一字线译码器14是耦接及电性连接至多条字线16，一位线(行)译码器18是电性连接至多条位线20，以由存储阵列100中的该相变化存储单元(未示)读取数据及写入数据。地址是经由总线22而供应至字线译码器及驱动器14与位线译码器18。在方块24中的感测放大器与数据输入结构，是经由数据总线26而耦接至位线译码器18。数据是从集成电路10的输入/输出端、或在集成电路10内部或外部的其它数据源，经由数据输入线28而传送至方块24的数据输入结构。其它电路30是包含于集成电路10之上，例如泛用目的处理器或特殊目的应用电路，或可以提供系统单芯片功能(通过相变化存储单元阵列的支持)的模块组合。数据是从方块24中的感测放大器，经由数据输出线32而输出至集成电路10的输入/输出端，或者传输至集成电路10内部或外部的其它数据目的。
在本实施例中所使用的控制器34，使用了偏压调整状态机构36，并控制了偏压调整供应电压及电流源的应用，例如读取、编程、擦除、擦除确认以及编程确认电压。该控制器34可利用特殊目的逻辑电路而应用，如熟习该项技艺者所熟知。在替代实施例中，该控制器34包括了通用目的处理器，其可使于同一集成电路，以执行一计算机程序而控制装置的操作。在又一实施例中，该控制器34是由特殊目的逻辑电路与通用目的处理器组合而成。
本发明所述的存储单元实施例包括相变化存储材料，包括硫属化物材料与其它材料。硫属化物包括下列四元素的任一者：氧(O)、硫(S)、硒(Se)、以及碲(Te)，形成元素周期表上第VIA族的部分。硫属化物包括将一硫属元素与一更为正电性的元素或自由基结合而得。硫属化合物合金包括将硫属化合物与其它物质如过渡金属等结合。一硫属化合物合金通常包括一个以上选自元素周期表第IVA族的元素，例如锗(Ge)以及锡(Sn)。通常，硫属化合物合金包括下列元素中一个以上的复合物：锑(Sb)、镓(Ga)、铟(In)、以及银(Ag)。许多以相变化为基础的存储材料已经被描述于技术文件中，包括下列合金：镓/锑、铟/锑、铟/硒、锑/碲、锗/碲、锗/锑/碲、铟/锑/碲、镓/硒/碲、锡/锑/碲、铟/锑/锗、银/铟/锑/碲、锗/锡/锑/碲、锗/锑/硒/碲、以及碲/锗/锑/硫。在锗/锑/碲合金家族中，可以尝试大范围的合金成分。此成分可以下列特征式表示：TeaGebSb100-(a+b)，其中a与b代表了所组成元素的原子总数为100％时，各原子的百分比。一位研究员描述了最有用的合金系为，在沉积材料中所包含的平均碲浓度是远低于70％，典型地是低于60％，并在一般型态合金中的碲含量范围从最低23％至最高58％，且最佳是介于48％至58％的碲含量。锗的浓度高于约5％，且其在材料中的平均范围是从最低8％至最高30％，一般是低于50％。最佳地，锗的浓度范围是介于8％至40％。在此成分中所剩下的主要成分则为锑。(Ovshinky‘112专利，栏10～11)由另一研究者所评估的特殊合金包括Ge2Sb2Te5、GeSb2Te4、以及GeSb4Te7。(Noboru Yamada，”Potential ofGe-Sb-Te Phase-change Optical Disks for High-Data-Rate Recording”，SPIEv.3109，pp.28-37(1997))更一般地，过渡金属如铬(Cr)、铁(Fe)、镍(Ni)、铌(Nb)、钯(Pd)、铂(Pt)、以及上述的混合物或合金，可与锗/锑/碲结合以形成一相变化合金其包括有可编程的电阻性质。可使用的存储材料的特殊范例，例如Ovshinsky‘112专利中栏11-13所述，其范例在此被列入参考。
在一些实施例中，硫属化物及其它相变化材料掺杂杂质来修饰导电性、转换温度、熔点及使用在掺杂硫属化物存储元件的其它特性。使用在掺杂硫属化物代表性的杂质包含氮、硅、氧、二氧化硅、氮化硅、铜、银、金、铝、氧化铝、钽、氧化钽、氮化钽、钛、氧化钛。可参见美国专利第6,800,504号专利及美国专利申请号第2005/0029502号专利。
相变化合金能在此单元主动通道区域内依其位置顺序于材料为一般非晶状态的第一结构状态与为一般结晶固体状态的第二结构状态之间切换。这些材料至少为双稳定态。此词汇「非晶」是用以指称一相对较无次序的结构，其较之一单晶更无次序性，而带有可检测的特征如较之结晶态更高的电阻值。此词汇「结晶态」是用以指称一相对较有次序的结构，其较之非晶态更有次序，因此包括有可检测的特征例如比非晶态更低的电阻值。典型地，相变化材料可电切换至完全结晶态与完全非晶态之间所有可检测的不同状态。其它受到非晶态与结晶态的改变而影响的材料特性中包括，原子次序、自由电子密度、以及活化能。此材料可切换成为不同的固态、或可切换成为由两种以上固态所形成的混合物，提供从非晶态至结晶态之间的灰阶部分。此材料中的电性质亦可能随之改变。
相变化合金可通过施加一电脉冲而从一种相态切换至另一相态。先前观察指出，一较短、较大幅度的脉冲倾向于将相转换材料的相态改变成大体为非晶态。一较长、较低幅度的脉冲倾向于将相转换材料的相态改变成大体为结晶态。在较短、较大幅度脉冲中的能量，够大因此足以破坏结晶结构的键能，同时时间够短，因此可以防止原子再次排列成结晶态。合适的曲线是取决于经验或模拟，特别是针对一特定的相变化合金。在本文中所揭露的该相变化材料并通常被称为GST，可理解的是亦可以使用其它类型的相变化材料。在本发明中用来所实施的相变化只读存储器(PCRAM)系Ge2Sb2Te5。
可用于本发明其它实施例中的其它可编程的存储材料包括，掺杂N2的GST、GexSby、或其它以不同结晶态转换来决定电阻的物质；PrxCayMnO3、PrxSryMnO3、ZrOx或其它利用电脉冲以改变电阻状态的材料；或其它使用一电脉冲以改变电阻状态的物质；TCNQ(7，7，8，8-tetracyanoquinodimethane)、PCBM(methanofullerene6，6-phenyl C61-butyric acid methyl ester)、TCNQ-PCBM、Cu-TCNQ、Ag-TCNQ、C60-TCNQ、以其它物质掺杂的TCNQ、或任何其它聚合物材料其包括有以一电脉冲而控制的双稳定或多稳定电阻态。
形成硫属化物的一种示范的方法可以利用PVD溅射或磁控(Magnetron)溅射方式，其反应气体为氩气、氮气、及/或氦气、压力为1mTorr至100mTorr。此沉积步骤一般是在室温下进行。一长宽比为1～5的准直器(collimater)可用以改良其注入表现。为了改善其注入表现，亦可使用数十至数百伏特的直流偏压。另一方面，同时合并使用直流偏压以及准直器亦是可行的。
有时需要在真空中或氮气环境中进行一沉积后退火处理，以改良硫属化物材料的结晶态。此退火处理的温度典型地是介于100℃至400℃，而退火时间则少于30分钟。
硫属化物材料的厚度是随着单元结构的设计而定。一般而言，硫属化物的厚度大于8纳米者可以具有相变化特性，使得此材料展现至少双稳定的电阻态。可预期某些材料亦合适于更薄的厚度。
本发明已参照较佳实施例来加以描述，将为吾人所了解的是，本发明创作并未受限于其详细描述内容。替换方式及修改样式已于先前描述中所建议，并且其它替换方式及修改样式将为熟习此项技艺的人士所思及。本发明的构件结合而达成与本发明实质上相同结果者皆不脱离本发明权利要求所定义的范围。

Claims (22)

1.一种存储装置，其特征在于，包含：
多条字线延伸至一第一方向；
多条位线在该字线之上并延伸至一第二方向，该位线与该字线交会在交点位置；以及
多个存储单元在该交点位置，其中每一存储单元包含：
一二极管具有第一及第二侧边并对准于该多条字线的一对应的字线的侧边，该二极管具有一顶表面；
一底电极自我置中于该二极管，该底电极具有一顶表面，而该顶表面具有一表面积，其小于该二极管的该顶表面的表面积；以及
一存储材料条在该底电极的该顶表面上，该存储材料条于该多条位线的一对应位线的下方并与其电性连接。
2.根据权利要求1所述的装置，其特征在于，每一存储单元的该二极管包含有一叠层，其包含：
一第一掺杂半导体区域，其具有一第一导电型态在该对应的字线上；
一第二掺杂半导体区域，其具有与该第一导电型态相反的一第二导电型态，该第二掺杂半导体区域在该第一掺杂半导体区域之上，并在之间定义出一pn结；以及
一导电覆盖层在该第二掺杂半导体区域之上。
3.根据权利要求2所述的装置，其特征在于：
每一存储单元的该第一掺杂半导体区域包含n型掺杂半导体材料；
每一存储单元的该第二掺杂半导体区域包含p型掺杂半导体材料；以及
每一存储单元的该导电覆盖层包含一硅化物。
4.根据权利要求3所述的装置，其特征在于，该多条字线包含n型掺杂半导体材料的掺杂浓度高于每一存储单元的该第一掺杂半导体区域。
5.根据权利要求1所述的装置，其特征在于，每一存储单元的该底电极具有一外表面，而每一存储单元更包含一介电间隔物在该底电极的该外表面之上，并具有侧边对准于该二极管的该侧边。
6.根据权利要求5所述的装置，其特征在于，每一存储单元的该底电极具有一内表面使得该底电极的该顶表面具有一环状，且每一存储单元更包含一填充材料在由该底电极的该内表面所定义的内部区域。
7.根据权利要求1所述的装置，其特征在于，每一存储单元的该底电极包含：
一第一导电元件具有侧边对准于该二极管的该侧边，以及具有一宽度与该二极管的该侧边相同；以及
一第二导电元件自我置中于该第一导电元件以及具有一宽度小于该第一导电元件的该宽度。
8.根据权利要求1所述的装置，其特征在于：
该字线具有字线宽度且与邻近字线被一字线分隔距离所分隔；
该位线具有位线宽度且与邻近位线被一位线分隔距离所分隔；以及
在该多个存储单元中的每一该存储单元具有一存储单元区域，该存储单元区域具有一第一侧边沿着该第一方向，以及一第二侧边沿着该第二方向，该第一侧边具有一长度等于该位线宽度与该位线分隔距离的总和，该第二侧边具有一长度等于该字线宽度与该字线分隔距离的总和。
9.一种制造一存储装置的方法，其特征在于，该方法包含：
形成多条字线在一第一方向延伸；
形成多条位线在该字线之上并在一第二方向延伸，该多条位线与该多条字线交会在多个交点位置；以及
形成多个存储单元在该多条交点位置，其中每一存储单元包含：
一二极管，具有第一及第二侧边并对准于该多条字线的一对应的字线的侧边，该二极管具有一顶表面；
一底电极自我置中于该二极管，该底电极具有一顶表面，而该顶表面具有一表面积，其小于该二极管的该顶表面的表面积；以及
一存储材料条在该底电极的该顶表面上，该存储材料条在该多条位线的一对应位线的下方并与其电性连接。
10.根据权利要求9所述的方法，其特征在于，每一存储单元的该二极管包含一叠层，其包含：
一第一掺杂半导体区域具有一第一导电类型在该对应的字线上；
一第二掺杂半导体区域具有相反于该第一导电类型的一第二导电类型，该第二掺杂半导体区域在该第一掺杂半导体区域之上，并在之间定义出一pn结；以及
一导电覆盖层在该第二掺杂半导体区域之上。
11.根据权利要求10所述的方法，其特征在于：
每一存储单元的该第一掺杂半导体区域包含n型掺杂半导体材料；
每一存储单元的该第二掺杂半导体区域包含p型掺杂半导体材料；以及
每一存储单元的该导电覆盖层包含一硅化物。
12.根据权利要求11所述的方法，其特征在于，该多条字线包含n-型掺杂半导体材料是更高度掺杂于每一存储单元的该第一掺杂半导体。
13.根据权利要求9所述的方法，其特征在于，每一存储单元的该底电极具有一外表面，而每一存储单元更包含一介电间隔物在该底电极的该外表面之上，并具有侧边对准于该二极管的该侧边。
14.根据权利要求13所述的方法，其特征在于，每一存储单元的该底电极具有一内表面使得该底电极的该顶表面具有一环状，且每一存储单元更包含一填充材料在由该底电极的该内表面所定义的内部区域。
15.根据权利要求9所述的方法，其特征在于，每一存储单元的该底电极包含：
一第一导电元件具有侧边对准于该二极管的该侧边，以及具有一宽度与该二极管的该侧边相同；以及
一第二导电元件自我置中于该第一导电元件以及具有一宽度小于该第一导电元件的该宽度。
16.根据权利要求9所述的方法，其特征在于：
该字线具有字线宽度且与邻近字线被一字线分隔距离所分隔；
该位线具有位线宽度且与邻近位线被一位线分隔距离所分隔；以及
在该多个存储单元中的每一该存储单元具有一存储单元区域，该存储单元区域具有一第一侧边沿着该第一方向，以及一第二侧边沿着该第二方向，该第一侧边具有一长度等于该位线宽度与该位线分隔距离的总和，该第二侧边具有一长度等于该字线宽度与该字线分隔距离的总和。
17.一种用来制造一存储装置的方法，其特征在于，该方法包含：
形成一结构包含字线材料，二极管材料在该字线材料上，第一材料在该二极管材料上，以及第二材料在该第一材料层上；
形成多个介电填充第一沟槽在结构中并延伸至一第一方向以定义多条存储材料条，每一条包含一字线包含字线材料；
形成多个介电填充第二沟槽在该字线之下并延伸至一第二方向以定义多个叠层，每一叠层包含(a)一二极管包含该二极管材料在一对应的字线之上并具有一顶表面，(b)一第一元件包含第一材料在该二极管之上，(c)一第二元件包含第二材料在该第一元件之上；
形成多个底电极在使用该叠层的该第一元件及该第二元件的一对应的二极管上；以及
形成存储材料条在该顶电极的顶表面上，以及形成位线在该存储材料条上。
18.根据权利要求17所述的方法，其特征在于，更包含：
形成一氧化物层在该位线上；
形成一导电介层孔阵列延伸通过该氧化物层以连接一对应的字线；
形成多条整体字线在该氧化物层之上并与对应的导电介层孔连接在导电介层孔阵列内。
19.根据权利要求17所述的方法，其特征在于，该形成存储材料条及形成位线在该存储材料条之上的步骤包含：
形成存储材料在该底电极的该顶表面之上；
形成位线材料在该存储材料之上；
图案化该存储材料及该位线材料以露出该多个介电填充第二沟槽的顶表面；
形成一第一介电材料层在该位线之上，在该存储材料条的侧壁表面之上，及该多个介电填充第二沟槽的该露出的顶表面之上；
形成一第二介电层在该第一介电层之上；以及
实施一平坦化步骤以露出该位线的顶表面。
20.根据权利要求17所述的方法，其特征在于，形成存储材料条及位线在该存储材料条的步骤包含：
形成牺牲材料条延伸至一第二方向，并与该多个底电极的该顶表面接触；
形成介电材料条在该牺牲材料条之间；
移除该牺牲材料条以露出该底电极的该顶表面，并在该存储材料条之间定义沟槽；
形成存储材料条在该沟槽内，以连接该底电极的该顶表面；以及
形成位线在该存储材料条上。
21.根据权利要求17所述的方法，其特征在于，形成多个底电极包含：
自该多个介电填充第一及第二沟槽向下移除材料以露出该第二元件的侧壁表面；
降低该第二元件的该宽度；
使用该降低宽度的第二元件作为刻蚀掩模来刻蚀该第一元件，因此形成底电极包含第一元件材料及定义围绕在该底电极的开口；以及
形成介电间隔物在该开口之内。
22.根据权利要求17所述的方法，其特征在于，该形成多个底电极步骤包含：
移除该第二元件以形成介电孔在该第一元件之上；
形成侧壁间隔物在该介层孔之内；
使用该侧壁间隔物作为一刻蚀掩模刻蚀该第一元件，因此形成介电间隔物包含第一材料及定义开口；
使用不会完全填充该开口的一工艺来形成底电极材料在被该介电间隔物所定义的该开口内；
形成一介电填充材料在该底电极材料之上以填充被介电间隔物所定义的该开口；以及
实施一平坦化工艺以移除该侧壁表面，因此形成该多个底电极，每一底电极具有一内表面使得该底电极的该顶表面具有一环状，该介电填充材料在由该底电极的该内表面所定义的内部区域。
CN200910161601XA 2008-07-22 2009-07-22 具有自动对准底电极和二极管存取装置的伞状存储单元 Pending CN102013431A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/177,435 2008-07-22
US12/177,435 US20100019215A1 (en) 2008-07-22 2008-07-22 Mushroom type memory cell having self-aligned bottom electrode and diode access device

Publications (1)

Publication Number Publication Date
CN102013431A true CN102013431A (zh) 2011-04-13

Family

ID=41567817

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200910161601XA Pending CN102013431A (zh) 2008-07-22 2009-07-22 具有自动对准底电极和二极管存取装置的伞状存储单元

Country Status (3)

Country Link
US (1) US20100019215A1 (zh)
CN (1) CN102013431A (zh)
TW (1) TWI497706B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107978562A (zh) * 2016-10-24 2018-05-01 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN108666340A (zh) * 2017-03-28 2018-10-16 三星电子株式会社 半导体器件
CN112447727A (zh) * 2019-08-29 2021-03-05 美光科技公司 半导体结构堆叠

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5557421B2 (ja) * 2007-11-26 2014-07-23 ピーエスフォー ルクスコ エスエイアールエル 相変化型不揮発メモリ、その製造方法および半導体装置
KR101486984B1 (ko) * 2008-10-30 2015-01-30 삼성전자주식회사 가변 저항 메모리 소자 및 그 형성방법
US8138056B2 (en) * 2009-07-03 2012-03-20 International Business Machines Corporation Thermally insulated phase change material memory cells with pillar structure
US8431492B2 (en) 2010-02-02 2013-04-30 Sandisk 3D Llc Memory cell that includes a sidewall collar for pillar isolation and methods of forming the same
US8310864B2 (en) 2010-06-15 2012-11-13 Macronix International Co., Ltd. Self-aligned bit line under word line memory array
KR20120104031A (ko) * 2011-03-11 2012-09-20 삼성전자주식회사 상변화 물질층, 상변화 물질층의 형성 방법, 상변화 메모리 장치 및 상변화 메모리 장치의 제조 방법
US8816314B2 (en) * 2011-05-13 2014-08-26 Adesto Technologies Corporation Contact structure and method for variable impedance memory element
US8569135B2 (en) * 2011-07-20 2013-10-29 International Business Machines Corporation Replacement gate electrode with planar work function material layers
KR20130013977A (ko) * 2011-07-29 2013-02-06 에스케이하이닉스 주식회사 가변 저항 메모리 장치 및 그 제조 방법
US9256126B2 (en) 2012-11-14 2016-02-09 Irresistible Materials Ltd Methanofullerenes
US9231202B2 (en) * 2013-06-19 2016-01-05 Intel Corporation Thermal-disturb mitigation in dual-deck cross-point memories
US9553128B1 (en) 2015-06-30 2017-01-24 International Business Machines Corporation Linear MRAM device with a self-aligned bottom contact
KR102549544B1 (ko) * 2018-09-03 2023-06-29 삼성전자주식회사 메모리 장치
US10734400B1 (en) 2019-02-18 2020-08-04 Sandisk Technologies Llc Three-dimensional memory device including bit lines between memory elements and an underlying peripheral circuit and methods of making the same
US11189783B2 (en) 2019-09-23 2021-11-30 International Business Machines Corporation Embedded MRAM device formation with self-aligned dielectric cap
US11502242B2 (en) 2020-03-24 2022-11-15 International Business Machines Corporation Embedded memory devices

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6404665B1 (en) * 2000-09-29 2002-06-11 Intel Corporation Compositionally modified resistive electrode
CN1832190A (zh) * 2005-02-24 2006-09-13 三星电子株式会社 使用单元二极管的相变存储器件及其制造方法
CN1885542A (zh) * 2005-06-20 2006-12-27 三星电子株式会社 具有单元二极管和互相自对准的底电极的相变存储单元及其制造方法

Family Cites Families (102)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4719594A (en) * 1984-11-01 1988-01-12 Energy Conversion Devices, Inc. Grooved optical data storage device including a chalcogenide memory layer
JP2606857B2 (ja) * 1987-12-10 1997-05-07 株式会社日立製作所 半導体記憶装置の製造方法
US5177567A (en) * 1991-07-19 1993-01-05 Energy Conversion Devices, Inc. Thin-film structure for chalcogenide electrical switching devices and process therefor
JP2884962B2 (ja) * 1992-10-30 1999-04-19 日本電気株式会社 半導体メモリ
US5515488A (en) * 1994-08-30 1996-05-07 Xerox Corporation Method and apparatus for concurrent graphical visualization of a database search and its search history
US5869843A (en) * 1995-06-07 1999-02-09 Micron Technology, Inc. Memory array having a multi-state element and method for forming such array or cells thereof
US6420725B1 (en) * 1995-06-07 2002-07-16 Micron Technology, Inc. Method and apparatus for forming an integrated circuit electrode having a reduced contact area
US5751012A (en) * 1995-06-07 1998-05-12 Micron Technology, Inc. Polysilicon pillar diode for use in a non-volatile memory cell
US5879955A (en) * 1995-06-07 1999-03-09 Micron Technology, Inc. Method for fabricating an array of ultra-small pores for chalcogenide memory cells
KR0182866B1 (ko) * 1995-12-27 1999-04-15 김주용 플래쉬 메모리 장치
US6025220A (en) * 1996-06-18 2000-02-15 Micron Technology, Inc. Method of forming a polysilicon diode and devices incorporating such diode
US5866928A (en) * 1996-07-16 1999-02-02 Micron Technology, Inc. Single digit line with cell contact interconnect
US5998244A (en) * 1996-08-22 1999-12-07 Micron Technology, Inc. Memory cell incorporating a chalcogenide element and method of making same
US5716883A (en) * 1996-11-06 1998-02-10 Vanguard International Semiconductor Corporation Method of making increased surface area, storage node electrode, with narrow spaces between polysilicon columns
US5952671A (en) * 1997-05-09 1999-09-14 Micron Technology, Inc. Small electrode for a chalcogenide switching device and method for fabricating same
US6031287A (en) * 1997-06-18 2000-02-29 Micron Technology, Inc. Contact structure and memory element incorporating the same
US5902704A (en) * 1997-07-02 1999-05-11 Lsi Logic Corporation Process for forming photoresist mask over integrated circuit structures with critical dimension control
US6768165B1 (en) * 1997-08-01 2004-07-27 Saifun Semiconductors Ltd. Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping
US7023009B2 (en) * 1997-10-01 2006-04-04 Ovonyx, Inc. Electrically programmable memory element with improved contacts
FR2774209B1 (fr) * 1998-01-23 2001-09-14 St Microelectronics Sa Procede de controle du circuit de lecture d'un plan memoire et dispositif de memoire correspondant
US6372651B1 (en) * 1998-07-17 2002-04-16 Advanced Micro Devices, Inc. Method for trimming a photoresist pattern line for memory gate etching
US6141260A (en) * 1998-08-27 2000-10-31 Micron Technology, Inc. Single electron resistor memory device and method for use thereof
US6351406B1 (en) * 1998-11-16 2002-02-26 Matrix Semiconductor, Inc. Vertically stacked field programmable nonvolatile memory and method of fabrication
US6034882A (en) * 1998-11-16 2000-03-07 Matrix Semiconductor, Inc. Vertically stacked field programmable nonvolatile memory and method of fabrication
JP2000164830A (ja) * 1998-11-27 2000-06-16 Mitsubishi Electric Corp 半導体記憶装置の製造方法
US6177317B1 (en) * 1999-04-14 2001-01-23 Macronix International Co., Ltd. Method of making nonvolatile memory devices having reduced resistance diffusion regions
TW586154B (en) * 2001-01-05 2004-05-01 Macronix Int Co Ltd Planarization method for semiconductor device
US6444557B1 (en) * 2000-03-14 2002-09-03 International Business Machines Corporation Method of forming a damascene structure using a sacrificial conductive layer
US6888750B2 (en) * 2000-04-28 2005-05-03 Matrix Semiconductor, Inc. Nonvolatile memory on SOI and compound semiconductor substrates and method of fabrication
US6563156B2 (en) * 2001-03-15 2003-05-13 Micron Technology, Inc. Memory elements and methods for making same
US6567293B1 (en) * 2000-09-29 2003-05-20 Ovonyx, Inc. Single level metal memory cell using chalcogenide cladding
US6339544B1 (en) * 2000-09-29 2002-01-15 Intel Corporation Method to enhance performance of thermal resistor device
US6555860B2 (en) * 2000-09-29 2003-04-29 Intel Corporation Compositionally modified resistive electrode
US6534781B2 (en) * 2000-12-26 2003-03-18 Ovonyx, Inc. Phase-change memory bipolar array utilizing a single shallow trench isolation for creating an individual active area region for two memory array elements and one bipolar base contact
US6514788B2 (en) * 2001-05-29 2003-02-04 Bae Systems Information And Electronic Systems Integration Inc. Method for manufacturing contacts for a Chalcogenide memory device
DE10128482A1 (de) * 2001-06-12 2003-01-02 Infineon Technologies Ag Halbleiterspeichereinrichtung sowie Verfahren zu deren Herstellung
US6673700B2 (en) * 2001-06-30 2004-01-06 Ovonyx, Inc. Reduced area intersection between electrode and programming element
US6511867B2 (en) * 2001-06-30 2003-01-28 Ovonyx, Inc. Utilizing atomic layer deposition for programmable device
US6511862B2 (en) * 2001-06-30 2003-01-28 Ovonyx, Inc. Modified contact for programmable devices
US6643165B2 (en) * 2001-07-25 2003-11-04 Nantero, Inc. Electromechanical memory having cell selection circuitry constructed with nanotube technology
US6737312B2 (en) * 2001-08-27 2004-05-18 Micron Technology, Inc. Method of fabricating dual PCRAM cells sharing a common electrode
US6507061B1 (en) * 2001-08-31 2003-01-14 Intel Corporation Multiple layer phase-change memory
US6861267B2 (en) * 2001-09-17 2005-03-01 Intel Corporation Reducing shunts in memories with phase-change material
US6566700B2 (en) * 2001-10-11 2003-05-20 Ovonyx, Inc. Carbon-containing interfacial layer for phase-change memory
US6791859B2 (en) * 2001-11-20 2004-09-14 Micron Technology, Inc. Complementary bit PCRAM sense amplifier and method of operation
US6545903B1 (en) * 2001-12-17 2003-04-08 Texas Instruments Incorporated Self-aligned resistive plugs for forming memory cell with phase change material
US6512241B1 (en) * 2001-12-31 2003-01-28 Intel Corporation Phase change material memory device
US6867638B2 (en) * 2002-01-10 2005-03-15 Silicon Storage Technology, Inc. High voltage generation and regulation system for digital multilevel nonvolatile memory
WO2003079463A2 (en) * 2002-03-15 2003-09-25 Axon Technologies Corporation Programmable structure, an array including the structure, and methods of forming the same
US6579760B1 (en) * 2002-03-28 2003-06-17 Macronix International Co., Ltd. Self-aligned, programmable phase change memory
JP3624291B2 (ja) * 2002-04-09 2005-03-02 松下電器産業株式会社 不揮発性メモリおよびその製造方法
US6864500B2 (en) * 2002-04-10 2005-03-08 Micron Technology, Inc. Programmable conductor memory cell structure
US6864503B2 (en) * 2002-08-09 2005-03-08 Macronix International Co., Ltd. Spacer chalcogenide memory method and device
US6850432B2 (en) * 2002-08-20 2005-02-01 Macronix International Co., Ltd. Laser programmable electrically readable phase-change memory method and device
JP4190238B2 (ja) * 2002-09-13 2008-12-03 株式会社ルネサステクノロジ 不揮発性半導体記憶装置
US6992932B2 (en) * 2002-10-29 2006-01-31 Saifun Semiconductors Ltd Method circuit and system for read error detection in a non-volatile memory array
JP4928045B2 (ja) * 2002-10-31 2012-05-09 大日本印刷株式会社 相変化型メモリ素子およびその製造方法
KR100486306B1 (ko) * 2003-02-24 2005-04-29 삼성전자주식회사 셀프 히터 구조를 가지는 상변화 메모리 소자
WO2004090984A1 (en) * 2003-04-03 2004-10-21 Kabushiki Kaisha Toshiba Phase change memory device
KR100979710B1 (ko) * 2003-05-23 2010-09-02 삼성전자주식회사 반도체 메모리 소자 및 제조방법
US20060006472A1 (en) * 2003-06-03 2006-01-12 Hai Jiang Phase change memory with extra-small resistors
US6838692B1 (en) * 2003-06-23 2005-01-04 Macronix International Co., Ltd. Chalcogenide memory device with multiple bits per cell
US7132350B2 (en) * 2003-07-21 2006-11-07 Macronix International Co., Ltd. Method for manufacturing a programmable eraseless memory
US20050018526A1 (en) * 2003-07-21 2005-01-27 Heon Lee Phase-change memory device and manufacturing method thereof
KR100615586B1 (ko) * 2003-07-23 2006-08-25 삼성전자주식회사 다공성 유전막 내에 국부적인 상전이 영역을 구비하는상전이 메모리 소자 및 그 제조 방법
US7893419B2 (en) * 2003-08-04 2011-02-22 Intel Corporation Processing phase change material to improve programming speed
US20050062087A1 (en) * 2003-09-19 2005-03-24 Yi-Chou Chen Chalcogenide phase-change non-volatile memory, memory device and method for fabricating the same
US7359231B2 (en) * 2004-06-30 2008-04-15 Intel Corporation Providing current for phase change memories
KR100657897B1 (ko) * 2004-08-21 2006-12-14 삼성전자주식회사 전압 제어층을 포함하는 메모리 소자
US7365385B2 (en) * 2004-08-30 2008-04-29 Micron Technology, Inc. DRAM layout with vertical FETs and method of formation
US7443062B2 (en) * 2004-09-30 2008-10-28 Reliance Electric Technologies Llc Motor rotor cooling with rotation heat pipes
DE102004052611A1 (de) * 2004-10-29 2006-05-04 Infineon Technologies Ag Verfahren zur Herstellung einer mit einem Füllmaterial mindestens teilweise gefüllten Öffnung, Verfahren zur Herstellung einer Speicherzelle und Speicherzelle
US7364935B2 (en) * 2004-10-29 2008-04-29 Macronix International Co., Ltd. Common word line edge contact phase-change memory
US7202493B2 (en) * 2004-11-30 2007-04-10 Macronix International Co., Inc. Chalcogenide memory having a small active region
JP4646634B2 (ja) * 2005-01-05 2011-03-09 ルネサスエレクトロニクス株式会社 半導体装置
US7166533B2 (en) * 2005-04-08 2007-01-23 Infineon Technologies, Ag Phase change memory cell defined by a pattern shrink material process
EP1710807B1 (en) * 2005-04-08 2008-11-26 STMicroelectronics S.r.l. Phase change memory cell with tubular heater and manufacturing method thereof
KR100675279B1 (ko) * 2005-04-20 2007-01-26 삼성전자주식회사 셀 다이오드들을 채택하는 상변이 기억소자들 및 그제조방법들
KR100668846B1 (ko) * 2005-06-10 2007-01-16 주식회사 하이닉스반도체 상변환 기억 소자의 제조방법
US7321130B2 (en) * 2005-06-17 2008-01-22 Macronix International Co., Ltd. Thin film fuse phase change RAM and manufacturing method
KR100642645B1 (ko) * 2005-07-01 2006-11-10 삼성전자주식회사 고집적 셀 구조를 갖는 메모리 소자 및 그 제조방법
US7345907B2 (en) * 2005-07-11 2008-03-18 Sandisk 3D Llc Apparatus and method for reading an array of nonvolatile memory cells including switchable resistor memory elements
US20070037101A1 (en) * 2005-08-15 2007-02-15 Fujitsu Limited Manufacture method for micro structure
KR100684889B1 (ko) * 2005-11-17 2007-02-20 삼성전자주식회사 고집적 반도체 장치 및 그 제조 방법
US7479649B2 (en) * 2005-11-21 2009-01-20 Macronix International Co., Ltd. Vacuum jacketed electrode for phase change memory element
US7449710B2 (en) * 2005-11-21 2008-11-11 Macronix International Co., Ltd. Vacuum jacket for phase change memory element
US7459717B2 (en) * 2005-11-28 2008-12-02 Macronix International Co., Ltd. Phase change memory cell and manufacturing method
US7351648B2 (en) * 2006-01-19 2008-04-01 International Business Machines Corporation Methods for forming uniform lithographic features
US7456421B2 (en) * 2006-01-30 2008-11-25 Macronix International Co., Ltd. Vertical side wall active pin structures in a phase change memory and manufacturing methods
US7956358B2 (en) * 2006-02-07 2011-06-07 Macronix International Co., Ltd. I-shaped phase change memory cell with thermal isolation
US7663909B2 (en) * 2006-07-10 2010-02-16 Qimonda North America Corp. Integrated circuit having a phase change memory cell including a narrow active region width
US7785920B2 (en) * 2006-07-12 2010-08-31 Macronix International Co., Ltd. Method for making a pillar-type phase change memory element
US7542338B2 (en) * 2006-07-31 2009-06-02 Sandisk 3D Llc Method for reading a multi-level passive element memory cell array
KR100764056B1 (ko) * 2006-09-14 2007-10-08 삼성전자주식회사 상변화 기억 장치 및 그 제조 방법
US7504653B2 (en) * 2006-10-04 2009-03-17 Macronix International Co., Ltd. Memory cell device with circumferentially-extending memory element
US7684225B2 (en) * 2006-10-13 2010-03-23 Ovonyx, Inc. Sequential and video access for non-volatile memory arrays
US7745812B2 (en) * 2007-06-21 2010-06-29 Qimonda North America Corp. Integrated circuit including vertical diode
US7838860B2 (en) * 2007-06-21 2010-11-23 Qimonda Ag Integrated circuit including vertical diode
US7906368B2 (en) * 2007-06-29 2011-03-15 International Business Machines Corporation Phase change memory with tapered heater
US7745807B2 (en) * 2007-07-11 2010-06-29 International Business Machines Corporation Current constricting phase change memory element structure
US7755935B2 (en) * 2007-07-26 2010-07-13 International Business Machines Corporation Block erase for phase change memory
US8030634B2 (en) * 2008-03-31 2011-10-04 Macronix International Co., Ltd. Memory array with diode driver and method for fabricating the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6404665B1 (en) * 2000-09-29 2002-06-11 Intel Corporation Compositionally modified resistive electrode
CN1832190A (zh) * 2005-02-24 2006-09-13 三星电子株式会社 使用单元二极管的相变存储器件及其制造方法
CN1885542A (zh) * 2005-06-20 2006-12-27 三星电子株式会社 具有单元二极管和互相自对准的底电极的相变存储单元及其制造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107978562A (zh) * 2016-10-24 2018-05-01 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN108666340A (zh) * 2017-03-28 2018-10-16 三星电子株式会社 半导体器件
CN108666340B (zh) * 2017-03-28 2023-09-12 三星电子株式会社 半导体器件
CN112447727A (zh) * 2019-08-29 2021-03-05 美光科技公司 半导体结构堆叠
CN112447727B (zh) * 2019-08-29 2022-02-11 美光科技公司 半导体结构堆叠

Also Published As

Publication number Publication date
TW201005937A (en) 2010-02-01
TWI497706B (zh) 2015-08-21
US20100019215A1 (en) 2010-01-28

Similar Documents

Publication Publication Date Title
CN101685827B (zh) 一种存储装置及其制造方法
CN102013431A (zh) 具有自动对准底电极和二极管存取装置的伞状存储单元
CN101840928B (zh) 带有自对准存储元件的多晶硅柱双极晶体管
CN101504967B (zh) 中心加热相变化存储器结构及其制造方法
CN101872838B (zh) 具有埋入相变化区域的存储单元及其制造方法
CN101290948B (zh) 存储器结构及其制造方法以及存储单元阵列的制造方法
CN101685826B (zh) 一种具有二极管驱动器的存储阵列及其制造方法
CN101814521B (zh) 相变化存储器的多晶硅栓塞双极性晶体管及其制造方法
CN101345251B (zh) 位于半导体衬底之上的存储单元阵列及其制造方法
CN100563040C (zh) 相变化存储单元及其制造方法
CN101604729B (zh) 具有上下侧壁接触的相变化存储装置及其制造方法
CN100555699C (zh) 双稳态电阻随机存取存储器的结构与方法
CN101236985B (zh) 一种具有共平面电极表面的存储单元装置及其制造方法
CN101252167B (zh) 具有自我形成间隙的可程序化电阻存储单元
US8384060B2 (en) Resistive memory device
CN101783390B (zh) 具有改善结构稳定性的存储单元及其制造方法
CN101546809B (zh) 一种存储装置及其制造方法
CN102290428A (zh) 一种存储装置及其制作方法
CN100563042C (zh) 具有自对准气隙绝缘体的电阻随机存取存储器的制造方法
CN101127386A (zh) 用于限制电阻随机存取存储器熔化点的自对准结构及方法
US10109791B2 (en) Nonvolatile memory device and method of fabricating the same
CN101728483A (zh) 介电层夹置的柱状存储装置
CN100583483C (zh) 相变化存储单元及其制造方法
CN100502084C (zh) 具有热绝缘层的薄膜相变化单元及其制造方法
US20240049476A1 (en) Semiconducor device and method of fabricating the same

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C12 Rejection of a patent application after its publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20110413