CN108666340A - 半导体器件 - Google Patents

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Abstract

本发明提供了一种半导体器件。半导体器件包括设置在衬底上、并在第一方向上延伸的第一导线；设置在第一导线上方并在第一方向上延伸的第二导线；以及设置在第一导线与第二导线之间并且串联连接的第一数据存储结构和第一选择器结构。第一数据存储结构包括第一下部数据存储电极、第一数据存储图案和第一上部数据存储电极。第一下部数据存储电极包括面向第一上部数据存储电极并与第一上部数据存储电极竖直对齐的第一部分。第一数据存储图案包括背对彼此的第一侧表面和第二侧表面。第一上部数据存储电极和第一下部数据存储电极的第一部分被设置为与第一数据存储图案的第二侧表面相比更靠近第一数据存储图案的第一侧表面。

Description

半导体器件
相关申请的交叉引用
本申请要求2017年3月28日在韩国知识产权局提交的韩国专利申请No.10-2017-0039012的优先权和权益，该韩国专利申请的全部发明构思通过引用合并于本申请中。
技术领域
本发明构思涉及半导体器件，并且更具体地，涉及具有数据存储图案的半导体器件。
背景技术
相变随机存取存储器(PRAM)器件和电阻式随机存取存储器(RRAM)器件使用信息存储材料，这些信息存储材料可以根据电流或电压改变电阻值，并且即使中断电流或电压供应，这些信息存储材料也能够保持电阻值。为了提高诸如PRAM或RRAM的存储器器件的集成度，开发了三维布置的存储单元。
发明内容
根据本发明构思的示例性实施例，半导体器件包括：第一导线，所述第一导线设置在衬底上，并在平行于所述衬底的表面的第一方向上延伸；第二导线，所述第二导线设置在所述第一导线上方，并在垂直于所述第一方向且平行于所述衬底的表面的第二方向上延伸；以及，第一数据存储结构和第一选择器结构，所述第一数据存储结构和所述第一选择器结构设置在所述第一导线与所述第二导线之间并且串联连接。所述第一数据存储结构包括第一下部数据存储电极、设置在所述第一下部数据存储电极上的第一数据存储图案和设置在所述第一数据存储图案上的第一上部数据存储电极，所述第一下部数据存储电极包括面向所述第一上部数据存储电极并与所述第一上部数据存储电极竖直对齐的第一部分，所述第一数据存储图案包括背对彼此的第一侧表面和第二侧表面，并且，所述第一上部数据存储电极和所述第一下部数据存储电极的所述第一部分被设置为相比于所述第一数据存储图案的所述第二侧表面更靠近所述第一数据存储图案的所述第一侧表面。
根据本发明构思的示例性实施例，半导体器件包括：第一导线，所述第一导线设置在衬底上，并在平行于所述衬底的表面的第一方向上延伸；第二导线，所述第二导线设置在所述第一导线上方，并在垂直于所述第一方向且平行于所述衬底的表面的第二方向上延伸；以及，第一数据存储结构，所述第一数据存储结构置于所述第一导线与所述第二导线之间。所述第一数据存储结构包括在垂直于所述衬底的表面的方向上依次布置的第一下部数据存储电极、第一数据存储图案和第一上部数据存储电极，所述第一数据存储图案包括背对彼此的第一侧表面和第二侧表面，并且，所述第一上部数据存储电极被设置为相比于所述第一数据存储图案的所述第二侧表面更靠近所述第一数据存储图案的所述第一侧表面。
根据本发明构思的示例性实施例，半导体器件包括：第一字线，所述第一字线设置在衬底上，并在平行于所述衬底的表面的第一方向上延伸；位线，所述位线设置在所述第一字线上方，并在垂直于所述第一方向且平行于所述衬底的表面的第二方向上延伸；第二字线，所述第二字线设置在所述位线上并在所述第一方向上延伸；第一数据存储结构，所述第一数据存储结构位于所述第一字线与所述位线之间；以及，第二数据存储结构，所述第二数据存储结构位于所述位线与所述第二字线之间。所述第一数据存储结构包括在垂直于所述衬底的表面的方向上依次布置的第一下部数据存储电极、第一数据存储图案和第一上部数据存储电极。所述第一下部数据存储电极的第一部分具有所述第一方向上的宽度和所述第二方向上的长度，所述第二方向上的长度大于所述第一方向上的宽度。所述第一上部数据存储电极具有与所述第一下部数据存储电极的所述第一部分相同的所述第一方向上的宽度和相同的所述第二方向上的长度。所述第一数据存储图案在所述第一方向上的宽度大于所述第一下部数据存储电极的所述第一部分在所述第一方向上的宽度。
附图说明
通过下面结合附图进行的详细描述，将更加清楚地理解本发明构思的以上和其他方面、特征和优点，在附图中：
图1是示出了根据本发明构思的示例性实施例的半导体器件的透视图；
图2是示出了根据本发明构思的示例性实施例的半导体器件的透视图；
图3A和图3B是示出了根据本发明构思的示例性实施例的半导体器件的修改示例的平面图；
图4A是示出了根据本发明构思的示例性实施例的半导体器件的修改示例的截面图；
图4B是示出了图4A中示出的组件的一部分的透视图；
图5是示出了根据本发明构思的示例性实施例的半导体器件的另一个示例的截面图；
图6是示出了根据本发明构思的示例性实施例的半导体器件的另一个示例的截面图；
图7A是示出了根据本发明构思的示例性实施例的半导体器件的另一个示例的截面图；
图7B是示出了图7A中示出的组件的一部分的透视图；
图8A是示出了根据本发明构思的示例性实施例的半导体器件的另一个示例的截面图；
图8B是示出了图8A中示出的组件的一部分的透视图；
图9A是示出了根据本发明构思的示例性实施例的半导体器件的另一个示例的截面图；
图9B是示出了图9A中示出的组件的一部分的透视图；
图10是示出了根据本发明构思的示例性实施例的半导体器件的另一个示例的透视图；
图11A是示出了根据本发明构思的示例性实施例的半导体器件的另一个示例的截面图；
图11B是示出了图11A中示出的组件的一部分的透视图；
图12是示出了根据本发明构思的示例性实施例的半导体器件的另一个示例的透视图；
图13A和图13B是示出了根据本发明构思的示例性实施例的半导体器件的另一个示例的平面图；
图14是示出了根据本发明构思的示例性实施例的半导体器件的另一个示例的截面图；
图15是示出了根据本发明构思的示例性实施例的半导体器件的另一个示例的截面图；
图16是示出了根据本发明构思的示例性实施例的半导体器件的另一个示例的截面图；
图17是示出了根据本发明构思的示例性实施例的半导体器件的另一个示例的截面图；
图18是示出了根据本发明构思的示例性实施例的半导体器件的另一个示例的透视图；
图19至图30是示出了根据本发明构思的示例性实施例的形成半导体器件的方法的截面图；
图31至图43是示出了根据本发明构思的其他示例性实施例的形成半导体器件的方法的截面图。
具体实施方式
在下文中，将参考附图来描述根据本发明构思的示例性实施例的半导体器件。首先，将参照图1来描述根据本发明构思的示例性实施例的半导体器件。图1是示出了根据本发明构思的示例性实施例的半导体器件的示意性透视图。
参照图1，根据本发明构思的示例性实施例的半导体器件1可以包括在衬底3上的第一存储器区域LS和第二存储器区域US。第一存储器区域LS和第二存储器区域US可以在垂直于衬底3的表面3S的方向Z上依次布置。衬底3可以是半导体衬底。
根据本发明构思的示例性实施例的半导体器件1可以包括：布置在衬底3与第一存储器区域LS之间的第一导线9，布置在第一存储器区域LS与第二存储区域US之间的第二导线75，以及布置在第二存储器区域US上的第三导线175。
第一导线9可以被布置在设置在衬底3上的基底绝缘层6上，以具有在平行于衬底3的表面3S的第一方向X上延伸的线形。基底绝缘层6可以由氧化硅形成。第二导线75可以具有在平行于衬底3的表面3S且垂直于第一方向X的第二方向Y上延伸的线形。第三导线175可以具有在第一方向X上延伸且与第一导线9重叠的线形。
第一导线9、第二导线75和第三导线175中的每一根导线均可以由诸如掺杂硅、金属(例如，W)、金属氮化物(例如，TiN或WN)和/或金属硅化物(例如，WSi或TSi)的导电材料形成。
第一存储器区域LS可以包括串联连接的第一数据存储结构51和第一选择器结构69，并且第二存储器区域US可以包括串联连接的第二数据存储结构151和第二选择器结构169。第一选择器结构69可以被布置在第一数据存储结构51上，并且第二选择器结构169可以被布置在第二数据存储结构151上。
在一些示例性实施例中，第一存储器区域LS可以被称为下部存储器区域或下部存储器结构，并且第二存储器区域US可以被称为上部存储器区域或上部存储器结构。另外，第一数据存储结构51和第二数据存储结构151可以分别被称为下部数据存储结构和上部数据存储结构，并且第一选择器结构69和第二选择器结构169可以分别被称为下部选择器结构和上部选择器结构。
第一数据存储结构51可以包括在垂直于衬底3的表面3S的方向Z上依次布置的第一下部数据存储电极40、第一数据存储图案48和第一上部数据存储电极45，并且第二数据存储结构151可以包括在垂直于衬底3的表面3S的方向Z上依次布置的第二下部数据存储电极140、第二数据存储图案148和第二上部数据存储电极145。
第一下部数据存储电极40可以包括第一部分41a和第二部分41b。第一下部数据存储电极40的第二部分41b可以与第一数据存储图案48间隔开，与第一导线9接触并在第一方向X上延伸。第一下部数据存储电极40的第二部分41b可以与第一数据存储图案48重叠。第一下部数据存储电极40的第一部分41a可以自第二部分41b的一端在垂直于衬底3的表面3S的方向Z上延伸，并且可以与第一数据存储图案48接触。也就是说，第一下部数据存储电极40的第二部分41b可以自第一部分41a的底部在第一方向X上延伸。因此，第一下部数据存储电极40可以具有L形，其中，第一部分41a可以是L形的竖直部分，而第二部分41b可以是L形的水平部分。在第一下部数据存储电极40中，第二部分41b在垂直于衬底3的表面3S的方向Z上的厚度可以与第一部分41a在第一方向X上的宽度W1相同。
第一上部数据存储电极45可以自对准到第一下部数据存储电极40的第一部分41a。第一上部数据存储电极45的侧表面45S可以与第一下部数据存储电极40的第一部分41a的侧表面40S竖直对齐。第一下部数据存储电极40的第一部分41a可以具有第一方向X上的宽度W1和第二方向Y上的长度L，该第二方向Y上的长度L大于第一方向X上的宽度W1。第一上部数据存储电极45可以具有第一方向X上的宽度W1和第二方向Y上的长度L，该宽度W1和长度L分别与第一下部数据存储电极40的第一部分41a的宽度W1和长度L相同。因此，第一上部数据存储电极45和第一下部数据存储电极40的相面对的表面可以具有相同的尺寸。
第一数据存储图案48可以与第一上部数据存储电极45以及第一下部数据存储电极40的第一部分41a接触。第一数据存储图案48在第一方向X上的宽度W2可以大于第一上部数据存储电极45以及第一下部数据存储电极40的第一部分41a在第一方向X上的宽度W1。第一数据存储图案48可以包括背对彼此的第一侧表面48S1和第二侧表面48S2。第一侧表面48S1和第二侧表面48S2可以在第一方向X上依次布置。
在第一数据存储图案48中，第一侧表面48S1可以比第二侧表面48S2更靠近第一上部数据存储电极45和第一下部数据存储电极40的第一部分41a。第一数据存储图案48可以自与第一上部数据存储电极45以及第一下部数据存储电极40的第一部分41a接触的部分在第一方向X上延伸。第一下部数据存储电极40的第二部分41b可以自与第一部分41a接触的部分在第一方向X上延伸。第一数据存储图案48在第一方向X上延伸的部分可以与第一下部数据存储电极40的第二部分41b重叠。
在一些实施例中，第一下部数据存储电极40、第一数据存储图案48和第一上部数据存储电极45可以分别具有竖直对齐的侧表面40S、48S1和45S。
第二数据存储结构151可以具有通过将与第一数据存储结构51相同的结构在平行于衬底3的表面3S的方向上旋转90度而形成的形状。因此，第二数据存储结构151可以包括：与第一下部数据存储电极40相对应的第二下部数据存储电极140，与第一数据存储图案48相对应的第二数据存储图案148以及与第一上部数据存储电极45相对应的第二上部数据存储电极145。因此，由于第二下部数据存储电极140具有通过将与第一下部数据存储电极40相同的结构在平行于衬底3的表面3S的方向上旋转90度而形成的形状，所以第二下部数据存储电极140可以包括与第二导线75接触并在垂直于第一方向X的第二方向Y上延伸的第二部分141b以及自第二部分141b的一部分在第三方向Z上延伸并与第二数据存储图案148接触的第一部分141a。第二下部数据存储电极140的侧表面140S可以与第二上部数据存储电极145的侧表面145S竖直对齐。
第一选择器结构69可以包括在垂直于衬底3的表面3S的方向Z上依次布置的第一下部选择器电极60、第一选择器图案63和第一上部选择器电极66，并且第二选择器结构169可以包括在第三方向Z上依次布置的第二下部选择器电极160、第二选择器图案163和第二上部选择器电极166。第一下部选择器电极60可以电连接到第一上部数据存储电极45，并且第一上部选择器电极66可以电连接到第二导线75。第二下部选择器电极160可以电连接到第二上部数据存储电极145，并且第二上部选择器电极166可以电连接到第三导线175。
第一选择器结构69可以与第一数据存储图案48重叠，并且第二选择器结构169可以与第二数据存储结构148重叠。第一选择器结构69的相背对的侧表面中的一个侧表面可以比第一选择器结构69的相背对的侧表面中的另一个侧表面更靠近第一上部数据存储电极45。同样地，第二选择器结构169的相背对的侧表面中的一个侧表面可以比第二选择器结构169的相背对的侧表面中的另一个侧表面更靠近第二上部数据存储电极145。
第一数据存储图案48和第二数据存储图案148可以由相同的相变材料形成。第一数据存储图案48和第二数据存储图案148可以由相变存储材料形成，当施加电流时，取决于加热温度和加热时间，该相变存储材料经历从具有较高电阻率的非晶相向具有较低电阻率的晶相的相变或者从晶相向非晶相的相变。例如，用作第一数据存储图案48和第二数据存储图案148的相变存储材料可以为包括Ge、Sb和/或Te的硫族化物材料。备选地，相变存储材料可以为包括Te和Se中的至少一种以及Ge、Sb、Bi、Pb、Sn、As、S、Si、P、O、N和In中的至少一种的材料。
第一数据存储图案48可以包括第一相变区域或第一数据存储区域DRa，当施加电流时，取决于加热温度和加热时间，该第一相变区域或第一数据存储区域DRa经历从具有较高电阻率的非晶相向具有较低电阻率的晶相的相变或者从晶相向非晶相的相变。同样地，第二数据存储图案148可以包括第二相变区域或第二数据存储区域DRb，当施加电流时，取决于加热温度和加热时间，该第二相变区域或第二数据存储区域DRb经历从具有较高电阻率的非晶相向具有较低电阻率的晶相的相变或者从晶相向非晶相的相变。因此，第一数据存储区域DRa和第二数据存储区域DRb可以为相变存储器器件的数据存储区域。因此，根据本发明构思的示例性实施例的半导体器件1可以为相变存储器器件。
第一数据存储图案48的第一数据存储区域DRa可以与第一下部数据存储电极40的第一部分41a接触，并且第二数据存储图案148的第二数据存储区域DRb可以与第二上部数据存储电极145接触。第一数据存储区域DRa可以与第一上部数据存储电极45间隔开，并且第二数据存储区域DRb可以与第二下部数据存储电极140间隔开。
第一下部数据存储电极40和第二下部数据存储电极140以及第一上部数据存储电极45和第二上部数据存储电极145可以由相同的导电材料形成。例如，第一下部数据存储电极40和第二下部数据存储电极140以及第一上部数据存储电极45和第二上部数据存储电极145可以由包括如下材料的导电材料形成：TiN、TiAlN、TaN、WN、MoN、TiSiN、TiCN、TiBN、ZrSiN、WSiN、WBN、ZrAlN、MoAlN、TaSiN、TaAlN、TiON、TiAlON、WON、TaON或它们的组合。
第一选择器图案63和第二选择器图案163可以为阈值开关器件。例如，第一选择器图案63和第二选择器图案163可以为双向阈值开关器件。
第一选择器图案63和第二选择器图案163可以由与在第一数据存储图案48和第二数据存储图案148中使用的硫族化物材料不同的硫属化物材料形成。例如，第一数据存储图案48和第二数据存储图案148可以由相变存储材料(例如，Ge、Sb和/或Te的合金)形成，该相变存储材料在半导体器件1工作期间经历从晶相到非晶相的相变或者从非晶相到晶相的相变，并且第一选择器图案63和第二选择器图案163可以由在半导体器件1工作期间保持非晶相的硫属化物的双向阈值开关材料形成。即使当施加大于阈值电压Vth的电压以将ON状态切换到OFF状态时，第一选择器图案63和第二选择器图案163也可以不从非晶相结晶。
第一选择器图案63和第二选择器图案163可以包括包含As、S、Se、Te和Ge中的至少两种的合金材料。除了合金材料之外，第一选择器图案63和第二选择器图案163可以进一步包括诸如Si或N的元素，该元素将非晶相保持在更高的温度。备选地，阈值开关器件可以由如下合金中的一种合金形成：包含Te、As、Ge和Si的合金，包含Ge、Te和Pb的合金，包含Ge、Se和Te的合金，包含Al、As和Te的合金，包含Se、As、Ge和Si的合金，包含Se、As、Ge和C的合金，包含Se、Te、Ge和Si的合金，包含Ge、Sb、Te和Se的合金，包含Ge、Bi、Te和Se的合金，包含Ge、As、Sb和Se的合金，包含Ge、As、Bi和Te的合金以及包含Ge、As、Bi和Se的合金。
当施加等于或大于阈值电压Vth的电压时，作为阈值开关器件的第一选择器图案63和第二选择器图案163可以从OFF状态切换到ON状态。因此，由于使用阈值电压Vth来开关作为阈值开关器件的第一选择器图案63和第二选择器图案163，所以第一选择器图案63和第二选择器图案163可以用作半导体器件1的选择器或开关器件。例如，作为阈值开关器件的第一选择器图案63和第二选择器图案163可以用作诸如相变存储器器件的半导体器件的存储单元阵列的选择器或开关器件。
第一导线9可以是第一字线，第三导线175可以是第二字线，并且第二导线75可以是位线。因此，由于第一导线9和第三导线175是字线而第二导线75是位线，所以第一下部数据存储电极40的第一部分41a可以用作加热第一数据存储图案48的第一数据存储区域DRa的加热器，并且第二上部数据存储电极145可以用作加热第二数据存储图案148的第二数据存储区域DRb的加热器。
如上所述，第一下部数据存储电极40的第一部分41a和第二上部数据存储电极145的相面对的表面可以具有相同的尺寸。相应地，与第一下部数据存储电极40的用作下部加热器的第一部分41a接触的第一数据存储区域DRa可以具有和与用作上部加热器的第二上部数据存储电极145接触的第二数据存储区域DRb大致相同的尺寸。因此，由于第一数据存储区域DRa和第二数据存储区域DRb基于用作位线的第二导线75彼此对称并且具有相同的尺寸，所以第一存储器区域LS的存储器工作特性可以与第二存储器区域US的存储器工作特性相同。因此，可以减小三维布置的第一存储器区域LS和第二存储器区域US的单元特性的分散。
另外，由于第一存储器区域和第二存储器区域基于用作位线的第二导线75而被形成为彼此对称，所以第一存储器区域和第二存储器区域可以在相同的条件下工作。
参照图1描述的、根据本发明构思的示例性实施例的半导体器件1的各组件的至少一部分可以被修改。参考下面的附图，将描述在本发明构思的范围内可以被修改的组件。在下文中，当描述半导体器件的修改的组件时，未修改的或使用相同术语的组件可以被理解为前面所述的那些组件，即使在随后没有单独描述这些组件的情况下。
首先，将参照图2来描述参照图1描述的、根据本发明构思的示例性实施例的半导体器件1的修改示例。图2是示出了根据本发明构思的示例性实施例的半导体器件的透视图。
参照图2，可以在设置在衬底3上的基底绝缘层6上布置多根在第一方向X上延伸的第一导线9、多根在第二方向Y上延伸的第二导线75以及多根在第一方向X上延伸的第三导线175。多根第一导线9可以相互平行且相互间隔开。多根第二导线75可以相互平行且相互间隔开。多根第三导线175可以与多根第一导线9重叠。
设置在第一导线9与第二导线75之间的第一存储器区域LS可以包括多个第一数据存储结构51和多个第一选择器结构69。多个第一数据存储结构51中的每一个可以串联连接到多个第一选择器结构69中的相应的第一选择器结构69。多个第一数据存储结构51中的每一个可以包括第一下部数据存储电极40a、第一数据存储图案48和第一上部数据存储电极45。
每个第一下部数据存储电极40a可以包括第一部分41a和第二部分41b。在第一下部数据存储电极40a中，布置在第一导线9之一上并且彼此面对的一对第一下部数据存储电极40a可以包括彼此面对的一对第一部分41a1和41a2以及与该对第一部分41a1和41a2的底部相连接的第二部分41b。在第一下部数据存储电极40a中，一对第一部分41a1和41a2可以共享一个与该对第一部分41a1和41a2的底部相连接的第二部分41b。因此，一对第一下部数据存储电极40a可以被重复布置在第一导线9之一上。
多个第一数据存储结构51的第一数据存储图案48可以被布置在第一下部数据存储电极40a的第一部分41a上。每个第一数据存储图案48可以与参照图1描述的第一数据存储图案48相同。因此，每个第一数据存储图案48可以包括参照图1描述的第一数据存储区域DRa。
每个第一上部数据存储电极45可以与参照图1描述的第一上部数据存储电极45相同。每个第一选择器结构69可以包括参照图1描述的第一下部选择器电极60、第一选择器图案63和第一上部选择器电极66。
布置在第二导线75与第三导线175之间的第二存储器区域US可以包括多个第二数据存储结构151和多个第二选择器结构169。多个第二数据存储结构151中的每一个可以包括第二下部数据存储电极140a、第二数据存储图案148和第二上部数据存储电极145。第二数据存储图案148可以包括参照图1描述的第二数据存储区域DRb。每个第二选择器结构169可以包括参照图1描述的第二下部选择器电极160、第二选择器图案163和第二上部选择器电极166。
在第二下部数据存储电极140a中，设置在第二导线75之一上的并且彼此面对的一对第二下部数据存储电极140a可以包括彼此面对的一对第一部分141a1和141a2以及与该对第一部分141a1和141a2的底部相连接的第二部分141b。第二导线75可以具有通过将第一导线9在与衬底3的表面3S平行的方向上旋转90度而形成的形状，并且第二下部数据存储电极140a可以具有通过将第一下部数据存储电极40a在平行于衬底3的表面3S的方向上旋转90度而形成的形状。同样地，第二存储器区域US可以具有通过将第一存储器区域LS在平行于衬底3的表面3S的方向上旋转90度而形成的形状。
接下来，将参照图3A、图3B、图4A和图4B来描述根据本发明构思的示例性实施例的半导体器件1的另一个示例。图3A和图3B是示出了根据本发明构思的示例性实施例的半导体器件1的修改示例的平面图。图4A是示出了沿图3A和图3B的线I-I’和II-II’截取的区域的截面图，以便描述根据本发明构思的示例性实施例的半导体器件1的修改示例，图4B是图4A中所示的组件的一部分的透视图。同时，在下文中，应当理解的是，即使没有分别描述第一数据存储区域DRa和第二数据存储区域DRb，数据存储图案也可以包括参照图1和图2描述的同样的第一数据存储区域DRa和第二数据存储区域DRb。
参照图3A、图3B、图4A和图4B，多根第一导线9可以被布置在设置在衬底3上的基底绝缘层6上。第一间隙填充图案12填充多根第一导线9之间的空间。第一间隙填充图案12可以由氧化硅形成。第一存储器区域LS可以形成在多根第一导线9和第一间隙填充图案12上。
第一存储器区域LS可以包括多个第一数据存储结构51、多个第一选择器结构69、层间绝缘图案72、第一绝缘图案15、第二绝缘图案27、第三绝缘图案30、间隔物图案24和封盖图案54。
第一绝缘图案15可以彼此间隔开地设置在多根第一导线9上。第三绝缘图案30可以彼此间隔开地设置在第一间隙填充图案12上。多个第一数据存储结构51可以设置在第一绝缘图案15之间以及第三绝缘图案30之间。多个第一选择器结构69可以被层间绝缘图案72围绕。
多个第一数据存储结构51可以包括多个第一下部数据存储电极40a和多个第一上部数据存储电极45，它们与参照图2描述的那些第一下部数据存储电极40a和第一上部数据存储电极45相同。另外，多个第一数据存储结构51可以包括与多个第一下部数据存储电极40a和多个第一上部数据存储电极45接触的多个第一数据存储图案48a。
多个第一下部数据存储电极40a中的每一个可以包括与参照图2所描述的那些相同的第一部分41a和第二部分41b。因此，如参照图2所描述的，第二部分41b可以连接彼此相邻且彼此面对的一对第一部分41a1和41a2的底部。因此，在多个第一下部数据存储电极40中，彼此面对的一对第一部分41a1和41a2可以共享一个第二部分41b。
间隔物图案24可以设置在多个第一下部数据存储电极40a的第二部分41b上。间隔物图案24可以设置在多个第一数据存储图案48a的下方以覆盖第二绝缘图案27的底表面和侧表面的一部分。间隔物图案24可以共形地形成为具有比第一下部数据存储电极40a更大的厚度，并且可以具有中心部分凹陷的“U”形。第二绝缘图案27可以填充间隔物图案24的凹陷部分并且在垂直于衬底3的表面3S的方向Z上延伸。
第一至第三绝缘图案15、27和30可以由相对于间隔物图案24具有蚀刻选择性的材料形成。例如，第一至第三绝缘图案15、27和30可以由氮化硅形成，并且间隔物图案24可以由氧化硅形成。
封盖图案54可以设置在多个第一数据存储图案48a上。封盖图案54可以设置在第二绝缘图案27的上部侧表面与第一上部数据存储电极45之间。封盖图案54可以由诸如氧化硅或氮化硅的绝缘材料形成。
在一些示例性实施例中，多个第一数据存储图案48a的底表面可以与第一下部数据存储电极40a和间隔物图案24接触，并且多个第一数据存储图案48a的顶表面可以与第一上部数据存储电极45和封盖图案54接触。
在一些示例性实施例中，在多个第一数据存储图案48a中的一个中，第一数据存储图案48a的与相邻的第一下部数据存储电极40a相接触的面积可以小于第一数据存储图案48a的与相邻的间隔物图案24相接触的面积。同样地，在多个第一数据存储图案48a中的一个中，第一数据存储图案48a的与相邻的第一上部数据存储电极45相接触的面积可以小于第一数据存储图案48a的与相邻的封盖图案54相接触的面积。
在一些示例性实施例中，多个第一数据存储图案48a可以与第一上部数据存储电极45的底表面接触，并且可以延伸以部分地覆盖第一上部数据存储电极45的侧表面。多个第一数据存储图案48a中的每一个可以包括第一部分49a和第二部分49b。在多个第一数据存储图案48a中，第一部分49a可以覆盖第一上部数据存储电极45的侧表面，并且第二部分49b可以与第一上部数据存储电极45的底表面接触并且被设置在比第一上部数据存储电极45更低的水平高度处。多个第一数据存储图案48a可以与第一下部数据存储电极40a的第一部分41a接触，并且可以在第一方向X的正方向+X或负方向-X上延伸，以与第一下部数据存储电极40a的第二部分41b重叠。例如，与一个第一下部数据存储电极40a中共享第二部分41b的一对第一部分41a1和41a2相接触的一对第一数据存储图案48a中的一个第一数据存储图案48a可以与一个第一部分41a1相接触，以在第一方向X的正方向+X上延伸，而这对第一数据存储图案48a中的另一个第一数据存储图案48a可以与另一个第一部分41a2相接触以在第一方向X的负方向-X上延伸。多个第一数据存储图案48a的与第一下部数据存储电极40a的第二部分41b重叠的侧表面可以是阶梯状的。
多根第二导线75可以布置在第一存储器区域LS上。第二间隙填充图案78可以设置在多根第二导线75之间。
第二存储器区域US可以设置在多根第二导线75与多个第二间隙填充图案78上。第二存储器区域US可以通过将第一存储器区域LS在平行于衬底3的表面3S的方向上旋转90度而形成。因此，由于第二存储器区域US通过将第一存储器区域LS旋转90度而形成，所以第二存储器区域US可以包括与第一存储器区域LS的组件一一对应的、旋转90度后的组件。例如，第二存储器区域US可以包括与第一存储器区域LS的多个第一数据存储结构51、多个第一选择器结构69、层间绝缘图案72、第一绝缘图案15、第二绝缘图案27、第三绝缘图案30、间隔物图案24以及封盖图案54一一对应的、旋转90度后的多个第二数据存储结构151、多个第二选择器结构169、层间绝缘图案172、第一绝缘图案115、第二绝缘图案127、第三绝缘图案130、间隔物图案124以及封盖图案154。
在一些示例性实施例中，封盖图案54可以与第一上部数据存储电极45、第二绝缘图案27和第三绝缘图案30接触。然而，本发明构思不限于此。例如，封盖图案54可以与第一上部数据存储电极45、第二绝缘图案27和第三绝缘图案30间隔开。将参照图5来描述与第一上部数据存储电极45、第二绝缘图案27和第三绝缘图案30间隔开的这种封盖图案54。虽然参照图5描述了根据本发明构思的示例性实施例的半导体器件1的另一个示例，但将主要描述参照图4A描述的封盖图案54。未参照图5具体描述的组件可以被理解为是与参照图4A描述的那些组件相同的组件。因此，即使参照图5没有提供单独的描述，但可以结合参照图4A中描述的那些组件。图5是示出了根据本发明构思的示例性实施例的半导体器件1的修改示例的截面图。图5示出了沿图3A和图3B的线I-I’和II-II’截取的区域。
参照图5，第一存储器区域LS可以包括第一上部间隔物36，该第一上部间隔物36围绕封盖图案54的侧表面并且将封盖图案54与第一上部数据存储电极45、第二绝缘图案27和第三绝缘图案30相隔离。第一上部间隔物36可以由诸如氧化硅或氮化硅的绝缘材料形成。第二存储器区域US可以包括与第一存储器区域LS的第一上部间隔物36相对应的第二上部间隔物136。第一上部间隔物36和第二上部间隔物136可以用于形成第一上部数据存储电极45与第一数据存储图案48a之间的接触区域以及第二上部数据存储电极145与第二数据存储图案148a之间的接触区域。因此，可以减小相变存储器器件的单元特性的分散。
再次参照图3A、图3B、图4A和图4B，第一选择器结构69的第一下部选择器电极60可以与第一上部数据存储电极45和封盖图案54接触。然而，本发明构思不限于此。例如，第一选择器结构69的第一下部选择器电极60可以与第一上部数据存储电极45接触而与封盖图案54间隔开。将参照图6来描述这样的修改示例。图6是示出了根据本发明构思的示例性实施例的半导体器件1的另一个示例的截面图。图6是示出了沿图3A和图3B的线I-I’和II-II’截取的区域的截面图。
参照图6，第一存储器区域LS可以包括置于第一下部选择器电极60与封盖图案54之间的第一导电图案57，以将第一下部选择器电极60与封盖图案54分开。第一导电图案57可以与第一上部数据存储电极45的上部侧表面以及第一下部选择器电极60的底表面接触。因此，由于第一导电图案57减小了电连接的第一数据存储结构51和第一选择器结构69之间的电阻，所以可以改善半导体器件的电特性。类似于第一存储器区域LS，第二存储器区域US也可以包括与第一存储器区域LS的第一导电图案57相对应的第二导电图案157。第一导电图案57和第二导电图案157可以由诸如钨的金属和/或诸如TiN的金属氮化物形成。
再次参照图3A、图3B、图4A和图4B，第一下部数据存储电极40a可以具有与间隔物图案24的顶表面共面的顶表面。然而，本发明构思不限于此。例如，第一下部数据存储电极40a的顶表面可以设置在比间隔物图案24的顶表面更低的水平高度上。将参考图7A和图7B来描述包括具有顶表面被设置在比间隔物图案24的顶表面更低的水平高度上的第一下部数据存储电极40a以及与该第一下部数据存储电极40a接触的修改后的第一数据存储图案48b的半导体器件。图7A是示出了沿图3A和图3B的线I-I’和II-II’截取的区域的截面图，以便描述根据本发明构思的示例性实施例的半导体器件1的另一个示例，图7B是图7A中所示的组件的一部分的透视图。
参照图7A和图7B，第一存储器区域LS可以包括具有顶表面被设置在比间隔物图案24的顶表面更低的水平高度上的第一下部数据存储电极40a，以及具有与该第一下部数据存储电极40a接触的区域49c的第一数据存储图案48b。
除了第一部分49a和第二部分49b(它们与参照图3A、图3B、图4A和图4B描述的第一部分和第二部分相同)之外，第一数据存储图案48b还可以包括自第二部分49b的一部分向下延伸的并且与第一下部数据存储电极40a接触的第三部分49c。在第一数据存储图案48b中，每个第三部分49c可以具有比第一部分49a和第二部分49b更窄的宽度。第一数据存储图案48b的第三部分49c可以被置于间隔物图案24与第一绝缘图案15之间。
第二存储器区域US可以包括分别与第一存储器区域LS中的第一下部数据存储电极40a、间隔物图案24和第一数据存储图案48b相对应且旋转90度的第二下部数据存储电极140a、间隔物图案124和第二数据存储图案148b。
再次参照图3A、图3B、图4A和图4B，第一下部数据存储电极40a可以具有与间隔物图案24的顶表面共面的顶表面，但本发明构思不限于此。例如，间隔物图案24可以具有被设置在比第一下部数据存储电极40a的顶表面更低的水平高度上的顶表面。将参照图8A和图8B来描述包括具有顶表面被设置在比第一下部数据存储电极40a的顶表面更低的水平高度上的间隔物图案24以及与该第一下部数据存储电极40a和间隔物图案24接触的修改的第一数据存储图案48c的半导体器件。图8A是示出了沿图3A和图3B的线I-I’和II-II’截取的区域的截面图，以便描述根据本发明构思的示例性实施例的半导体器件1的另一个示例，图8B是图8A中所示的组件的一部分的透视图。
参照图8A和图8B，第一存储器区域LS可以包括具有顶表面被设置在比第一下部数据存储电极40a的顶表面更低的水平高度上的间隔物图案24以及具有与该第一下部数据存储电极40a和间隔物图案24接触的区域49c’的第一数据存储图案48c。
第一数据存储图案48c可以包括第一部分49a和第二部分49b(它们与参照图3A、图3B、图4A和图4B描述的相同)以及自第二部分49b的一部分向下延伸并且与第一下部数据存储电极40a的侧表面和间隔物图案24的顶表面相接触的第三区域49c’。第一数据存储图案48c的第三区域49c’可以被置于第一下部数据存储电极40a与第二绝缘图案27之间。
第二存储器区域US可以包括分别与第一存储器区域LS中的第一下部数据存储电极40a、间隔物图案24和第一数据存储图案48c相对应且旋转90度的第二下部数据存储电极140a、间隔物图案124和第二数据存储图案148c。
再次参照图3A、图3B、图4A和图4B，第一下部数据存储电极40a、第一数据存储图案48a和第一上部数据存储电极45可以具有竖直对齐的侧表面40S、48S和45S。然而，本发明构思不限于此。例如，将参照图9A和图9B来描述包括侧表面不与第一下部数据存储电极40a的侧表面和第一上部数据存储电极45的侧表面竖直对齐的第一数据存储图案48d的半导体器件。图9A是示出了沿图3A和图3B的线I-I’和II-II’截取的区域的截面图，以便描述根据本发明构思的示例性实施例的半导体器件1的另一个示例，图9B是图9A中所示的组件的一部分的透视图。
参照图9A和图9B，第一存储器区域LS可以包括第一数据存储图案48d，该第一数据存储图案48d的侧表面不与第一下部数据存储电极40a的侧表面和第一上部数据存储电极45的侧表面竖直对齐。第一下部数据存储电极40a和第一上部数据存储电极45可以具有竖直对齐的侧表面。
第一数据存储图案48d可以接触并覆盖第一下部数据存储电极40a的顶表面以及第一下部数据存储电极40a的上部侧表面。此外，第一数据存储图案48d可以接触并覆盖第一上部数据存储电极45的底表面以及第一上部数据存储电极45的下部侧表面。因此，第一数据存储图案48d的侧表面可以不与第一下部数据存储电极40a的侧表面和第一上部数据存储电极45的侧表面竖直对齐。
第二存储器区域US可以包括分别与第一下部数据存储电极40a、间隔物图案24和第一数据存储图案48d相对应且旋转90度的第二下部数据存储电极140a、间隔物图案124和第二数据存储图案148d。
如上面参照图2所述的，在第一下部数据存储电极40a中，设置在一根第一导线9上并且彼此面对的一对下部数据存储电极40a可以包括彼此面对的一对第一部分41a1和41a2以及由该对第一部分41a1和41a2共享的第二部分41b。然而，本发明构思不限于此。例如，在第一下部数据存储电极40a中，设置在一根第一导线9上并且彼此面对的一对第一下部数据存储电极40a可以包括：彼此面对的一对第一部分41a1和41a2以及自该对第一部分41a1和41a2的底部延伸以彼此面对且彼此间隔开的第二部分。将参照图10来描述包括具有彼此间隔开的第二部分的第一下部数据存储电极的半导体器件的示例性实施例。图10是示出了根据本发明构思的示例性实施例的半导体器件1的另一个示例的透视图。
参照图10，第一存储器区域LS可以包括具有彼此面对的一对第一部分41a1和41a2以及自该对第一部分41a1和41a2的底部延伸以彼此面对且彼此间隔开的第二部分41b的第一下部数据存储电极40b。第二存储器区域US可以包括与第一存储器区域LS的第一下部数据存储电极40b相对应且旋转90度的第二下部数据存储电极140b。
将参照图11A和图11B来描述包括第一下部数据存储电极40b和第二下部数据存储电极140b的半导体器件的示例。图11A是示出了沿图3A和图3B的线I-I’和II-II’截取的区域的截面图，以便描述根据本发明构思的示例性实施例的半导体器件1的另一个示例，图11B是图11A中所示的组件的一部分的透视图。在图11A和图11B中，将主要描述参照图4A和图4B描述的半导体器件的修改的部件。
参照图11A和图11B，第一存储器区域LS可以包括参照图10描述的第一下部数据存储电极40b。第一存储器区域LS可以包括置于第一数据存储图案48a与第一下部数据存储电极40b的第二部分41b之间的间隔物图案24a以及置于第一下部数据存储电极40b的各第二部分41b之间并且在垂直于衬底3的表面的方向上延伸的第二绝缘图案27a。
接下来，将参照图12来描述根据本发明构思的示例性实施例的半导体器件的另一个示例。图12是示出了根据本发明构思的示例性实施例的半导体器件1的修改示例的示意性透视图。
参照图12，像参照图2描述的那些组件一样，多根第一导线9、多根第二导线75和多根第三导线175可以布置在设置在衬底3上的基底绝缘层6上。第一存储器区域LS可以设置在第一导线9与第二导线75之间，并且第二存储器区域US可以设置在第二导线75与第三导线175之间。
第一存储器区域LS可以包括多个第一数据存储结构251和多个第一选择器结构69。多个第一数据存储结构251中的每一个可以串联连接到多个第一选择器结构69中的每一个。多个第一数据存储结构251中的每一个可以包括在垂直于衬底3的表面3S的方向Z上依次布置的第一下部数据存储电极240、第一数据存储图案248和第一上部数据存储电极245。第一下部数据存储电极240可以包括垂直于衬底3的表面3S的第一部分241a以及连接彼此相邻的第一部分241a的底部并且平行于衬底3的表面3S的第二部分241b。例如，第一下部数据存储电极240可以包括彼此相邻且彼此面对的一对第一部分241a1和241a2以及与该对第一部分241a1和241a2的底部相连接的第二部分241b。第一下部数据存储电极240的第一部分241a可以具有与第一上部数据存储电极245竖直对齐的侧表面。
在各第一数据存储图案248中，在一对第一部分241a1和241a2上形成的一对第一数据存储图案248可以在远离与该对第一部分241a1和241a2接触的部分的方向上延伸。在共享一个第二部分241b的一对第一部分241a1和241a2上形成的第一数据存储图案248中的一个可以在第一方向X的负方向-X上延伸，并且第一数据存储图案248中的另一个可以在第一方向X的正方向+X上延伸。
每个第一数据存储图案248可以具有在其侧表面中的一个侧表面中的凹陷区域248r。例如，在共享一个第二部分241b的一对第一部分241a1和241a2上形成的一对第一数据存储图案248中的一个第一数据存储图案248可以具有形状，并且另一个第一数据存储图案248可以具有形状。因此，彼此相邻的一对第一数据存储图案248可以具有在第一方向X中的一个方向上彼此面对的竖直侧表面或者具有凹陷中心部分且彼此面对的侧表面。
多个第一选择器结构69中的每一个可以包括第一下部选择器电极60、第一选择器图案63和第一上部选择器电极66，它们与参照图2描述的那些相同。多个第一选择器结构69可以与第一数据存储图案251重叠。
像参照图2描述的第二存储器区域US一样，第二存储器区域US可以通过将第一存储器区域LS在平行于衬底3的表面3S的方向上旋转90度而形成。因此，第二存储器区域US可以包括分别与第一存储器区域LS中的第一数据存储结构251和第一选择器结构69相对应并旋转90度的第二数据存储结构351和第二选择器结构169。此外，每个第二数据存储区域351可以包括分别与第一下部数据存储电极240、第一数据存储图案248和第一上部数据存储电极245相对应并旋转90度的第二下部数据存储电极340、第二数据存储图案348和第二上部数据存储电极345。每个第二选择器结构169可以包括第二下部选择器电极160、第二选择器图案163和第二上部选择器电极166，它们与参照图2描述的那些相同。
接下来，将参考图13A、图13B和图14来描述根据本发明构思的示例性实施例的半导体器件1的另一个示例。图13A和图13B是示出了根据本发明构思的示例性实施例的半导体器件1的修改示例的平面图，图14是示出了沿着图13A和图13B的线III-III’和IV-IV’截取的区域的截面图，以便描述根据本发明构思的示例性实施例的半导体器件1的修改示例。
参照图13A、图13B和图14，与图3A相似，多根第一导线9可以布置在设置在衬底3上的基底绝缘层6上，并且可以布置填充在多根第一导线9之间的空间的第一间隙填充图案12。第一存储器区域LS可以形成在多根第一导线9和第一间隙填充图案12上。
第一存储器区域LS可以包括多个第一数据存储结构251、多个第一选择器结构69、第一绝缘图案212、第二绝缘图案224、第三绝缘图案233、第四绝缘图案254、上部间隔物227和层间绝缘图案72。
多个第一数据存储结构251中的每一个可以包括第一下部数据存储电极240、第一数据存储图案248和第一上部数据存储电极245，它们与参照图12描述的那些相同。多个第一选择器结构69可以包括第一下部选择器电极60、第一选择器图案63和第一上部选择器电极66，它们与参照图12描述的那些相同。多个第一选择器结构69可以被层间绝缘图案72围绕。
第一下部数据存储电极240可以包括第一部分241a1和241a2以及第二部分241b，它们与参照图12描述的那些相同。
第一绝缘图案212可以设置在第一导线9上并且置于各第一下部数据存储电极240之间。第二绝缘图案224可以设置在第一下部数据存储电极240的第二部分241b上，并且向上延伸以置于各第一数据存储图案248之间以及各第一上部数据存储电极245之间。上部间隔物227可以设置在第一数据存储图案248上。第三绝缘图案233可以设置在第一间隙填充图案12上。第四绝缘图案254可以设置在第一绝缘图案212上并且置于各第一数据存储图案248之间以及各上部间隔物227之间。
多根第二导线75和填充多根第二导线75之间的空间的第二间隙填充图案78可以布置在第一存储器区域LS上。第二存储器区域US可以设置在多根第二导线75与第二间隙填充图案78上，并且多根第三导线175可以形成在第二存储器区域US上。
如上面在一些实施例中所描述的，第二存储器区域US可以通过将第一存储器区域LS在平行于衬底3的表面3S的方向上旋转90度而形成。因此，第二存储器区域US可以包括与第一存储器区域LS中的多个第一数据存储结构251、多个第一选择器结构69、第一绝缘图案212、第二绝缘图案224、第三绝缘图案233、第四绝缘图案254、上部间隔物227以及层间绝缘图案72一一对应的多个第二数据存储结构351、多个第二选择器结构169、第一绝缘图案312、第二绝缘图案324、第三绝缘图案333、第四绝缘图案354、上部间隔物327以及层间绝缘图案172。多个第二数据存储结构351中的每一个可以包括第二下部数据存储电极340、第二数据存储图案348和第二上部数据存储电极345，它们与参考图12描述的那些相同。第二下部数据存储电极340可以包括分别与第一下部数据存储电极240的第一部分241a1和241a2相对应并旋转90度的第一部分341a1和341a2。
第一数据存储图案248可以具有平坦的底表面和平坦的顶表面。然而，本发明构思不限于此，并且可以对第一数据存储图案248进行各种修改。将参照图15、图16和图17来描述第一数据存储图案248的各种修改示例。下文中，将参照图15、图16和17主要描述一种第一数据存储图案248。
首先，参照图15，第一存储器区域LS的修改的第一数据存储图案248a可以包括：自第一数据存储图案248a的底表面的一部分向下延伸以与第一下部数据存储电极240的顶表面接触的下部延伸部分；以及，自第一数据存储图案248a的顶表面的一部分向上延伸并且与第一上部数据存储电极245的底表面接触的上部延伸部分。第一数据存储图案248a的下部延伸部分和上部延伸部分可以具有与第一下部数据存储电极240和第一上部数据存储电极245基本相同的宽度。第二存储器区域US可以包括与第一数据存储图案248a相对应的第二数据存储图案348a。
接下来，参照图16，第一存储器区域LS的修改的第一数据存储图案248b可以包括：自第一数据存储图案248b的底表面的一部分向下延伸以与第一下部数据存储电极240的侧表面接触的延伸部分；以及，自第一数据存储图案248b的顶表面的一部分向上延伸以与第一上部数据存储电极245的侧表面接触的延伸部分。第二存储器区域US可以包括与第一数据存储图案248b相对应的第二数据存储图案348b。
接下来，参照图17，第一存储器区域LS的修改的第一数据存储图案248c可以围绕并接触第一下部数据存储电极240的顶表面和上部侧表面以及第一上部数据存储电极245的底表面和下部侧表面。第二存储器区域US可以包括与第一数据存储图案248c相对应的第二数据存储图案348c。
再次参照图2，第一上部数据存储电极45可以与第一下部数据存储电极40的第一部分41a竖直对齐。然而，本发明构思不限于此。将参照图18来描述不与第一下部数据存储电极40a的第一部分41a竖直对齐的第一上部数据存储电极。图18是示出了根据本发明构思的示例性实施例的半导体器件1的另一个示例的透视图。
参照图18，可以提供不与第一下部数据存储电极40a的第一部分41a竖直对齐的修改的第一上部数据存储电极445。第一上部数据存储图案445可以设置在第一数据存储图案48上并且可以不与第一下部数据存储电极40a的第一部分41a重叠。第二存储器区域US可以包括与第一上部数据存储电极445相对应的第二上部数据存储电极545。
接下来，将描述根据本发明构思的示例性实施例的形成半导体器件的方法。图19、图20A、图21、图22、图23、图24A和图25至图30是示出了根据本发明构思的示例性实施例的形成半导体器件的方法的截面图，图20B是示出了根据本发明构思的另一个示例性实施例的形成半导体器件的方法的截面图，并且，图24B是示出了根据本发明构思的另一个示例性实施例的形成半导体器件的方法的局部放大图。图19、图20A、图20B、图21、图22、图23、图24A和图25至图30是示出了沿图3A和图3B的线I-I’和II-II’截取的区域的截面图。
首先，将参照图19、图20A、图21、图22、图23、图24A和图25至图30来描述根据本发明构思的示例性实施例的形成半导体器件的方法。
参照图3A、图3B和图19，可以在衬底3上形成基底绝缘层6。衬底3可以是半导体衬底。基底绝缘层6可以由氧化硅形成。可以在基底绝缘层6上形成第一导线9。第一间隙填充图案12填充各第一导线9之间的空间。第一间隙填充图案12可以由氧化硅或氮化硅形成。可以在第一导线9和第一间隙填充图案12上形成具有线形开口15a的第一绝缘图案15。第一绝缘图案15的开口15a可以为在垂直于第一导线9的方向上延伸的线形。
参照图3A、图3B和图20A，可以形成填充第一绝缘图案15的开口(图19中的附图标记15a)的数据存储电极层18、间隔物24和第二绝缘图案27。
形成数据存储电极层18、间隔物24和第二绝缘图案27的过程可以包括：在具有第一绝缘图案15的衬底3上共形地形成导电材料层，在导电材料层上共形地形成间隔物材料层，在间隔物材料层上形成填充第一绝缘图案15的开口(图19中的附图标记15a)的剩余部分的绝缘层，并且执行平坦化处理直到暴露出第一绝缘图案15。导电材料层可以被平坦化为数据存储电极层18，间隔物材料层可以被平坦化为间隔物24，并且绝缘层可以被平坦化为第二绝缘图案27。因此，间隔物24可以形成为具有围绕第二绝缘图案27的侧表面和底表面的形状，并且数据存储电极层18可以形成为具有围绕间隔物24的外部的形状。然而，本发明构思不限于此。例如，如图20B所示，形成数据存储电极层18、间隔物24和第二绝缘图案27的过程可以包括：在具有第一绝缘图案15的衬底3上共形地形成导电材料层，在导电材料层上共形地形成间隔物材料层，各向异性地刻蚀间隔物材料层和导电材料层直到露出第一导线9，形成填充第一绝缘图案15的开口(图19中的附图标记15a)的剩余部分的绝缘层，并且对绝缘层进行平坦化直到暴露出第一绝缘图案15。这样，图20B中所示的过程的结果可以用于形成参照图11A描述的修改的半导体器件。在下文中，将描述形成如下半导体器件的方法：该半导体器件使用了如图20A所示的最终产品，而不是如图20B所示的最终产品。
参照图3A、图3B和图21，可以执行图案化工艺以形成暴露出第一间隙填充图案12的开口28。
参照图3A、图3B和图22，可以形成第三绝缘图案30以填充开口(图21中的附图标记28)。
参照图3A、图3B和图23，可以部分刻蚀间隔物24以形成孔33。
参照图3A、图3B和图24，可以通过执行用于扩大孔的尺寸的蚀刻工艺来形成扩大的孔33a(图23中的附图标记33)。用于扩大孔(图23中的附图标记33)的尺寸的蚀刻工艺可以是选择性地和各向同性地蚀刻第二绝缘图案27和第三绝缘图案30的工艺。接下来，可以在扩大的孔33a的侧表面上形成第一上部间隔物36。
在一些示例性实施例中，第一上部间隔物36可以形成为暴露间隔物24。
在一些示例性实施例中，第一上部间隔物36可以形成为暴露间隔物24并且部分地暴露与间隔物24接触的第三绝缘图案30，如图24B所示。
参照图3A、图3B和图25，可以通过选择性地刻蚀间隔物24来形成间隔物图案24。因此，在形成间隔物图案24的同时，通过扩大的孔33a可以部分地暴露数据存储电极层18的侧表面。
参照图3A、图3B和图26，可以选择性地蚀刻由扩大的孔33a暴露的数据存储电极层(图25中的附图标记18)。因此，数据存储电极层(图25中的附图标记18)可以被分成下部部分和上部部分，以分别成为第一下部数据存储电极40和第一上部数据存储电极45。
参照图3A、图3B和图27，在一些示例性实施例中，可以去除上部间隔物36。接下来，可以形成部分填充扩大的孔(图26中的附图标记33a)的第一数据存储图案48a。第一数据存储图案48a可以与第一下部数据存储电极40的上部部分和第一上部数据存储电极45的下部部分接触。
在其他示例性实施例中，为了形成图5中所示的修改的半导体器件，可以形成部分填充扩大的孔(图26中的附图标记33a)的第一数据存储图案48a，而不执行去除上部间隔物36的过程。
参照图3A、图3B和图28，可以在第一数据存储图案48a上形成填充扩大的孔(图26中的附图标记33a)的剩余部分的封盖图案54。封盖图案54可以由诸如氧化硅或氮化硅的绝缘材料形成。
在其他示例性实施例中，为了形成图6中所示的修改的半导体器件，在部分蚀刻封盖图案54之后，可以进一步包括形成填充扩大的孔(图26中的附图标记33a)的剩余部分的导电图案(图6中的附图标记57)的过程。
参照图3A、图3B和图29，可以在具有封盖图案54的衬底上形成第一选择器结构69，可以形成层间绝缘图案72以围绕第一选择器结构69的侧表面。每个第一选择器结构69可以包括依次层叠的第一下部选择器电极60、第一选择器图案63和第一上部选择器电极66。
参照图3A、图3B和图30，可以在第一选择器结构69和层间绝缘图案72上形成第二导线75，并且可以形成填充了各第一导线75之间的空间的第二间隙填充图案78。
再次参照图3A、图3B、图4A和图4B，在将具有第二导线75和第二间隙填充图案78的衬底在水平方向上旋转90度之后，可以重复执行参照图19、图20A、图21、图22、图23、图24A和图25至图30描述的过程。因此，可以形成参照图3A、图3B、图4A和图4B描述的半导体器件。
接下来，将参照图31至图43来描述参照图13A、图13B和图14描述的半导体器件。图31至图43是示出了沿图13A和图13B的线III-III’和IV-IV’截取的区域的截面图。
参照图13A、图13B和图31，与参照图19描述的那些类似，可以在衬底3的基底绝缘层6上形成第一导线9和第一间隙填充图案12。
可以形成在第一导线9和第一间隙填充图案12上依次堆叠的第一绝缘图案212和第一牺牲图案214。第一绝缘图案212和第一牺牲图案214的形成可以包括：在第一导线9和第一间隙填充图案12上依次形成绝缘层和牺牲层，以及通过对绝缘层和牺牲层进行图案化来形成第一绝缘图案212和第一牺牲图案214以及暴露第一导线9的开口215。第一绝缘图案212可以由氮化硅形成，并且第一牺牲图案214可以由氧化硅形成。
参照图13A、图13B和图32，可以共形地形成覆盖开口(图31中的附图标记215)的内壁的数据存储电极218。可以在数据存储电极218上形成填充开口(图31的附图标记215)的第二绝缘图案224。
参照图13A、图13B和图33，可以部分蚀刻第一牺牲图案214以形成暴露数据存储电极218的上部侧表面的开口225。
参照图13A、图13B和图34，可以在由开口(图33的附图标记225)暴露的数据存储电极218的上部侧表面上形成上部间隔物227，并且可以形成填充开口(图33的附图标记225)的剩余部分的第二牺牲图案230。上部间隔物227可以由诸如氮化硅的绝缘材料形成，并且第二牺牲图案230可以由氧化硅形成。
参照图13A、图13B和图35，可以通过执行图案化工艺来形成暴露第一间隙填充图案12的开口231。开口231可以具有线形。
参照图13A、图13B和图36，可以形成填充开口(图35的附图标记231)的第三绝缘图案233。第一至第三绝缘图案212、224和233以及上部间隔物227可以由相同的材料形成，例如由氮化硅形成。
参照图13A、图13B和图37，可以去除第一牺牲图案214和第二牺牲图案230以形成开口236。开口236可以部分暴露第一数据存储电极218的侧表面。
参照图13A、图13B和图38，可以选择性地去除由开口236暴露的数据存储电极(图37的附图标记218)的侧表面。因此，数据存储电极(图37的附图标记218)可以被分成下部部分和上部部分，以分别形成第一下部数据存储电极240和第一上部数据存储电极245。
参照图13A、图13B和图39，可以在具有第一下部数据存储电极240和第一上部数据存储电极245的衬底上形成数据存储层246。数据存储层246可以包括位于其内部的空间246a。
参照图13A、图13B和图40，可以各向异性地刻蚀数据存储层246以形成第一数据存储图案248。因此，可以形成图14中所示的包括第一下部数据存储电极240、第一数据存储图案248和第一上部数据存储电极245的第一数据存储结构251。
参照图13A、图13B和图41，可以在具有第一数据存储结构251的衬底上形成绝缘层，并且可以对绝缘层进行平坦化以暴露第一上部数据存储电极245。可以对绝缘层进行平坦化以形成置于各第一数据存储图案248之间和各上部间隔物227之间的第四绝缘图案254。
参照图13A、图13B和图42，可以在具有第四绝缘图案254的衬底上形成第一选择器结构69，可以形成围绕第一选择器结构69的侧表面的层间绝缘图案72。每个第一选择器结构69可以包括依次层叠的第一下部选择器电极60、第一选择器图案63和第一上部选择器电极66。
参照图13A、图13B和图43，可以在第一选择器结构69和层间绝缘图案72上形成第二导线75，并且第二间隙填充图案78填充各第二导线75之间的空间。
再次参照图13A、图13B和图14，在将具有第二导线75和第二间隙填充图案78的衬底在水平方向上旋转90度之后，可以重复执行参照图31至图43描述的过程。因此，可以形成参照图13A、图13B和图14描述的半导体器件。
如前所述，根据本发明构思的示例性实施例，可以提供第一字线9、布置在第一字线9上的位线75以及布置在位线75上的第二字线175。包括第一数据存储区域DRa的第一存储器区域LS可以布置在第一字线9与位线75之间，包括第二数据存储区域DRb的第二存储器区域US可以布置在位线75与第二字线175之间。因此，可以提高集成度。
根据本发明构思的示例性实施例，由于第一数据存储区域DRa和第二数据存储区域DRb被形成为具有相同的尺寸或相似的尺寸，因此可以降低设置在位线75下方的第一存储器区域LS与设置在位线75上方的第二存储器区域US之间的单元特性的分散。
尽管已经示出并在上文中描述了示例性实施例，但是对于本领域技术人员显而易见的是，在不脱离由所附权利要求限定的本发明的范围的情况下，可以进行多种修改和改变。

Claims (20)

1.一种半导体器件，包括：
第一导线，所述第一导线设置在衬底上，并在平行于所述衬底的表面的第一方向上延伸；
第二导线，所述第二导线设置在所述第一导线上方，并在垂直于所述第一方向且平行于所述衬底的表面的第二方向上延伸；以及
第一数据存储结构和第一选择器结构，所述第一数据存储结构和所述第一选择器结构设置在所述第一导线与所述第二导线之间并且串联连接；
其中，所述第一数据存储结构包括第一下部数据存储电极、设置在所述第一下部数据存储电极上的第一数据存储图案和设置在所述第一数据存储图案上的第一上部数据存储电极，
所述第一下部数据存储电极包括面向所述第一上部数据存储电极并与所述第一上部数据存储电极竖直对齐的第一部分，
所述第一数据存储图案包括背对彼此的第一侧表面和第二侧表面，并且
所述第一上部数据存储电极和所述第一下部数据存储电极的所述第一部分被设置为相比于所述第一数据存储图案的所述第二侧表面更靠近所述第一数据存储图案的所述第一侧表面。
2.根据权利要求1所述的半导体器件，其中，
所述第一下部数据存储电极包括自所述第一部分的底部在所述第一方向上延伸的第二部分，并且
所述第一数据存储图案与所述第一下部数据存储电极的所述第一部分接触并且与所述第一下部数据存储电极的所述第二部分间隔开。
3.根据权利要求2所述的半导体器件，其中，所述第一数据存储图案与所述第一下部数据存储电极的所述第二部分重叠。
4.根据权利要求1所述的半导体器件，其中，所述第一下部数据存储电极的所述第一部分具有所述第一方向上的宽度和所述第二方向上的长度，所述第二方向上的长度大于所述第一方向上的宽度。
5.根据权利要求4所述的半导体器件，其中，所述第一上部数据存储电极具有与所述第一下部数据存储电极的所述第一部分相同的所述第一方向上的宽度和所述第二方向上的长度。
6.根据权利要求1所述的半导体器件，其中，所述第一选择器结构具有相互背对的第一侧表面和第二侧表面，并且
所述第一上部数据存储电极被设置为相比于所述第一选择器结构的所述第二侧表面更靠近所述第一选择器结构的所述第一侧表面。
7.根据权利要求6所述的半导体器件，其中，所述第一选择器结构包括在垂直于所述衬底的表面的方向上依次布置的第一下部选择器电极、第一选择器图案和第一上部选择器电极，并且
所述第一下部选择器电极为阈值开关器件。
8.根据权利要求1所述的半导体器件，进一步包括：
第三导线，所述第三导线设置在所述第二导线上方并与所述第一导线重叠；以及
第二数据存储结构和第二选择器结构，所述第二数据存储结构和所述第二选择器结构置于所述第二导线与所述第三导线之间并且串联连接。
9.根据权利要求8所述的半导体器件，其中，所述第二数据存储结构包括第二下部数据存储电极、设置在所述第二下部数据存储电极上的第二数据存储图案和设置在所述第二数据存储图案上的第二上部数据存储电极，
所述第二下部数据存储电极包括面向所述第二上部数据存储电极并与所述第二上部数据存储电极竖直对齐的第一部分，并且
所述第二下部数据存储电极的所述第一部分具有与所述第二上部数据存储电极相同的所述第二方向上的宽度和相同的所述第一方向上的长度。
10.根据权利要求9所述的半导体器件，其中，所述第一下部数据存储电极包括自所述第一下部数据存储电极的所述第一部分的底部在所述第一方向上延伸的第二部分，并且
所述第二下部数据存储电极包括自所述第二下部数据存储电极的所述第一部分的底部在所述第二方向上延伸的第二部分。
11.根据权利要求9所述的半导体器件，其中，所述第一数据存储图案包括与所述第一下部数据存储电极接触的第一数据存储区域，并且
所述第二数据存储图案包括与所述第二上部数据存储电极接触的第二数据存储区域。
12.一种半导体器件，包括：
第一导线，所述第一导线设置在衬底上，并在平行于所述衬底的表面的第一方向上延伸；
第二导线，所述第二导线设置在所述第一导线上方，并在垂直于所述第一方向且平行于所述衬底的表面的第二方向上延伸；以及
第一数据存储结构，所述第一数据存储结构置于所述第一导线与所述第二导线之间，
其中，所述第一数据存储结构包括在垂直于所述衬底的表面的方向上依次布置的第一下部数据存储电极、第一数据存储图案和第一上部数据存储电极，
所述第一数据存储图案包括背对彼此的第一侧表面和第二侧表面，并且
所述第一上部数据存储电极被设置为相比于所述第一数据存储图案的所述第二侧表面更靠近所述第一数据存储图案的所述第一侧表面。
13.根据权利要求12所述的半导体器件，其中，所述第一上部数据存储电极和所述第一下部数据存储电极彼此面对，并且
所述第一上部数据存储电极和所述第一下部数据存储电极的相面对的表面具有相同的尺寸。
14.根据权利要求12所述的半导体器件，进一步包括：
第三导线，所述第三导线设置在所述第二导线上方并与所述第一导线重叠；以及
第二数据存储结构，所述第二数据存储结构置于所述第二导线与所述第三导线之间，
其中，所述第二数据存储结构包括在垂直于所述衬底的表面的方向上依次布置的第二下部数据存储电极、第二数据存储图案和第二上部数据存储电极，
所述第一下部数据存储电极包括与所述第一数据存储图案接触的第一部分和自所述第一部分的底部在所述第一方向上延伸的且与所述第一导线接触的第二部分，
所述第二下部数据存储电极包括与所述第二数据存储图案接触的第一部分和自所述第一部分的底部在所述第二方向上延伸且与所述第二导线接触的第二部分，并且
所述第一上部数据存储电极在所述第一方向上的宽度和所述第一下部数据存储电极的所述第一部分在所述第一方向上的宽度，与所述第二上部数据存储电极在所述第二方向上的宽度和所述第二下部数据存储电极的所述第一部分在所述第二方向上的宽度相同。
15.根据权利要求14所述的半导体器件，进一步包括：
第一选择器结构，所述第一选择器结构置于所述第一数据存储结构与所述第二导线之间；以及
第二选择器结构，所述第二选择器结构置于所述第二数据存储结构与所述第三导线之间，
其中，所述第一选择器结构和所述第二选择器结构包括阈值开关器件，并且
所述第一数据存储图案和所述第二数据存储图案由相变材料形成。
16.一种半导体器件，包括：
第一字线，所述第一字线设置在衬底上，并在平行于所述衬底的表面的第一方向上延伸；
位线，所述位线设置在所述第一字线上方，并在垂直于所述第一方向且平行于所述衬底的表面的第二方向上延伸；
第二字线，所述第二字线设置在所述位线上方并在所述第一方向上延伸；
第一数据存储结构，所述第一数据存储结构位于所述第一字线与所述位线之间；以及
第二数据存储结构，所述第二数据存储结构位于所述位线与所述第二字线之间，
其中，所述第一数据存储结构包括在垂直于所述衬底的表面的方向上依次布置的第一下部数据存储电极、第一数据存储图案和第一上部数据存储电极，
所述第一下部数据存储电极的第一部分具有所述第一方向上的宽度和所述第二方向上的长度，所述第二方向上的长度大于所述第一方向上的宽度，
所述第一上部数据存储电极具有与所述第一下部数据存储电极的所述第一部分相同的所述第一方向上的宽度和相同的所述第二方向上的长度，以及
所述第一数据存储图案在所述第一方向上的宽度大于所述第一下部数据存储电极的所述第一部分在所述第一方向上的宽度。
17.根据权利要求16所述的半导体器件，其中，所述第一上部数据存储电极自对准到所述第一下部数据存储电极的所述第一部分。
18.根据权利要求16所述的半导体器件，其中，所述第二数据存储结构包括第二下部数据存储电极、设置在所述第二下部数据存储电极上的第二数据存储图案和设置在所述第二数据存储图案上的第二上部数据存储电极，并且
所述第二数据存储结构具有通过将与所述第一数据存储结构相同的结构在平行于所述衬底的表面的方向上旋转90度而形成的形状。
19.根据权利要求18所述的半导体器件，进一步包括：
第一选择器结构，所述第一选择器结构位于所述第一数据存储结构与所述位线之间；以及
第二选择器结构，所述第二选择器结构位于所述第二数据存储结构与所述第二字线之间，
其中，所述第一数据存储图案包括与所述第一下部数据存储电极接触的第一数据存储区域，并且
所述第二数据存储图案包括与所述第二上部数据存储电极接触的第二数据存储区域。
20.根据权利要求16所述的半导体器件，其中，所述第一下部数据存储电极包括自所述第一下部数据存储电极的所述第一部分的底部在所述第一方向上延伸并与所述第一字线接触的第二部分。
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