CN110875428A - 可变电阻存储器件和制造可变电阻存储器件的方法 - Google Patents

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Abstract

一种可变电阻存储器件可以包括：堆叠在衬底上的绝缘层；穿透绝缘层的第一导电线；在绝缘层之间的切换图案；相变图案，在第一导电线和每个切换图案之间；以及盖图案，设置在相变图案和第一导电线之间并且设置在由相变图案围绕的区域中。

Description

可变电阻存储器件和制造可变电阻存储器件的方法
技术领域
本公开的方面涉及可变电阻存储器件，更具体地，涉及垂直堆叠型可变电阻存储器件。
背景技术
半导体器件已越来越集成以提供改善的性能特性和更低的制造成本。由于半导体器件的集成密度影响半导体器件的成本，因此对更高度集成的半导体器件存在需求。典型的二维(2D)或平面半导体器件的集成密度可主要由单位存储单元所占据的面积确定。典型的2D或平面半导体器件的集成密度可极大地受到形成精细图案的技术影响，因为形成更精细的图案与单位存储单元所占据的面积的减小相关。然而，因为形成精细图案需要极其昂贵的设备，所以2D半导体器件的集成密度持续增大但仍受限制。已经开发了包括三维排列的存储单元的三维(3D)半导体器件来克服这些限制。此外，已经开发了下一代半导体存储器件(例如，磁随机存取存储(MRAM)器件和相变随机存取存储(PRAM)器件)以提供更高性能的半导体存储器件，包括具有更低功耗的更高性能的半导体存储器件。
发明内容
本公开的方面可以提供具有改善的可靠性的可变电阻存储器件。
本公开的方面也可以提供具有改善的电特性的可变电阻存储器件。
在一些方面，一种可变电阻存储器件可以包括：堆叠在衬底上的绝缘层；穿透绝缘层的第一导电线；在绝缘层之间的切换图案；相变图案，在第一导电线和每个切换图案之间；以及盖图案，设置在相变图案和第一导电线之间并且设置在由相变图案围绕的区域中。
在一些方面，一种可变电阻存储器件可以包括堆叠在衬底上的绝缘层、穿透绝缘层的第一导电线、在绝缘层之间的切换图案、以及在第一导电线和每个切换图案之间的相变图案。相变图案可以包括交替地堆叠在每个切换图案的侧壁上的第一材料层和第二材料层。
在一些方面，一种可变电阻存储器件可以包括：第一导电线，在衬底上彼此平行并且在第一方向上彼此间隔开；第二导电线，沿垂直于衬底的顶表面的方向延伸，并且设置在第一导电线之间；以及相变图案，在第一导电线的每个与第二导电线之间。相变图案可以具有从相变图案的与第二导电线接触的侧壁凹入的区域。
附图说明
本公开所描述的本发明构思将由附图和随附的详细描述变得更加明显。
图1是示出根据本发明构思的可变电阻存储器件的俯视图。
图2是沿图1的线I-I'截取以示出图1的可变电阻存储器件的方面的剖视图。
图3A是图1的相变图案的放大视图。
图3B是图2的部分“A”的放大视图。
图4A至图9A是示出根据本发明构思的制造可变电阻存储器件的方法的方面的俯视图。
图4B至图9B是分别沿图4A至图9A的线I-I'截取以示出根据本发明构思的制造可变电阻存储器件的方法的方面的剖视图。
具体实施方式
图1是示出根据本发明构思的可变电阻存储器件的俯视图。图2是沿图1的线I-I'截取以示出图1的可变电阻存储器件的方面的剖视图。图3A是图1的相变图案的放大视图。图3B是图2的部分“A”的放大视图。
参照图1和图2，绝缘层200可以顺序地堆叠在衬底100上。例如，绝缘层200可以在与衬底100的顶表面垂直的第三方向Z上彼此间隔开。绝缘层200中最下面的绝缘层可以与衬底100的顶表面接触。每个绝缘层200可以包括例如硅氮化物层。例如，衬底100可以是由硅、锗或硅锗形成的半导体衬底，或者可以是绝缘体上硅(SOI)衬底或绝缘体上锗(GOI)衬底。填充绝缘图案210可以设置在衬底100上。填充绝缘图案210可以穿透衬底100的顶表面上的绝缘层200。例如，填充绝缘图案210可以在第一方向X上以相等的间隔排列。每个填充绝缘图案210可以具有在交叉第一方向X的第二方向Y上的长轴。例如，填充绝缘图案210可以包括氧化物、氮化物和/或氮氧化物。
第一导电线CL1可以设置在填充绝缘图案210的两侧。例如，当在俯视图中看时，填充绝缘图案210可以设置在一对第一导电线CL1之间。每个第一导电线CL1可以在沿第三方向Z彼此相邻的绝缘层200之间沿第一方向X延伸。第一导电线CL1可以在第三方向Z上堆叠，并且可以彼此垂直地间隔开且绝缘层200插置在它们之间。第一导电线CL1可以与绝缘层200的顶表面和底表面以及填充绝缘图案210的侧壁接触。第一导电线CL1可以是例如字线。第一导电线CL1可以包括金属材料(例如，钨、铜或铝)。
第二导电线CL2可以设置在填充绝缘图案210之间。第二导电线CL2可以设置在衬底100的顶表面上，并且可以穿透设置在填充绝缘图案210之间的绝缘层200。第二导电线CL2可以与衬底100的顶表面接触。第二导电线CL2可以彼此间隔开，并沿第一方向X布置且填充绝缘图案210插置在它们之间。每个第二导电线CL2可以包括金属图案221和金属阻挡图案223。金属图案221可以在衬底100的顶表面上沿第三方向Z延伸，并且可以穿透绝缘层200。金属阻挡图案223可以围绕金属图案221的侧壁。金属图案221可以包括金属材料(例如，钨)。金属阻挡图案223可以包括金属氮化物(例如，TiN)。
存储单元MC1和MC2可以设置在第一导电线CL1和第二导电线CL2之间。存储单元MC1和MC2的每个可以设置在沿第三方向Z彼此相邻的绝缘层200之间。更详细地，存储单元MC1和MC2的每个可以设置在空间SA中，空间SA被限定在沿第一方向X彼此相邻的填充绝缘图案210之间以及沿第三方向Z彼此相邻的绝缘层200之间。存储单元MC1和MC2可以包括第一存储单元MC1和第二存储单元MC2。第一存储单元MC1可以设置在每个第二导电线CL2的一侧(例如，在第二导电线CL2的第一侧)，并且第二存储单元MC2可以设置在每个第二导电线CL2的另一侧(例如，在第二导电线CL2的第二侧)。第一存储单元MC1可以在第二方向Y上与第二存储单元MC2间隔开且第二导电线CL2插置在它们之间。例如，每个第二导电线CL2可以设置在一对第一存储单元MC1和第二存储单元MC2之间。
如图1所示，当在俯视图中看时，沿第一方向X布置的存储单元MC1或MC2可以彼此间隔开且填充绝缘图案210插置在它们之间。例如，第一存储单元MC1可以在第一方向X上彼此间隔开且填充绝缘图案210插置在它们之间，第二存储单元MC2可以在第一方向X上彼此间隔开且填充绝缘图案210插置在它们之间。存储单元MC1可以在第三方向Z上彼此间隔开且绝缘层200插置在它们之间，存储单元MC2可以在第三方向Z上彼此间隔开且绝缘层200插置在它们之间。在一些实施方式中，在第二方向Y上彼此间隔开的一对第一存储单元MC1和第二存储单元MC2可以共同连接到设置在它们之间的第二导电线CL2。在一些实施方式中，设置在相同水平(即，离衬底100的上表面相同距离)处并在第一方向X上彼此间隔开的存储单元MC1或MC2可以共同连接到每个第一导电线CL1。例如，设置在相同水平处的第一存储单元MC1可以共同连接到第一导电线CL1中的一个，并且设置在相同水平处的第二存储单元MC2可以共同连接到第一导电线CL1中的另一个。
存储单元MC1和MC2的每个可以包括切换图案110、电极120、相变图案130和盖图案140。切换图案110可以设置在每个第一导电线CL1和每个第二导电线CL2之间。切换图案110可以设置在沿第三方向Z彼此相邻的两个绝缘层200之间。切换图案110可以是二极管，或者可以是基于具有非线性I-V曲线(例如，S形I-V曲线)的阈值切换现象的元件。例如，切换图案110可以是具有双向特性的双向阈值开关(OTS)元件。
在一些实施方式中，切换图案110可以是二极管。在这种情况下，切换图案110可以包括第一结图案110a和第二结图案110b。第一结图案110a可以邻近于或更靠近每个第一导电线CL1，第二结图案110b可以邻近于或更靠近每个第二导电线CL2。第一结图案110a可以具有第一导电类型，第二结图案110b可以具有与第一导电类型不同的第二导电类型。例如，第一导电类型可以是N型，并且第二导电类型可以是P型。例如，第二结图案110b可以包括第二导电类型的掺杂剂。第一结图案110a可以包括第一导电类型的掺杂剂和第二导电类型的掺杂剂。在这种情况下，在第一结图案110a中，第一导电类型掺杂剂的浓度可以高于第二导电类型掺杂剂的浓度。在一些实施方式中，切换图案110可以是具有整流特性的硅二极管或氧化物二极管。例如，切换图案110可以是P型硅和N型硅的硅二极管，或者可以是P型NiOx和N型TiOx的氧化物二极管或者P型CuOx和N型TiOx的氧化物二极管。
电极120可以设置在切换图案110和每个第二导电线CL2之间。电极120可以设置在沿第三方向Z彼此相邻的绝缘层200之间。电极120可以与切换图案110的一个侧壁111接触。例如，电极120可以与第二结图案110b的一个侧壁111接触。电极120可以包括金属。例如，电极120可以包括W、Ti、Al、Cu、C、CN、TiN、TiAlN、TiSiN、TiCN、WN、CoSiN、WSiN、TaN、TaCN、TaSiN或TiO中的至少一种。又例如，电极120可以包括金属硅化物。
现在参照图3A和图3B，相变图案130可以设置在电极120和每个第二导电线CL2之间。相变图案130可以设置在沿第三方向Z彼此相邻的绝缘层200之间。相变图案130可以沿着绝缘层200的由每个空间SA暴露的顶表面和底表面(例如，沿着空间SA的顶表面和底表面)在从电极120的与切换图案110的一个侧壁111相对的侧壁朝向第二导电线CL2的方向上延伸。相变图案130可以具有与每个第二导电线CL2接触的一个侧壁131。相变图案130可以具有从相变图案130的一个侧壁131横向凹入的区域RG。区域RG可以由相变图案130至少部分地围绕。
相变图案130可以包括第一水平部分P1、第二水平部分P2、第一垂直部分V1、第二垂直部分V2和第三垂直部分V3。第一水平部分P1可以设置在绝缘层200的由每个空间SA暴露的底表面上(例如，在空间SA的顶表面上)。第二水平部分P2可以设置在绝缘层200的由每个空间SA暴露的顶表面上(例如，在空间SA的底表面上)。第一水平部分P1和第二水平部分P2可以彼此平行。第一垂直部分V1可以设置在切换图案110的一个侧壁111上，并且可以直接设置在电极120的与切换图案110的一个侧壁111相对的侧壁上。第一垂直部分V1可以设置在第一水平部分P1和第二水平部分P2之间。第二垂直部分V2可以从第二水平部分P2延伸到由每个空间SA暴露的两个相邻的填充绝缘图案210中的一个的第一侧壁211b上。第二垂直部分V2可以与这两个相邻的填充绝缘图案210中的所述一个的第一侧壁211b接触。第二垂直部分V2可以连接到第一垂直部分V1、第一水平部分P1和第二水平部分P2。第三垂直部分V3可以从第二水平部分P2延伸到由每个空间SA暴露的两个相邻的填充绝缘图案210中的另一个的第一侧壁211a上。第三垂直部分V3可以与这两个相邻的填充绝缘图案210中的所述另一个的第一侧壁211a接触。这两个相邻的填充绝缘图案210中的所述一个的第一侧壁211a可以与这两个相邻的填充绝缘图案210中的所述另一个的第一侧壁211b相对。第三垂直部分V3可以连接到第一垂直部分V1、第一水平部分P1和第二水平部分P2。第二垂直部分V2和第三垂直部分V3可以彼此平行。
相变图案130可以包括能够基于电阻的变化而存储数据的材料。在一些实施方式中，相变图案130可以包括这样的材料，该材料的相通过温度在晶态和非晶态之间可以可逆地改变。例如，相变图案130可以包括含Te或Se(例如，硫族元素)中的至少一种以及Ge、Sb、Bi、Pb、Sn、Ag、As、S、Si、In、Ti、Ga、P、O或C中的至少一种的化合物。例如，相变图案130可以包括GeSbTe、GeTeAs、SbTeSe、GeTe、SbTe、SeTeSn、GeTeSe、SbSeBi、GeBiTe、GeTeTi、InSe、GaTeSe或InSbTe中的至少一种。相变图案130还可以包括杂质。例如，杂质可以包括碳(C)、氮(N)或硅(Si)。
如图3B所示，相变图案130可以包括多个材料层132和134。多个材料层132和134可以包括第一材料层132和第二材料层134。第一材料层132和第二材料层134可以在切换图案110的一个侧壁111上沿第二方向Y交替地堆叠，并且可以直接在电极120的与切换图案110的一个侧壁111相对的侧壁上交替地堆叠。第一材料层132和第二材料层134可以延伸到绝缘层200的顶表面和底表面以及由每个空间SA暴露的两个相邻的填充绝缘图案210的第一侧壁211a和211b上。换言之，第一材料层132和第二材料层134可以延伸到空间SA的顶表面和底表面及其它侧壁上。第一材料层132可以包括与第二材料层134的材料不同的材料。第一材料层132和第二材料层134可以包括相变材料。例如，第一材料层132可以包括GeTe、InTe或GeTe，第二材料层134可以包括Sb2Te3或Bi2Te3。
在一些实施方式中，相变图案130可以不包括交替堆叠的两种或更多种层，并且可以不同于图3B的所示示例。在一些实施方式中，相变图案130可以包括钙钛矿化合物或导电金属氧化物中的至少一种。相变图案130可以具有导电金属氧化物层和隧道绝缘层的双层结构，或者可以具有第一导电金属氧化物层、隧道绝缘层和第二导电金属氧化物层的三层结构。在一些情况下，隧道绝缘层可以包括铝氧化物、铪氧化物或硅氧化物。
盖图案140可以设置在相变图案130的区域RG中。盖图案140可以设置在相变图案130和每个第二导电线CL2之间。当在剖视图中看时，盖图案140的可与每个第二导电线CL2接触的一个侧壁141可以与每个第二导电线CL2的侧壁对准。盖图案140可以包括硅氧化物或硅氮化物中的至少一种作为示例。
隔离绝缘图案150可以在衬底100的顶表面上沿第三方向Z延伸。隔离绝缘图案150可以与衬底100的顶表面接触。隔离绝缘图案150可以穿透第一导电线CL1和绝缘层200。当在俯视图中看时，隔离绝缘图案150可以设置在填充绝缘图案210的两侧，并且可以沿第一方向X延伸。每个第一导电线CL1可以包括通过每个隔离绝缘图案150彼此隔开的第一分隔导电线SCL1和第二分隔导电线SCL2。
图4A至图9A是示出根据本发明构思的制造可变电阻存储器件的方法的方面的俯视图。图4B至图9B是分别沿图4A至图9A的线I-I'截取以示出根据本发明构思的制造可变电阻存储器件的方法的方面的剖视图。
参照图4A和图4B，层结构LS可以在衬底100上形成。层结构LS可以包括绝缘层200和牺牲层300。绝缘层200和牺牲层300可以交替地堆叠在衬底100上。最下面的绝缘层200可以是层结构LS的最下层，最上面的绝缘层200可以是层结构LS的最上层。每个绝缘层200可以包括例如硅氮化物层。在一些实施方式中，牺牲层300可以包括硫族化物材料。在一些实施方式中，牺牲层300可以由与上述第二结图案110b相同的材料形成。或者，牺牲层300可以由与上述双向阈值开关(OTS)元件相同的材料形成。当牺牲层300由与OTS元件相同的材料形成时，下面将描述的形成第一结图案110a的工艺可以被省略。
填充绝缘图案210可以在层结构LS中形成。在一些实施方式中，层结构LS可以被图案化以在层结构LS中形成开口O，并且绝缘材料可以被形成以填充开口O。随后，可以对绝缘材料执行平坦化工艺直到暴露层结构LS的顶表面，从而形成填充绝缘图案210。填充绝缘图案210可以在第一方向X上彼此间隔开，并且每个填充绝缘图案210可以具有在交叉第一方向X的第二方向Y上的长轴。例如，填充绝缘图案210可以包括氧化物、氮化物和/或氮氧化物。
参照图5A和图5B，沟槽T可以在层结构LS中形成。例如，掩模图案(未示出)可以在层结构LS上形成，并且层结构LS可以使用该掩模图案作为蚀刻掩模被蚀刻以形成沟槽T。沟槽T可以形成在填充绝缘图案210的两侧，并且可以沿第一方向X延伸。在一些实施方式中，层结构LS可以通过沟槽T的形成被划分为多个层结构SLS。所述多个层结构SLS可以在第二方向Y上彼此间隔开。
由沟槽T暴露的牺牲层300可以被蚀刻，以使牺牲层300的侧壁凹入。因此，每个第一凹陷区域R1可以在沿垂直于衬底100的顶表面的第三方向Z彼此相邻的每对绝缘层200之间形成。牺牲层300在彼此相邻的沟槽T之间在第二方向Y上的宽度可以通过第一凹陷区域R1的形成被减小。例如，沟槽T和第一凹陷区域R1可以暴露填充绝缘图案210的平行于第二方向Y的侧壁。沟槽T和第一凹陷区域R1可以暴露绝缘层200的侧壁、绝缘层200的由牺牲层300暴露的顶表面和底表面、以及牺牲层300的侧壁。在一些实施方式中，由于第一凹陷区域R1的形成，每个层结构SLS可以设置在沿第一方向X彼此相邻的填充绝缘图案210之间。层结构SLS可以在第一方向X上彼此间隔开。
参照图6A和图6B，牺牲层300的由第一凹陷区域R1暴露的部分可以用第一导电类型的掺杂剂掺杂。因此，第一结图案110a可以在每个牺牲层300的两侧形成。第一导电类型的掺杂剂可以不同于第二导电类型的掺杂剂。在一些实施方式中，牺牲层300可以包括第二导电类型的掺杂剂。因此，第一结图案110a可以包括第一导电类型的掺杂剂和第二导电类型的掺杂剂。
在形成第一结图案110a之后，第一导电线CL1可以在第一凹陷区域R1中形成。例如，导电层可以被形成以填充第一凹陷区域R1和沟槽T，然后，沟槽T中的导电层可以被去除直到暴露衬底100的顶表面，从而形成第一导电线CL1。第一导电线CL1可以局部地形成在第一凹陷区域R1中。第一导电线CL1可以沿第一方向X延伸。第一导电线CL1可以与第一结图案110a的侧壁、绝缘层200的由第一凹陷区域R1暴露的顶表面和底表面、以及填充绝缘图案210的侧壁接触。
隔离绝缘图案150可以分别形成在沟槽T中。例如，绝缘层可以被形成以填充沟槽T并覆盖层结构SLS的顶表面，并且可以对绝缘层执行平坦化工艺直到暴露层结构SLS的顶表面，从而形成隔离绝缘图案150。每个隔离绝缘图案150可以沿第一方向X延伸，并且可以设置在沿第二方向Y彼此相邻的第一导电线CL1之间。例如，隔离绝缘图案150可以包括氧化物、氮化物和/或氮氧化物。
参照图7A和图7B，电极孔EH可以在层结构SLS中形成。例如，掩模图案(未示出)可以在层结构SLS和填充绝缘图案210上形成，并且层结构SLS可以使用该掩模图案作为蚀刻掩模被蚀刻以形成电极孔EH。例如，蚀刻工艺可以是各向异性蚀刻工艺。电极孔EH可以彼此间隔开并沿第一方向X排列。每个电极孔EH可以设置在沿第二方向Y彼此相邻的第一导电线CL1之间，并且可以形成在沿第二方向Y彼此面对的第一结图案110a之间。每个电极孔EH可以在第二方向Y上划分每个层结构SLS。换言之，电极孔EH可以将设置在填充绝缘图案210之间的单个层结构SLS划分成在第二方向Y上彼此间隔开的两个层结构SLS。电极孔EH暴露沿第一方向X彼此相邻的填充绝缘图案210的侧壁的部分、在第二方向Y上彼此间隔开的层结构SLS的侧壁、以及衬底100的顶表面的一部分。
牺牲层300的由电极孔EH暴露的部分可以被蚀刻以形成第二凹陷区域R2。例如，第二凹陷区域R2可以通过蚀刻层结构SLS的牺牲层300的部分而形成。每个第二凹陷区域R2可以形成在沿第三方向Z彼此相邻的绝缘层200之间。牺牲层300的部分可以被蚀刻，因而牺牲层300的侧壁可以从绝缘层200的侧壁横向地凹入。牺牲层300在第二方向Y上的宽度通过第二凹陷区域R2的形成被减小。牺牲层300的侧壁、绝缘层200的顶表面和底表面的部分、以及填充绝缘图案210的平行于第二方向Y的侧壁的部分可以由第二凹陷区域R2暴露。
电极120可以分别形成在牺牲层300的由第二凹陷区域R2暴露的侧壁上。在一些实施方式中，电极120的形成可以包括形成覆盖牺牲层300的由第二凹陷区域R2暴露的侧壁的金属层、执行热处理工艺以使金属层与牺牲层300的侧壁反应、以及去除金属层的未与牺牲层300的侧壁反应的剩余部分。在一些情况下，电极120可以包括金属硅化物。牺牲层300的未与金属层反应的剩余部分可以被称为第二结图案110b。第二结图案110b可以包括第二导电类型的掺杂剂。每个第一结图案110a和每个第二结图案110b可以构成切换图案110。
在某些实施方式中，电极120的形成可以包括形成填充第二凹陷区域R2和部分电极孔EH的金属层、去除形成在电极孔EH中的金属层、以及蚀刻第二凹陷区域R2中的金属层直到具有期望厚度的金属层保留在每个第二凹陷区域R2中。在这种情况下，电极120可以包括金属。保留在绝缘层200之间的牺牲层300可以被称为第二结图案110b。
参照图8A和图8B，相变层310可以在最上面的绝缘层200上形成。相变层310可以共形地覆盖最上面的绝缘层200的顶表面、绝缘层200和填充绝缘图案210的由电极孔EH暴露的侧壁、绝缘层200的由第二凹陷区域R2暴露的顶表面和底表面、以及电极120的由第二凹陷区域R2暴露的侧壁。相变层310也可以覆盖衬底100的顶表面的由电极孔EH暴露的部分。
在一些实施方式中，相变层310可以包括能够基于电阻的变化而存储数据的材料。在一些实施方式中，相变层310可以包括这样的材料，该材料的相通过温度和/或冷却速度在晶态和非晶态之间可以可逆地改变。例如，相变层310可以包括含Te或Se(例如，硫族元素)中的至少一种以及Ge、Sb、Bi、Pb、Sn、Ag、As、S、Si、In、Ti、Ga、P、O或C中的至少一种的化合物。例如，相变层310可以包括GeSbTe、GeTeAs、SbTeSe、GeTe、SbTe、SeTeSn、GeTeSe、SbSeBi、GeBiTe、GeTeTi、InSe、GaTeSe或InSbTe中的至少一种。相变层310还可以包括杂质。例如，杂质可以包括碳(C)、氮(N)或硅(Si)。
在某些实施方式中，相变层310可以包括钙钛矿化合物或导电金属氧化物中的至少一种。相变层310可以具有导电金属氧化物层和隧道绝缘层的双层结构，或者可以具有第一导电金属氧化物层、隧道绝缘层和第二导电金属氧化物层的三层结构。在这种情况下，隧道绝缘层可以包括铝氧化物、铪氧化物或硅氧化物。
例如，相变层310可以通过执行原子层沉积(ALD)工艺而形成。参照图8A、图8B和图3B，相变层310可以通过多次重复沉积循环而形成。沉积循环可以包括：通过将第一反应物供应到衬底100上以使第一反应物吸附到绝缘层200的表面、填充绝缘图案210的侧壁、衬底100的顶表面的部分、以及电极120的由电极孔EH和第二凹陷区域R2暴露的侧壁上，形成第一材料层132；通过使用惰性气体去除未形成为第一材料层132的第一反应物；通过将第二反应物供应到衬底100上以使第二反应物吸附到第一材料层132的表面，形成第二材料层134；以及通过使用惰性气体去除未形成为第二材料层134的第二反应物。例如，第一材料层132和第二材料层134可以交替地形成在绝缘层200的表面、填充绝缘图案210的侧壁、衬底100的顶表面的部分、以及电极120的由电极孔EH和第二凹陷区域R2暴露的侧壁上。换言之，相变层310可以包括第一材料层132和第二材料层134。第一材料层132和第二材料层134可以包括相变材料。例如，第一材料层132可以包括GeTe、InTe或GeTe，第二材料层134可以包括Sb2Te3或Bi2Te3。
相变层310可以具有约
Figure BDA0002172469680000111
至约
Figure BDA0002172469680000112
的厚度。在形成相变层310之后可以执行热处理工艺。热处理工艺的温度可以在约250摄氏度至约350摄氏度的范围内。
根据本发明构思的实施方式，相变层310可以使用ALD工艺形成，因而可以形成高密度相变层310。结果，可以防止在通过图案化相变层310形成的相变图案130中形成空隙，因而可以提高可变电阻存储器件的可靠性。
根据本发明构思的实施方式，由通过ALD工艺形成的相变层310形成的相变图案130的体积可以小于第二凹陷区域R2的总体积。换言之，相变图案310可以部分填充第二凹陷区域R2。因为重置电流随着相变图案130的体积减小而减小，所以可以降低可变电阻存储器件的功耗。
盖层320可以在相变层310上形成。盖层320可以覆盖相变层310的顶表面，并且可以填充具有相变层310的第二凹陷区域R2和电极孔EH。例如，盖层320可以通过执行ALD工艺而形成。在沉积工艺中使用的沉积源可以包括能在低温下沉积并与相变层310具有低反应性的材料。例如，沉积源可以包括SiH4、SiH2I2或SiI4。盖层320的工艺温度可以在约100摄氏度至约300摄氏度的范围内。在沉积了盖层320之后可以执行额外的热处理工艺。额外的热处理工艺可以在约200摄氏度至约400摄氏度的温度下执行。
参照图9A和图9B，形成在电极孔EH中的相变层310和盖层320可以被去除，以在第二凹陷区域R2中形成相变图案130和盖图案140。相变图案130和盖图案140可以局部地形成在第二凹陷区域R2中。例如，相变图案130可以共形地覆盖填充绝缘图案210的侧壁、电极120的面对电极孔EH的侧壁、以及绝缘层200的由第二凹陷区域R2暴露的顶表面和底表面。盖图案140可以填充具有相变图案130的第二凹陷区域R2。盖图案140的侧壁、填充绝缘图案210的侧壁和相变图案130的侧壁可以通过去除工艺经由电极孔EH暴露。去除工艺可以是各向同性蚀刻工艺。例如，去除工艺可以使用包括H、Br、I或F的蚀刻气体。去除工艺可以使用具有约1MHz至约5GHz的频率的脉冲来执行。
在形成相变图案130和盖图案140之后，可以对电极孔EH的侧壁执行表面处理工艺。电极孔EH的侧壁可以通过表面处理工艺变得均匀地平坦。表面处理工艺可以使用例如氢氟酸(HF)。
再次参照图1和图2，第二导电线CL2可以分别形成在电极孔EH中。第二导电线CL2的形成可以包括形成金属阻挡图案223和形成金属图案221。金属阻挡图案223可以使用低温沉积工艺形成。金属阻挡图案223可以共形地覆盖由电极孔EH暴露的填充绝缘图案210的侧壁、相变图案130的侧壁、以及盖图案140的侧壁。金属阻挡图案223的沉积工艺可以在约200摄氏度至约400摄氏度的温度下执行。因为金属阻挡图案223在低温下形成，所以可以防止相变图案130的挥发。金属阻挡图案223可以用作相变图案130和金属图案221之间的阻挡层以及用于形成金属图案221的籽晶层。
金属图案221可以形成在由电极孔EH中的金属阻挡图案223围绕的空间中。金属图案221可以填充电极孔EH。
根据本发明构思的实施方式，可以通过执行ALD工艺形成高密度相变层。结果，可以防止在通过图案化相变层而形成的相变图案中形成空隙，因而可以提高可变电阻存储器件的可靠性。
根据本发明构思的实施方式，可以减小使用ALD工艺形成的相变图案的体积。因为重置电流随着相变图案的体积减小而减小，所以可以降低可变电阻存储器件的功耗。
虽然已经参照示例实施方式描述了本发明构思，但是对本领域技术人员将明显的是，可以进行各种改变和修改而不脱离本公开的范围。因此，应理解，上述实施方式不是限制性的，而是说明性的。因此，本公开的范围将由所附权利要求及其等同物的可允许的最宽解释确定，并且不应受前面的描述约束或限制。
本申请要求享有2018年8月29日向韩国知识产权局提交的韩国专利申请第10-2018-0101800号的优先权，其公开通过引用全文合并于此。

Claims (25)

1.一种可变电阻存储器件，包括：
堆叠在衬底上的绝缘层；
穿透所述绝缘层的第一导电线；
在所述绝缘层之间的切换图案；
相变图案，在所述第一导电线和每个所述切换图案之间；以及
盖图案，在所述相变图案和所述第一导电线之间，并且被所述相变图案至少部分地围绕。
2.根据权利要求1所述的可变电阻存储器件，其中所述相变图案和所述盖图案与所述第一导电线接触。
3.根据权利要求1所述的可变电阻存储器件，其中所述盖图案包括硅氮化物或硅氧化物。
4.根据权利要求1所述的可变电阻存储器件，其中所述相变图案包括第一材料层和第二材料层，所述第一材料层和所述第二材料层交替地堆叠在每个所述切换图案的侧壁上。
5.根据权利要求1所述的可变电阻存储器件，其中所述第一导电线与所述衬底接触。
6.根据权利要求1所述的可变电阻存储器件，其中所述绝缘层中的至少一个与所述衬底接触。
7.根据权利要求1所述的可变电阻存储器件，还包括：
第一填充绝缘图案和第二填充绝缘图案，当在俯视图中看时，所述第一填充绝缘图案和所述第二填充绝缘图案彼此间隔开且所述第一导电线插置在它们之间，
其中所述相变图案包括：
第一水平部分，接触所述绝缘层的上部绝缘层的底表面；
第二水平部分，接触所述绝缘层的与所述上部绝缘层垂直相邻的下部绝缘层的顶表面；
第一垂直部分，在所述切换图案的侧壁上并且连接所述第一水平部分和所述第二水平部分；
第二垂直部分，从所述第二水平部分延伸到所述第一填充绝缘图案的侧壁上；以及
第三垂直部分，从所述第二水平部分延伸到所述第二填充绝缘图案的侧壁上，所述第二填充绝缘图案的所述侧壁与所述第一填充绝缘图案的所述侧壁相对。
8.根据权利要求1所述的可变电阻存储器件，还包括：
电极，在所述相变图案和每个所述切换图案之间；
隔离绝缘图案，在所述绝缘层的一侧设置在所述衬底的顶表面上；以及
第二导电线，在所述隔离绝缘图案和每个所述切换图案之间。
9.根据权利要求8所述的可变电阻存储器件，其中所述第二导电线设置在所述绝缘层之间。
10.根据权利要求1所述的可变电阻存储器件，其中每个所述切换图案是二极管。
11.一种可变电阻存储器件，包括：
堆叠在衬底上的绝缘层；
穿透所述绝缘层的第一导电线；
在所述绝缘层之间的切换图案；以及
相变图案，在所述第一导电线和每个所述切换图案之间，
其中所述相变图案包括第一材料层和第二材料层，所述第一材料层和所述第二材料层交替地堆叠在每个所述切换图案的侧壁上。
12.根据权利要求11所述的可变电阻存储器件，其中所述第一材料层包括GeTe、InTe或GeTe，并且
其中所述第二材料层包括Sb2Te3或Bi2Te3。
13.根据权利要求11所述的可变电阻存储器件，其中所述相变图案包括：
垂直部分，在每个所述切换图案的所述侧壁上；
第一水平部分，朝向所述第一导电线延伸并且接触所述绝缘层的上部绝缘层的底表面；以及
第二水平部分，朝向所述第一导电线延伸并且接触所述绝缘层的与所述上部绝缘层垂直相邻的下部绝缘层的顶表面，
其中所述第二水平部分平行于所述第一水平部分。
14.根据权利要求13所述的可变电阻存储器件，还包括：
盖图案，在所述相变图案和所述第一导电线之间，
其中所述盖图案被所述相变图案至少部分地围绕，以及
其中所述相变图案与所述第一导电线接触。
15.根据权利要求11所述的可变电阻存储器件，还包括：
盖图案，在所述相变图案和所述第一导电线之间，
其中所述盖图案与所述第一导电线接触。
16.根据权利要求11所述的可变电阻存储器件，还包括：
盖图案，在所述相变图案和所述第一导电线之间，
其中所述盖图案的与所述第一导电线接触的侧壁与所述第一导电线的侧壁对准。
17.根据权利要求11所述的可变电阻存储器件，其中所述第一导电线包括：
穿透所述绝缘层的金属图案；以及
围绕所述金属图案的金属阻挡图案。
18.根据权利要求11所述的可变电阻存储器件，还包括：
第二导电线，在所述第一导电线的两侧并且设置在所述绝缘层之间，
其中每个所述切换图案设置在所述相变图案和每个所述第二导电线之间。
19.一种可变电阻存储器件，包括：
第一导电线，在衬底上彼此平行并且彼此间隔开；
第二导电线，垂直于所述衬底的顶表面延伸并且设置在所述第一导电线之间；以及
相变图案，在所述第一导电线的每个与所述第二导电线之间，
其中所述相变图案具有从所述相变图案的与所述第二导电线接触的侧壁凹入的区域。
20.根据权利要求19所述的可变电阻存储器件，还包括：
在所述区域中的盖图案，
其中所述盖图案与所述第二导电线接触。
21.根据权利要求20所述的可变电阻存储器件，其中所述盖图案包括绝缘材料。
22.根据权利要求19所述的可变电阻存储器件，其中所述第一导电线在第一方向上彼此间隔开，所述可变电阻存储器件还包括：
填充绝缘图案，在垂直于所述第一方向的第二方向上彼此间隔开且所述第二导电线插置在它们之间，并且具有在所述第一方向上的长轴。
23.根据权利要求22所述的可变电阻存储器件，其中所述填充绝缘图案与所述相变图案接触。
24.根据权利要求22所述的可变电阻存储器件，其中所述填充绝缘图案与所述第一导电线接触。
25.根据权利要求19所述的可变电阻存储器件，其中所述第二导电线被提供成多个，其中所述第二导电线彼此间隔开，并且
其中所述相变图案被提供成多个，所述相变图案设置在所述第一导电线和所述第二导电线的每个之间并且彼此间隔开。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102649489B1 (ko) * 2019-01-11 2024-03-21 삼성전자주식회사 가변 저항 메모리 소자
KR20220133015A (ko) 2021-03-24 2022-10-04 삼성전자주식회사 저항성 메모리 소자
KR20230020815A (ko) * 2021-08-04 2023-02-13 삼성전자주식회사 스위칭 소자 및 이를 포함하는 메모리 소자

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102881708A (zh) * 2011-07-13 2013-01-16 海力士半导体有限公司 半导体集成电路器件及其制造方法和驱动方法
CN103370745A (zh) * 2010-12-14 2013-10-23 桑迪士克3D有限责任公司 具有带有垂直位线和选择器件的读/写元件的3d阵列的非易失性存储器及其方法
US9450023B1 (en) * 2015-04-08 2016-09-20 Sandisk Technologies Llc Vertical bit line non-volatile memory with recessed word lines
US20170062330A1 (en) * 2015-08-28 2017-03-02 Jeeyong Kim Three-dimensional semiconductor memory device

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7696077B2 (en) 2006-07-14 2010-04-13 Micron Technology, Inc. Bottom electrode contacts for semiconductor devices and methods of forming same
KR101747095B1 (ko) 2010-06-07 2017-06-15 삼성전자 주식회사 반도체 장치의 제조 방법
US8803214B2 (en) 2010-06-28 2014-08-12 Micron Technology, Inc. Three dimensional memory and methods of forming the same
KR101811308B1 (ko) 2010-11-10 2017-12-27 삼성전자주식회사 저항 변화 체를 갖는 비 휘발성 메모리 소자 및 그 제조방법
US9227456B2 (en) * 2010-12-14 2016-01-05 Sandisk 3D Llc Memories with cylindrical read/write stacks
KR101823500B1 (ko) 2011-07-11 2018-01-31 삼성전자주식회사 상변화 메모리 장치의 제조 방법
US8729523B2 (en) 2012-08-31 2014-05-20 Micron Technology, Inc. Three dimensional memory array architecture
KR101490053B1 (ko) 2012-10-17 2015-02-06 한양대학교 산학협력단 상변화 메모리 셀 및 이의 제조방법
KR102166506B1 (ko) 2012-12-26 2020-10-15 소니 세미컨덕터 솔루션즈 가부시키가이샤 기억 장치 및 그 제조 방법
US9728584B2 (en) 2013-06-11 2017-08-08 Micron Technology, Inc. Three dimensional memory array with select device
US9768234B2 (en) * 2014-05-20 2017-09-19 Crossbar, Inc. Resistive memory architecture and devices
KR102225782B1 (ko) * 2014-07-28 2021-03-10 삼성전자주식회사 가변 저항 메모리 장치 및 그 제조 방법
KR102449571B1 (ko) * 2015-08-07 2022-10-04 삼성전자주식회사 반도체 장치
KR20170042388A (ko) 2015-10-08 2017-04-19 에스케이하이닉스 주식회사 상변화 구조물을 포함하는 가변 저항 메모리 장치 및 그 제조방법
JP6775349B2 (ja) 2016-08-09 2020-10-28 東京エレクトロン株式会社 不揮発性記憶装置の製造方法
US10374014B2 (en) * 2017-10-16 2019-08-06 Sandisk Technologies Llc Multi-state phase change memory device with vertical cross-point structure

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103370745A (zh) * 2010-12-14 2013-10-23 桑迪士克3D有限责任公司 具有带有垂直位线和选择器件的读/写元件的3d阵列的非易失性存储器及其方法
CN102881708A (zh) * 2011-07-13 2013-01-16 海力士半导体有限公司 半导体集成电路器件及其制造方法和驱动方法
US9450023B1 (en) * 2015-04-08 2016-09-20 Sandisk Technologies Llc Vertical bit line non-volatile memory with recessed word lines
US20170062330A1 (en) * 2015-08-28 2017-03-02 Jeeyong Kim Three-dimensional semiconductor memory device

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