KR20170130245A - 스위칭 소자, 저항 변화 메모리 장치, 스위칭 소자의 제조 방법, 및 저항 변화 메모리 장치의 제조 방법 - Google Patents
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Abstract
일 실시 예에 따르는 스위칭 소자의 제조 방법에 있어서, 기판 상에 제1 전극층, 절연층 및 제2 전극층을 포함하는 필라 구조물을 형성한다. 상기 필라 구조물에 대하여 도펀트를 주입하여, 상기 제1 전극층 내에 제1 도핑 영역, 상기 절연층 내에 제2 도핑 영역 및 상기 제2 전극층 내에 제3 도핑 영역을 형성한다. 이때, 상기 제2 도핑 영역의 크기는 문턱 스위칭 동작 영역의 크기를 결정한다.
Description
본 개시(disclosure)는 대체로(generally) 스위칭 소자, 및 이를 포함하는 저항 변화 메모리 장치에 관한 것이다.
크로스 포인트 반도체 어레이 구조는 고집적도를 요구하는 메모리 장치의 셀 영역에 채택되고 있다. 구체적으로, 크로스 포인트 반도체 어레이 구조는 최근에 등장하는 저항 변화 메모리(Resistive RAM), 상변화 메모리(Phase Change RAM), 자기 변화 메모리(Magnetic RAM) 등에서, 서로 다른 평면 상에서 교차하는 전극 사이에서 형성되는 필라(pillar) 형태의 셀 구조로 적용되고 있다.
한편, 크로스 포인트 반도체 어레이 구조에서는, 인접하는 셀 사이에 발생하는 누설 전류(sneak current)에 의해, 셀 정보에 대한 쓰기 오류 및 읽기 오류가 발생할 가능성이 있다. 이러한 오류를 억제하기 위해, 상기 셀 내에 선택 소자를 추가적으로 배치하려는 연구가 진행되고 있다. 이러한 선택 소자로는, 트랜지스터, 다이오드, 터널 장벽 소자(tunnel barrier device), 오보닉 문턱 스위치(ovonic threshold switch) 등과 같은 스위칭 소자가 제안되고 있다.
본 개시의 일 실시 예는, 오프-전류(off-current)를 감소시킬 수 있는 스위칭 소자 및 이의 제조 방법을 제공한다.
본 개시의 다른 실시 예는, 오프-전류(Current)가 감소된 스위칭 소자를 선택 소자로 채용하는 저항 변화 메모리 장치 및 이의 제조 방법을 제공한다.
본 개시의 일 측면에 따르는 스위칭 소자의 제조 방법이 개시된다. 상기 제조 방법에 있어서, 기판 상에 제1 전극층, 절연층 및 제2 전극층을 포함하는 필라 구조물을 형성한다. 상기 필라 구조물에 대하여 도펀트를 주입하여, 상기 절연층 내에 제1 도핑 영역을 형성하고, 상기 제1 전극층 및 상기 제2 전극층 중 적어도 하나에 제2 도핑 영역을 형성한다.. 이때, 상기 제1 및 제2 도핑 영역은 서로 계면을 이루며, 상기 제1 도핑 영역은 문턱 스위칭 동작 영역을 정의한다.본 개시의 다른 측면에 따르는 스위칭 소자는 제1 전극층, 절연층 및 제2 전극층을 구비하는 필라 구조물, 상기 절연층 내에 배치되는 제1 도핑 영역, 및 상기 제1 전극층 및 상기 제2 전극층 중 적어도 하나에 배치되는 제2 도핑 영역을 포함한다. 상기 제1 및 제2 도핑 영역은 서로 계면을 이루도록 배치되고, 상기 제1 도핑 영역은 문턱 스위칭 동작 영역을 정의한다.
본 개시의 또다른 측면에 따르는 저항 변화 메모리 장치의 제조 방법이 개시된다. 기판 상에 필라 구조물의 어레이를 형성한다. 이때, 상기 필라 구조물은 하부 전극층, 저항 변화 메모리층, 중간 전극층, 절연층, 및 상부 전극층을 포함한다. 상기 필라 구조물에 대하여 도펀트를 주입하여, 상기 절연층 내에 제1 도핑 영역을 형성하고, 상기 중간 전극층 및 상기 상부 전극층 중 적어도 하나에 제2 도핑 영역을 형성한다. 이때, 상기 제1 및 제2 도핑 영역은 서로 계면을 이루며, 상기 제1 도핑 영역은 문턱 스위칭 동작 영역을 정의한다.본 개시의 또다른 측면에 따르는 저항 변화 메모리 장치는 하부 전극층, 저항 변화 메모리층, 중간 전극층, 절연층, 및 상부 전극층을 포함하는 필라 구조물을 포함한다. 또한, 상기 저항 변화 메모리 장치는 상기 절연층 내에 배치되는 제1 도핑 영역, 및 상기 중간 전극층 및 상기 상부 전극층 중 적어도 하나에 배치되는 제2 도핑 영역을 포함한다. 이때, 상기 제1 및 제2 도핑 영역은 서로 계면을 이루도록 배치되고, 상기 제1 도핑 영역은 문턱 스위칭 동작 영역을 정의한다.
상술한 본 개시의 실시 예에 따르면, 필라 구조물 내 제1 전극층, 절연층 및 제2 전극층의 적어도 일부분에 도펀트를 주입하여, 스위칭 소자의 문턱 스위칭 동작 영역을 형성할 수 있다. 상술한 방법은, 필라 구조물 내에서 문턱 스위칭 동작을 수행하는 영역을 축소시켜 스위칭 소자의 오프 전류를 감소시키고자 할 때, 상기 필라 구조물을 전체적으로 미세 패터닝하는 공정을 대체할 수 있다. 이에 따라, 상기 스위칭 소자의 제조 공정 상의 부담을 경감시킬 수 있다. 또한, 상기 주입된 도펀트는 상기 제1 전극층과 상기 절연층의 계면, 및 상기 제2 전극층과 상기 절연층의 계면 중 적어도 하나의 에너지 장벽의 높이를 증가시켜 오프-전류를 감소시킬 수 있다. 이와 같이, 본 개시의 실시 예에 따르면, 스위칭 소자의 오프 전류를 효과적으로 감소시켜, 상기 스위칭 소자의 동작 신뢰성을 향상시킬 수 있다.
상술한 본 개시의 실시 예에 따르면, 선택 소자 및 가변 저항 소자를 구비하는 저항 변화 메모리 장치를 필라 구조물의 형태로 구현할 때, 필라 구조물의 추가적인 형태 변경 없이, 상기 선택 소자의 문턱 스위칭 동작 영역의 크기를 제어할 수 있다. 구체적으로, 가변 저항 소자의 동작 영역의 크기와 무관하게 선택 소자의 문턱 스위칭 동작 영역의 크기만을 감소시킬 수 있다. 이에 따라, 상기 저항 변화 메모리 장치 내 상기 선택 소자의 오프-전류 밀도를 효과적으로 감소시킬 수 있고, 이에 따라 상기 오프-전류에 기인하는 저항 변화 메모리 장치의 동작 신뢰성 저하 문제를 해결할 수 있다.
도 1은 본 개시의 일 실시 예에 따르는 크로스-포인트 어레이 장치(cross-point array device)를 개략적으로 나타내는 사시도이다.
도 2는 도 1의 크로스-포인트 어레이 장치의 부분 확대도이다.
도 3a는 본 개시의 제1 실시 예에 따르는 스위칭 소자를 개략적으로 나타내는 수직 단면도이다.
도 3b는 도 3a에 도시된 스위칭 소자의 절연층의 수평 단면도이다.
도 4a는 본 개시의 제2 실시 예에 따르는 스위칭 소자를 개략적으로 나타내는 수직 단면도이다.
도 4b는 도 4a에 도시된 스위칭 소자의 절연층의 수평 단면도이다.
도 5a는 본 개시의 제3 실시 예에 따르는 스위칭 소자를 개략적으로 나타내는 수직 단면도이다.
도 5b는 도 5a에 도시된 스위칭 소자의 절연층의 수평 단면도이다.
도 6a는 본 개시의 제4 실시 예에 따르는 스위칭 소자를 개략적으로 나타내는 수직 단면도이다.
도 6b는 도 6a에 도시된 스위칭 소자의 절연층의 수평 단면도이다.
도 7은 본 개시의 일 실시 예에 따르는 스위칭 소자의 제조 방법을 개략적으로 나타내는 순서도이다.
도 8a 내지 도 12a는 본 개시의 일 실시 예에 따르는 저항 변화 메모리 장치의 제조 방법을 개략적으로 나타내는 평면도이다.
도 8b 내지 도 12b는 도 8a 내지 도 12a의 평면도를 I-I'로 절단하여 나타낸 단면도이다.
도 8c 내지 도 12c는 도 8a 내지 도 12a의 평면도를 Ⅱ-Ⅱ'로 절단하여 나타낸 단면도이다.
도 2는 도 1의 크로스-포인트 어레이 장치의 부분 확대도이다.
도 3a는 본 개시의 제1 실시 예에 따르는 스위칭 소자를 개략적으로 나타내는 수직 단면도이다.
도 3b는 도 3a에 도시된 스위칭 소자의 절연층의 수평 단면도이다.
도 4a는 본 개시의 제2 실시 예에 따르는 스위칭 소자를 개략적으로 나타내는 수직 단면도이다.
도 4b는 도 4a에 도시된 스위칭 소자의 절연층의 수평 단면도이다.
도 5a는 본 개시의 제3 실시 예에 따르는 스위칭 소자를 개략적으로 나타내는 수직 단면도이다.
도 5b는 도 5a에 도시된 스위칭 소자의 절연층의 수평 단면도이다.
도 6a는 본 개시의 제4 실시 예에 따르는 스위칭 소자를 개략적으로 나타내는 수직 단면도이다.
도 6b는 도 6a에 도시된 스위칭 소자의 절연층의 수평 단면도이다.
도 7은 본 개시의 일 실시 예에 따르는 스위칭 소자의 제조 방법을 개략적으로 나타내는 순서도이다.
도 8a 내지 도 12a는 본 개시의 일 실시 예에 따르는 저항 변화 메모리 장치의 제조 방법을 개략적으로 나타내는 평면도이다.
도 8b 내지 도 12b는 도 8a 내지 도 12a의 평면도를 I-I'로 절단하여 나타낸 단면도이다.
도 8c 내지 도 12c는 도 8a 내지 도 12a의 평면도를 Ⅱ-Ⅱ'로 절단하여 나타낸 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 출원의 실시 예들을 보다 상세하게 설명하고자 한다. 도면에서는 각 장치의 구성요소를 명확하게 표현하기 위하여 상기 구성요소의 폭이나 두께 등의 크기를 다소 확대하여 나타내었다. 전체적으로 도면 설명시 관찰자 시점에서 설명하였고, 따라서, 본 명세서에 기재되는 '상부', 또는 '하부'의 표현은 관찰자의 시점 변화에 따라, '상부'가 '하부'로, '하부'가 '상부'로 해석될 수도 있다. 일 요소가 다른 요소 위에 위치하는 것으로 언급되는 경우, 이는 상기 일 요소가 다른 요소 위에 바로 위치하거나 또는 그들 요소들 사이에 추가적인 요소가 개재될 수 있다는 의미를 모두 포함한다. 복수의 도면들 상에서 동일 부호는 실질적으로 서로 동일한 요소를 지칭한다.
또한, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, '포함하다' 또는 '가지다' 등의 용어는 기술되는 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 명세서에서 설명하는 스위칭 소자의 문턱 스위칭(threshold switching) 동작이란, 스위칭 소자에 외부 전압을 스윕(sweep)하면서 인가할 때 상기 스위칭 소자가 하기의 턴온 및 턴오프 상태를 순차적으로 구현하는 것을 의미할 수 있다. 먼저, 턴온 상태의 구현은, 초기 상태에서 스위칭 소자에 전압의 절대치를 순차적으로 증가시키면서 스윕할 때, 소정의 제1 문턱 전압 이상에서 동작 전류가 비선형적으로 증가하는 현상이 발생함으로써 달성할 수 있다. 그리고, 턴오프 상태의 구현은, 상기 스위칭 소자가 턴온된 상태에서 상기 스위칭 소자에 인가되는 전압의 절대치를 다시 순차적으로 감소시킬 때, 소정의 제2 문턱 전압 미만에서 동작 전류가 비선형적으로 감소하는 현상이 발생함으로써 달성할 수 있다.
도 1은 본 개시의 일 실시 예에 따르는 크로스-포인트 어레이 장치(cross-point array device)를 개략적으로 나타내는 사시도이다. 도 2는 도 1의 크로스-포인트 어레이 장치의 부분 확대도이다.
도 1을 참조하면, 크로스-포인트 어레이 장치(1)는 x-방향으로 배열되는 제1 전도성 라인(10), y-방향으로 배열되는 제2 전도성 라인(20), 및 제1 및 제2 전도성 라인(10, 20)이 중첩되는 영역에서 z-방향을 따라 배치되는 필라 구조물(30)을 포함한다. 도면의 실시 예에서는, x-방향과 y-방향은 서로 직교하는 직교 좌표계로서 도시되고 있으나, 반드시 이에 한정되지 않고, x-방향과 y-방향이 비평행한 조건을 만족하는 한 다양한 변형예가 존재할 수 있다. 한편, 필라 구조물(30)은 x-방향 및 y 방향을 따라 복수의 어레이를 구성할 수 있다.
도 2를 참조하면, 필라 구조물(30)은 하부 전극층(110), 저항 변화 메모리층(120), 중간 전극층(210), 절연층(220), 및 상부 전극층(230)을 포함할 수 있다. 이때, 하부 전극층(110), 저항 변화 메모리층(120), 및 중간 전극층(210)은 가변 저항 소자(31)를 구성할 수 있다. 중간 전극층(210), 절연층(220) 및 상부 전극층(230)은 선택 소자(32)를 구성할 수 있다. 이때, 중간 전극층(210)은 가변 저항 소자(31)와 선택 소자(32)가 공유할 수 있다. 이에 따라, 도 1 및 도 2에 도시되는 크로스-포인트 어레이 장치(1)는 가변 저항 소자(31) 및 선택 소자(32)를 구비하는 저항 변화 메모리 장치로 기능할 수 있다.
저항 변화 메모리 장치는, 제1 및 제2 전도성 라인(10, 20) 사이에서 소정 위치의 필라 구조물(30) 내부를 관통하는 전류의 크기에 따라 필라 구조물(30) 내부에 저장된 전기적 신호를 식별하는 메모리 장치로 정의될 수 있다. 상기 저항 변화 메모리 장치는, 일 예로서, 저항 변화 메모리 소자(RRAM), 상변화 메모리 소자(PRAM), 또는 자기 저항 메모리 소자(MRAM)를 포함할 수 있다. 이때, 가변 저항 소자(31)는 저항 변화 메모리층(120)의 전기적 저항에 대한 메모리 특성을 가지고, 선택 소자(32)는 외부 인가 전압에 대응하여 문턱 스위칭 동작을 수행할 수 있다.
가변 저항 소자(31)에 있어서, 하부 전극층(110) 및 중간 전극층(210)은 금속, 전도성 질화물, 전도성 산화물 등을 포함할 수 있다. 하부 전극층(110) 및 중간 전극층(210)은 일 예로서, 금(Au), 알루미늄(Al), 백금(Pt), 구리(Cu), 은(Ag), 루테늄(Ru), 티타늄(Ti), 이리듐(Ir), 텅스텐(W), 질화티타늄(TiN), 질화탄탈륨(TaN), 루테늄산화물층(RuO2) 등을 포함할 수 있다.
가변 저항 소자(31)에 있어서, 저항 변화 메모리층(120)은 외부에서 인가되는 전압에 따라, 고저항 상태와 저저항 상태로 저항이 변화하는 물질을 포함할 수 있다. 저항 변화 메모리층(120)은 일 예로서, 티타늄 산화물, 알루미늄 산화물, 니켈 산화물, 구리 산화물, 지르코늄 산화물, 망간 산화물, 하프늄 산화물, 텅스텐 산화물, 탄탈륨 산화물, 니오븀 산화물, 철산화물과 같은 금속 산화물을 포함할 수 있다. 저항 변화 메모리층(120)은 다른 예로서, PCMO(Pr0 . 7Ca0 . 3MnO3), LCMO(La1 -xCaxMnO3), BSCFO(Ba0 . 5Sr0 . 5Co0 . 8Fe0 . 2O3 -x), YBCO(YBa2Cu3O7 -x), (Ba,Sr)TiO3(Cr, Nb-doped), SrZrO3(Cr,V-doped), (La, Sr)MnO3, Sr1 - xLaxTiO3, La1 - xSrxFeO3, La 1- xSrxCoO3, SrFeO2.7, LaCoO3, RuSr2GdCu2O3, YBa2Cu3O7 등과 같은 페로브스카이트 물질을 포함할 수 있다. 저항 변화 메모리층(120)은 또다른 예로서, GexSe1 -x(Ag,Cu,Te-doped)와 같은 셀레나이드 계열의 물질 또는 Ag2S, Cu2S, CdS, ZnS 등과 같은 금속황화물을 포함할 수 있다.
선택 소자(32)는 가변 저항 소자(31)와 전기적으로 직렬 연결될 수 있다. 선택 소자(32)는 크로스-포인트 어레이 장치의 구동시, 이웃하는 필라 구조물 사이에 발생하는 누설 전류를 억제할 수 있다. 일 예로서, 상기 누설 전류의 크기는 선택 소자(32)가 턴오프 상태일 때 선택 소자(32)를 통해 발생하는 오프-전류(off-current)의 크기에 비례할 수 있다.
선택 소자(32)에 있어서, 절연층(220)은 실리콘 산화물, 실리콘 질화물, 금속 산화물, 금속 질화물 또는 이들의 둘 이상의 조합을 포함할 수 있다. 일 예로서, 절연층(220)은 알루미늄 산화물, 지르코늄 산화물, 하프늄 산화물, 텅스텐 산화물, 티타늄 산화물, 니켈 산화물, 구리 산화물, 망간 산화물, 탄탈륨 산화물, 니오븀 산화물 또는 철 산화물을 포함할 수 있다. 절연층(220)은 화학양론비를 만족하지 않는 조성의 화합물을 포함할 수 있다. 절연층(220)은 비정질 구조를 가질 수 있다.
선택 소자(32)는 후술하는 도 3A 내지 도 6A, 도 3B 내지 도 6B와 관련하여 상술하는 구조 중 적어도 하나가 적용될 수 있다. 즉, 선택 소자(32)는 절연층(220) 내에 배치되는 제1 도핑 영역을 포함할 수 있다. 상기 제1 도핑 영역은 절연층(220)의 적어도 일부분이 도펀트로 도핑되어 형성될 수 있다. 상기 제1 도핑 영역의 크기는 상기 도펀트의 분포 면적에 의해 제어될 수 있다.
한편, 상기 제1 도핑 영역은 선택 소자(32)의 문턱 스위칭 동작 영역을 정의할 수 있다. 일 예로서, 상기 제1 도핑 영역 내의 도펀트는 전도성 캐리어를 포획하거나, 상기 포획한 상기 전도성 캐리어를 전도시키는 트랩 사이트를 생성함으로써, 외부 인가되는 전압의 크기에 따라 상기 제1 도핑 영역 내에서 문턱 스위칭 동작이 수행될 수 있다. 일 실시 예에서, 상기 제1 도핑 영역은 절연층(220)의 영역보다 작도록 제어될 수 있다. 본 개시의 실시 예에서는 선택 소자(32)의 문턱 스위칭 동작이 절연층(220)의 영역보다 축소된 상기 문턱 스위칭 동작 영역을 통해 수행되므로, 선택 소자(32)의 오프 전류, 즉. 누설 전류가 효과적으로 억제될 수 있다.
한편, 절연층(220)과 인접하는 중간 전극층(210) 및 상부 전극층(230) 중 적어도 하나에는 제2 도핑 영역이 형성될 수 있다. 상기 제2 도핑 영역은 상기 제1 도핑 영역 내부의 도펀트와 동일한 도펀트에 의해 도핑될 수 있다.
제2 도핑 영역 내의 도펀트는 상기 제1 전극층 및 상기 제2 전극층 중 적어도 하나와 상기 절연층의 계면에 형성되는 에너지 장벽 높이를 제어할 수 있다. 일 예로서, 상기 계면에서의 에너지 장벽의 높이를 증가시키는 도펀트가 채택됨으로써, 상기 선택 소자의 오프 전류가 추가적으로 억제될 수 있다.
도 3a는 본 개시의 제1 실시 예에 따르는 스위칭 소자를 개략적으로 나타내는 수직 단면도이다. 도 3b는 도 3a에 도시된 스위칭 소자의 절연층의 수평 단면도이다. 도 3a 및 도 3b의 스위칭 소자(32A)는 크로스-포인트 어레이 장치(1)의 필라 구조물을(30)을 x-y 평면에 수직인 방향 및 x-y 평면에 평행한 방향으로 각각 절단한 경우, 나타나는 선택 소자(32)의 일 예일 수 있다.
도 3a를 참조하면, 스위칭 소자(32A)는 제1 전극층(310), 절연층(320), 및 제2 전극층(330)을 구비하는 필라 구조물(30A)을 포함한다. 스위칭 소자(32A)는 제1 전극층(310), 절연층(320) 및 제2 전극층(330)에 배치되는 제1 내지 제3 도핑 영역(312A, 322A, 332A)을 포함할 수 있다.
일 예로서, 필라 구조물(30A)가 소정의 폭(W)을 구비할 때, 제1 내지 제3 도핑 영역(312A, 322A, 332A)은 상기 필라 구조물의 폭(W) 보다 작은 폭(W1A, W2A, W3A) 을 구비할 수 있다. 일 실시 예에 있어서, 제1 내지 제3 도핑 영역(312A, 322A, 332A)의 폭(W1A, W2A , W3A)은 실질적으로 동일한 크기를 가질 수 있다. 다르게는, 제1 내지 제3 도핑 영역(312A, 322A, 332A)의 폭(W1A, W2A , W3A)은 적어도 하나의 폭이 나머지의 폭보다 크거나 작을 수 있다.
또한, 몇몇 다른 실시 예에서, 제1 도핑 영역(312A)의 폭(W1A)는 필라 구조물(30A)의 폭(W)보다 작은 조건을 만족시키는 범위 내에서, z-방향에 따른 위치에 따라 변화할 수 있다. 또한, 제2 도핑 영역(322A) 및 제3 도핑 영역(332A)의 폭(W2A, W3A)도 마찬가지로, 필라 구조물(30A)의 폭(W)보다 작은 조건을 만족시키는 범위 내에서, z-방향에 따른 위치에 따라 각각 변화할 수 있다.
제1 전극층(310)이 소정의 두께(T1)를 가질 때, 제1 도핑 영역(312A)은 상기 필라 구조물의 두께(T1)이하의 두께(T1A)를 가질 수 있다. 절연층(320)이 소정의 두께(T2)를 가질 때, 제2 도핑 영역(322A)은 절연층(320)의 두께(T2)와 실질적으로 동일한 두께(T2A)를 가질 수 있다. 제2 전극층(330)이 소정의 두께(T3)를 가질 때, 제3 도핑 영역(332A)은 제2 전극층(330)의 두께(T3)이하의 두께(T3A)의 두께를 가질 수 있다.
제1 내지 제3 도핑 영역(312A, 322A, 332A)은 제1 전극층(310), 절연층(320), 및 제2 전극층(330)을 도핑시키는 도펀트를 포함할 수 있다. 상기 도펀트는 제2 도핑 영역(322A)내에서이동하는 전도성 캐리어에 대한 트랩 사이트를 생성할 수 있다. 상기 트랩 사이트는 외부에서 소정의 문턱 전압보다 낮은 전압이 인가되는 경우, 전자 또는 홀과 같은 전도성 캐리어를 포획할 수 있다. 또한, 상기 트랩 사이트는 외부에서 상기 문턱 전압 이상의 전압이 인가되는 경우, 상기 포획된 전도성 캐리어를 전도시킬 수 있다. 제2 도핑 영역(322A)은 스위칭 소자(32A)의 문턱 스위칭 동작이 발생하는 문턱 스위칭 동작 영역을 정의한다.
한편, 제1 도핑 영역(312A)은 절연층(320)과의 계면(S1)을 형성할 수 있다. 일 예로서, 도시되는 바와 같이, 제1 도핑 영역(312A)는 절연층(320) 중의 제2 도핑 영역(322A)과 계면을 형성할 수 있다. 또한 제3 도핑 영역(332A)는 절연층(320) 과 계면(S2)을 형성할 수 있다. 일 예로서, 도시되는 바와 같이, 제3 도핑 영역(332A)는 절연층(320) 중의 제2 도핑 영역(322A)과 계면(S2)을 형성할 수 있다.
제1 도핑 영역(312A) 및 제3 도핑 영역(332A) 내의 상기 도펀트는, 제1 전극층(310) 및 제2 전극층(330)이 가지는 페르미 에너지 레벨(Ef)와 같은 전기적 물성을 변화시킬 수 있다. 그 결과, 제1 도핑 영역(312A) 내의 상기 도펀트는 제1 전극층(310)과 절연층(320) 사이의 계면에 형성되는 에너지 장벽 높이를 변화시킬 수 있다. 마찬가지로, 제3 도핑 영역(332A) 내의 상기 도펀트는 제2 전극층(330)과 절연층(320) 사이의 계면에 형성되는 에너지 장벽 높이를 변화시킬 수 있다. 따라서, 제1 도핑 영역(312A) 및 제3 도핑 영역(332A) 내에 주입되는 상기 도펀트를 통해, 제1 전극층(310)과 절연층(320) 사이의 계면에 형성되는 에너지 장벽 높이를 제어하고, 제2 전극층(330)과 절연층(320) 사이의 계면에 형성되는 에너지 장벽 높이를 제어할 수 있다.
일 실시 예에 있어서, 상기 도펀트는 절연층(320) 내에 전도성 캐리어의 트랩 사이트를 생성할 수 있는 조건 및, 상기 제1 및 제2 전극층(330)과 절연층(320) 사이의 에너지 장벽의 높이를 증가시킬 수 있는 조건을 모두 만족시키는 물질 중에서 선택될 수 있다. 상기 선택된 도펀트를 통해, 소정의 문턱 전압 이하에서는 상기 에너지 장벽을 넘어 전도하는 캐리어에 의해 발생하는 오프-전류 성분을 효과적으로 억제함과 동시에, 소정의 문턱 전압 이상에서는 상기 전도성 캐리어의 트랩 사이트를 문턱 스위칭 동작 영역을 효과적으로 수행할 수 있다.
도 3a를 다시 참조하면, 본 실시 예의 제1 내지 제3 도핑 영역(312A, 322A, 332A)은 필라 구조물(30A)의 일 측벽부에 배치될 수 있다. 도 3b를 참조하면, 제2 도핑 영역(322A)는 필라 구조물(30A)의 외주면(30A1)으로부터 중심축(320A) 방향으로, 소정의 두께를 가지도록 형성될 수 있다. 도시되지는 않았지만, 제1 및 제3 도핑 영역(312A, 332A)의 단면 형태는 도 3b의 제2 도핑 영역(322A)의 단면 형태와 실질적으로 동일할 수 있다.
몇몇 다른 변형 예에 있어서, 필라 구조물(30A)의 제1 내지 제3 도핑 영역(312A, 322A, 332A) 중 제1 도핑 영역(312A)이 생략될 수 있다. 또한, 몇몇 다른 변형 예에서, 필라 구조물(30A)의 제1 내지 제3 도핑 영역(312A, 322A, 332A) 중 제3 도핑 영역(332A)가 생략될 수 있다.
도 4a는 본 개시의 제2 실시 예에 따르는 스위칭 소자를 개략적으로 나타내는 수직 단면도이다. 도 4b는 도 4a에 도시된 스위칭 소자의 절연층의 수평 단면도이다. 도 4a 및 도 4b의 스위칭 소자(32B)는 크로스-포인트 어레이 장치(1)의 필라 구조물을(30)을 x-y 평면에 수직인 방향 및 x-y 평면에 평행한 방향으로 각각 절단한 경우, 나타나는 선택 소자(32)의 일 예일 수 있다.
도 4a를 참조하면, 스위칭 소자(32B)는 제1 전극층(310), 절연층(320), 및 제2 전극층(330)을 구비하는 필라 구조물(30B)을 포함한다. 본 실시 예의 제1 내지 제3 도핑 영역(312B, 322B, 332B)은 필라 구조물(30B)의 양쪽 측벽부에 배치될 수 있다. 제1 내지 제3 도핑 영역(312B, 322B, 332B)의 폭(W1B, W2B , W3B) 및 두께(T1B , T2B, T3B)와 관련된 구성은 도 4b와 관련되어 설명되는 단면 구성을 제외하고는, 도 3a 및 도 3b와 관련하여 상술한 제1 내지 제3 도핑 영역(312A, 322A, 332A)의 폭(W1A, W2A , W3A) 및 두께(T1A , T2A, T3A)의 구성과 실질적으로 동일하다.
도 4b를 참조하면, 제2 도핑 영역(322B)는 필라 구조물(30B)의 중심축(320B)에 대하여 서로 대칭을 이루도록 배치될 수 있다. 제2 도핑 영역(322B)은 필라 구조물(30B)의 외주면(30B1)으로부터 중심축(320B) 방향으로, 소정의 깊이로 형성될 수 있다. 도 4a 및 도 4b에서는 2개의 제2 도핑 영역(322B)이 중심축(320B)을 기준으로 대칭을 이루도록 배치되고 있으나, 반드시 이에 한정되는 것은 아니고 서로 분리된 3개 이상의 제2 도핑 영역(322B)이 필라 구조물(30B) 내에 중심축(320B)을 기준으로 대칭을 이루도록 배치될 수 있다. 도시되지는 않았지만, 제1 및 제3 도핑 영역(312B, 332B)의 단면 형태는 도 4b의 제2 도핑 영역(322B)의 단면 형태와 실질적으로 동일할 수 있다.
몇몇 다른 변형 예에 있어서, 필라 구조물(30B)의 제1 내지 제3 도핑 영역(312B, 322B, 332B) 중 제1 도핑 영역(312B)이 생략될 수 있다. 또한, 몇몇 다른 변형 예에서, 필라 구조물(30B)의 제1 내지 제3 도핑 영역(312B, 322B, 332B) 중 제3 도핑 영역(332B)가 생략될 수 있다.
도 5a는 본 개시의 제3 실시 예에 따르는 스위칭 소자를 개략적으로 나타내는 수직 단면도이다. 도 5b는 도 5a에 도시된 스위칭 소자의 절연층의 수평 단면도이다. 도 5a 및 도 5b의 스위칭 소자(32C)는 크로스-포인트 어레이 장치(1)의 필라 구조물을(30)을 x-y 평면에 수직인 방향 및 x-y 평면에 평행한 방향으로 각각 절단한 경우, 나타나는 선택 소자(32)의 일 예일 수 있다.
도 5a를 참조하면, 스위칭 소자(32C)는 제1 전극층(310), 절연층(320), 및 제2 전극층(330)을 구비하는 필라 구조물(30C)을 포함한다. 본 실시 예의 제1 내지 제3 도핑 영역(312C, 322C, 332C)은 필라 구조물(30C)의 양쪽 측벽부에 배치될 수 있다. 제1 내지 제3 도핑 영역(312C, 322C, 332C)의 폭(W1c, W2C , W3C) 및 두께(T1C , T2C, T3C)와 관련된 구성은 도 5b와 관련되어 설명되는 단면 구성을 제외하고는, 도 4a 및 도 4b와 관련하여 상술한 제1 내지 제3 도핑 영역(312B, 322B, 332B)의 폭(W1B, W2B , W3B) 및 두께(T1B , T2B, T3B)의 구성과 실질적으로 동일하다.
도 5b를 참조하면, 제2 도핑 영역(322C)는 필라 구조물(30C)의 둘레를 따라 배치될 수 있다. 제2 도핑 영역(322C)는 필라 구조물(30C)의 외주면(30C1)으로부터 중심축(320C) 방향으로 소정 두께(Rt)를 구비하는 밴드 형태로 배치될 수 있다. 구체적으로, 도 5b의 필라 구조물(30C)이, 중심축(320C)으로부터의 외주면(30C1)까지의 제1 반경(R1)과 중심축(320C)로부터 제2 도핑 영역(322C)의 내부 경계(30C2)까지의 제2 반경(R2)을 구비하는 경우, 제2 도핑 영역(322C)은 제1 반경(R1)과 제2 반경(R2)의 차이에 해당되는 밴드 두께(Rt)를 가질 수 있다. 도시되지는 않았지만, 제1 및 제3 도핑 영역(312C, 332C)의 단면 형태는 도 5b의 제2 도핑 영역(322C)의 단면 형태와 실질적으로 동일할 수 있다.
몇몇 다른 변형 예에 있어서, 필라 구조물(30C)의 제1 내지 제3 도핑 영역(312C, 322C, 332C) 중 제1 도핑 영역(312C)이 생략될 수 있다. 또한, 몇몇 다른 변형 예에서, 필라 구조물(30C)의 제1 내지 제3 도핑 영역(312C, 322C, 332C) 중 제3 도핑 영역(332C)가 생략될 수 있다.
도 6a는 본 개시의 제4 실시 예에 따르는 스위칭 소자를 개략적으로 나타내는 수직 단면도이다. 도 6b는 도 6a에 도시된 스위칭 소자의 절연층의 수평 단면도이다. 도 6a 및 도 6b의 스위칭 소자(32D)는 크로스-포인트 어레이 장치(1)의 필라 구조물을(30)을 x-y 평면에 수직인 방향 및 x-y 평면에 평행한 방향으로 각각 절단한 경우, 나타나는 선택 소자(32)의 일 예일 수 있다.
도 6a를 참조하면, 스위칭 소자(32D)는 제1 전극층(310), 절연층(320), 및 제2 전극층(330)을 구비하는 필라 구조물(30D)을 포함한다. 본 실시 예의 제1 내지 제3 도핑 영역(312D, 322D, 332D)은 필라 구조물(30D)의 외주면(30D1)과 이격된 내부 영역에 배치될 수 있다. 제1 내지 제3 도핑 영역(312D, 322D, 332D)의 폭(W1D, W2D, W3D) 및 두께(T1D , T2D, T3D)와 관련된 구성은 도 6b와 관련되어 설명되는 단면 구성을 제외하고는, 도 4a 및 도 4b와 관련하여 상술한 제1 내지 제3 도핑 영역(312B, 322B, 332B)의 폭(W1B, W2B , W3B) 및 두께(T1B , T2B, T3B)의 구성과 실질적으로 동일하다.
도 6b를 참조하면, 제2 도핑 영역(322D)는 필라 구조물(30D)의 외주면(30D1)과 이격된 필라 구조물(30D)의 내부 영역에 배치될 수 있다. 도시된 실시예에서, 제2 도핑 영역(322D)은 필라 구조물(30D)의 중심축(320D)를 중심으로 일 경계면(30D2)까지의 소정의 반경(R3)을 가지는 영역 내에 배치될 수 있다. 도시되지 않은 실시 예에서, 제2 도핑 영역(322D)은 다양한 형상을 가질 수 있으며, 반드시 중심축(320D)에 대하여 대칭을 이루지 않을 수도 있다. 한편, 제1 및 제3 도핑 영역(312D, 332D)의 단면 형태는 도 6b의 제2 도핑 영역(322D)의 단면 형태와 실질적으로 동일할 수 있다.
몇몇 다른 변형 예에 있어서, 필라 구조물(30D)의 제1 내지 제3 도핑 영역(312D, 322D, 332D) 중 제1 도핑 영역(312D)이 생략될 수 있다. 또한, 몇몇 다른 변형 예에서, 필라 구조물(30D)의 제1 내지 제3 도핑 영역(312D, 322D, 332D) 중 제3 도핑 영역(332D)가 생략될 수 있다.
도 7은 본 개시의 일 실시 예에 따르는 스위칭 소자의 제조 방법을 개략적으로 나타내는 순서도이다. 본 실시 예의 스위칭 소자의 제조 방법은, 도 1 및 도 2와 관련하여 상술한 크로스-포인트 어레이 장치(1)의 선택 소자(32)의 제조 방법에 적용될 수 있다.
도 7을 참조하면, S110 단계에서, 기판 상에 제1 전극층, 절연층, 및 제2 전극층을 포함하는 필라 구조물을 형성한다. 일 실시 예에서, 상기 필라 구조물을 형성하는 공정은 다음과 같이 진행될 수 있다. 상기 기판 상에, 제1 전극 물질막, 절연 물질막, 및 제2 전극 물질막을 순차적으로 적층하는 공정을 수행한다. 이어서, 상기 제1 전극 물질막, 상기 절연 물질막 및 상기 제2 전극 물질막을 패터닝하여, 복수의 행 및 열로 배열되는 필라 구조물을 제조한다. 이때, 상기 절연층은 일 예로서, 실리콘 산화물, 실리콘 질화물, 금속 산화물 및 금속 질화물 중에서 선택되는 적어도 하나를 포함할 수 있다.
S120 단계에서, 상기 필라 구조물에 대하여 도펀트를 주입하여, 제1 내지 제3 도핑 영역을 형성한다. 이때, 상기 제1 도핑 영역, 상기 제2 도핑 영역 및 상기 제3 도핑 영역은, 상기 제1 전극층, 상기 절연층 및 상기 제2 전극층 내에 각각 형성된다. 상기 제1 및 제3 도핑 영역은 상기 절연층과 계면을 이룰 수 있다.
상기 도펀트는, 일 예로서, 알루미늄(Al), 란타늄(La), 니오븀(Nb), 바나듐(V), 탄탈륨(Ta), 텅스텐(W), 크롬(Cr), 몰리브덴(Mo), 티타늄(Ti), 구리(Cu), 지르코늄(Zr) 및 하프늄(Hf)으로 이루어지는 그룹에서 선택되는 적어도 하나를 포함할 수 있다.. 상기 도펀트는 상기 제2 도핑 영역 내에서 전도성 캐리어를 포획하고 상기 포획된 전도성 캐리어를 전도시키는 트랩 사이트를 생성할 수 있다. 이에 따라, 상기 제2 도핑 영역은 상기 스위칭 소자의 문턱 스위칭 동작 영역으로 기능할 수 있다.
상기 도펀트 주입 공정은, 주입되는 상기 도펀트를 통해, 상기 제1 전극층과 상기 절연층 사이의 계면에 형성되는 에너지 장벽 높이를 제어하는 기능을 수행하거나, 상기 제2 전극층과 상기 절연층 사이의 계면에 형성되는 에너지 장벽 높이를 제어하는 기능을 수행할 수 있다. 이에 따라, 상기 도펀트는 상기 절연층 내에 전도성 캐리어의 트랩 사이트를 생성할 수 있는 조건 및, 상기 제1 및 제2 전극층과 상기 절연층 사이의 에너지 장벽의 높이를 증가시킬 수 있는 조건을 모두 만족시키는 물질 중에서 선택될 수 있다.
상기 도펀트 주입 공정은, 경사형 이온 주입 공정에 의해 상기 필라 구조물의 측벽 방향으로 진행될 수 있다. 일 실시 예에서, 상기 경사형 이온 주입 공정은 도 3a, 도 3b, 도 4a 및 도 4b에서와 같이, 필라 구조물(30A, 30B)의 일 측벽부에 상기 제1 내지 제3 도핑 영역(312A, 312B, 322A, 322B, 332A, 332B)을 형성할 수 있다. 다른 실시 예에서, 상기 경사형 이온 주입 공정은, 도 5a 및 도 5b에서와 같이, 상기 주입된 도펀트의 분포가 필라 구조물(30C)의 외주면(30C1)으로부터 중심축(320C) 방향으로 소정 두께의 밴드를 형성하도록 수행될 수 있다. 또다른 경사형 이온 주입 공정은, 도 6a 및 도 6b에서와 같이, 상기 주입된 도펀트가 필라 구조물(30D)의 외주면(30D1)과 이격된 필라 구조물(30D)의 내부 영역에 분포하도록 수행될 수 있다.
몇몇 다른 변형 예에 있어서, 상기 도펀트 주입 공정을 진행할 때, 상기 제2 전극층을 선택적으로 차폐함으로써, 상기 제3 도핑 영역을 형성하지 않을 수 있다. 또한, 몇몇 다른 변형 예에 있어서, 상기 경사형 이온 주입 공정 시 이온 주입 경사각과 같은 공정 조건을 변경함으로써, 상기 제1 도핑 영역을 형성하지 않을 수 있다.
상술한 공정을 진행함으로써, 본 개시의 일 실시 예에 따르는 스위칭 소자를 제조할 수 있다. 본 개시의 실시 예에 따르면, 필라 구조물 내 제1 전극층, 절연층 및 제2 전극층의 적어도 일부분에 도펀트를 주입하여, 스위칭 소자의 문턱 스위칭 동작 영역을 형성한다. 상술한 방법은, 상기 필라 구조물 내에 위치하는 문턱 스위칭 동작 영역의 크기를 축소시켜 오프 전류를 감소시킬 때, 상기 필라 구조물을 전체적으로 미세 패터닝하는 공정을 대체할 수 있다. 이에 따라, 상기 스위칭 소자의 제조 공정 상의 부담을 경감시킬 수 있다. 또한, 상기 주입된 도펀트는 상기 제1 전극층과 상기 절연층의 계면, 및 상기 제2 전극층과 상기 절연층의 계면에서, 에너지 장벽의 높이를 증가시켜 오프-전류를 감소시킬 수 있다. 이와 같이, 본 개시의 실시 예에 따르면, 스위칭 소자의 오프 전류를 효과적으로 감소시켜, 상기 스위칭 소자의 동작 신뢰성을 향상시킬 수 있다.
이하에서는, 본 개시의 일 실시예의 스위칭 소자를 선택 소자로 채용하는 저항 변화 메모리 장치의 제조 방법을 보다 구체적으로 설명하기로 한다.
도 8a 내지 도 12a는 본 개시의 일 실시 예에 따르는 저항 변화 메모리 장치의 제조 방법을 개략적으로 나타내는 평면도이다. 도 8b 내지 도 12b는 도 8a 내지 도 12a의 평면도를 I-I'로 절단하여 나타낸 단면도이다. 도 8c 내지 도 12c는 도 8a 내지 도 12a의 평면도를 Ⅱ-Ⅱ'로 절단하여 나타낸 단면도이다.
도 8a, 도 8b 및 도 8c를 참조하면, 기판(801) 상에 하부 전도성 라인 패턴층(805)을 형성한다. 일 실시 예에서, 하부 전도성 라인 패턴층(805)을 형성하는 공정은, 기판(801) 상에 전도성 물질막을 공지의 박막 증착 공정을 적용하여 형성한 후에, 공지의 리소그래피 및 식각 공정을 적용하여, 상기 전도성 물질막을 라인 형태로 패터닝하는 과정으로 진행될 수 있다.
기판(801)은 일 예로서, 실리콘, 갈륨비소 등의 기판일 수 있지만, 반드시 이에 한정되는 것은 아니고, 반도체 공정이 가능한, 세라믹, 폴리머, 또는 금속 재질의 기판 일 수도 있다. 상기 기판은 내부에 형성되는 집적 회로를 구비할 수 있다. 하부 전도성 라인 패턴층(805)은 공지의 금속, 전도성 금속 질화물, 전도성 금속 산화물 등을 포함할 수 있다.
도 9a, 도 9b 및 도 9c를 참조하면, 하부 전도성 라인 패턴(805) 사이를 메우는 하부 절연층(807)을 형성한다. 이어서, 하부 전도성 라인 패턴(805) 및 하부 절연층(807) 상에 하부 전극 물질막(810), 저항 변화 메모리 물질막(820), 중간 전극 물질막(830), 절연 물질막(840) 및 상부 전극 물질막(850)을 순차적으로 적층한다.
하부 전극 물질막(810), 중간 전극 물질막(830) 및 상부 전극 물질막(850)은 일 예로서, 금속, 전도성 금속 질화물, 전도성 금속 산화물 등을 포함할 수 있다. 일 예로서, 금(Au), 백금(Pt), 구리(Cu), 알루미늄(Al), 은(Ag), 루테늄(Ru), 티타늄(Ti), 이리듐(Ir), 텅스텐(W), 질화티타늄(TiN), 질화탄탈륨(TaN), 루테늄 산화물(RuO2) 등을 포함할 수 있다. 하부 전극 물질막(810), 중간 전극 물질막(830) 및 상부 전극 물질막(850)은 일 예로서, 공지의 스퍼터링법, 원자층 증착법, 증발법, 화학기상증착법, 전자빔 증착법 등을 적용하여 형성할 수 있다.
저항 변화 메모리 물질막(820)은, 일 예로서, 티타늄 산화물, 알루미늄 산화물, 니켈 산화물, 구리 산화물, 지르코늄 산화물, 망간 산화물, 하프늄 산화물, 텅스텐 산화물, 탄탈륨 산화물, 니오븀 산화물, 철산화물과 같은 금속 산화물을 포함할 수 있다. 저항 변화 메모리 물질막(820)은 다른 예로서, PCMO(Pr0 . 7Ca0 . 3MnO3), LCMO(La1-xCaxMnO3), BSCFO(Ba0 . 5Sr0 . 5Co0 . 8Fe0 . 2O3 -x), YBCO(YBa2Cu3O7 -x), (Ba,Sr)TiO3(Cr, Nb-doped), SrZrO3(Cr,V-doped), (La, Sr)MnO3, Sr1 - xLaxTiO3, La1 - xSrxFeO3, La 1-xSrxCoO3, SrFeO2 .7, LaCoO3, RuSr2GdCu2O3, YBa2Cu3O7 등과 같은 페로브스카이트 물질을 포함할 수 있다. 저항 변화 메모리 물질막(820)은 또다른 예로서, GexSe1 -x(Ag,Cu,Te-doped)와 같은 셀레나이드 계열의 물질 또는 Ag2S, Cu2S, CdS, ZnS 등과 같은 금속황화물을 포함할 수 있다. 저항 변화 메모리 물질막(820)은, 일 예로서, 공지의 스퍼터링법, 원자층 증착법, 증발법, 화학기상증착법, 전자빔 증착법 등을 적용하여 형성할 수 있다.
절연 물질막(840)은 일 예로서, 실리콘 산화물, 실리콘 질화물, 금속 산화물, 금속 질화물 또는 이들의 둘 이상의 조합을 포함할 수 있다. 일 예로서, 절연 물질막(840)은 알루미늄 산화물, 지르코늄 산화물, 하프늄 산화물, 텅스텐 산화물, 티타늄 산화물, 니켈 산화물, 구리 산화물, 망간 산화물, 탄탈륨 산화물, 니오븀 산화물 또는 철 산화물을 포함할 수 있다.
절연 물질막(840)은 일 예로서, 공지의 스퍼터링법, 원자층 증착법, 증발법, 화학기상증착법, 전자빔 증착법 등을 적용하여 형성될 수 있다. 절연 물질막(840)은 상술한 화합물이 화학양론비를 만족하지 않는 조성을 가지도록 형성될 수 있다. 절연 물질막(840)은 비정질 구조를 가질 수 있다.
도 10a, 도 10b 및 도 10c를 참조하면, 상부 전극 물질막(850), 절연 물질막(840), 중간 전극 물질막(830), 저항 변화 메모리 물질막(820) 및 하부 전극 물질막(810)을 패터닝하여, 하부 전도성 라인 패턴층(805) 상에 필라 구조물(80)의 어레이를 형성한다. 필라 구조물(80)은 하부 전극층(815), 저항 변화 메모리층(825), 중간 전극층(835), 절연층(845) 및 상부 전극층(855)을 포함한다.
도 11a, 도 11b 및 도 11c를 참조하면, 필라 구조물(80)에 대하여 도펀트를 주입하여, 중간 전극층(835) 내에 제1 도핑 영역(835I), 절연층(845) 내에 제2 도핑 영역(845I), 상부 전극층(855) 내에 제3 도핑 영역(855I)를 형성한다. 상기 제1 및 제3 도핑 영역(835I, 855I)은 절연층(845)과 계면을 이룰 수 있다.
상기 도펀트는, 일 예로서, 알루미늄(Al), 란타늄(La), 니오븀(Nb), 바나듐(V), 탄탈륨(Ta), 텅스텐(W), 크롬(Cr), 몰리브덴(Mo), 티타늄(Ti), 구리(Cu), 지르코늄(Zr) 및 하프늄(Hf)으로 이루어지는 그룹에서 선택되는 적어도 하나를 포함할 수 있다. 상기 도펀트는 제2 도핑 영역(845I) 내에서 전도성 캐리어를 포획하고, 상기 포획된 전도성 캐리어를 전도시키는 트랩 사이트를 생성할 수 있다. 이에 따라, 제2 도핑 영역(845I)은 스위칭 소자의 문턱 스위칭 동작 영역으로 기능할 수 있다.
상기 도펀트 주입 공정은, 제1 도핑 영역(835I)에 주입되는 상기 도펀트를 통해, 중간 전극층(835)과 절연층(845) 사이의 계면에 형성되는 에너지 장벽 높이를 제어하는 기능을 수행할 수 있다. 또는 상기 도펀트 주입 공정은, 제3 도핑 영역(855I)에 주입되는 상기 도펀트를 통해, 상부 전극층(855)과 절연층(845) 사이의 계면에 형성되는 에너지 장벽 높이를 제어하는 기능을 수행할 수 있다. 이에 따라, 상기 도펀트는 절연층(845) 내에 전도성 캐리어의 트랩 사이트를 생성할 수 있는 조건을 만족시키고, 중간 전극층(835)과 절연층(845) 사이의 에너지 장벽의 높이 및 상부 전극층(855)과 절연층(845) 사이의 에너지 장벽의 높이를 증가시킬 수 있는 조건을 만족시키는 물질 중에서 선택될 수 있다.
상기 도펀트 주입 공정은, 경사형 이온 주입 공정(I2)에 의해 필라 구조물(80)의 측벽 방향으로 진행될 수 있다. 일 실시 예에서, 상기 경사형 이온 주입 공정(I2)은 도 3a, 도 3b, 도 4a 및 도 4b에서와 같이, 필라 구조물(30A, 30B)의 일 측벽부에 상기 제1 내지 제3 도핑 영역(312A, 312B, 322A, 322B, 332A, 332B)을 형성할 수 있다. 다른 실시 예에서, 상기 경사형 이온 주입 공정(I2)은, 도 5a 및 도 5b에서와 같이, 상기 주입된 도펀트의 분포가 필라 구조물(30C)의 외주면(30C1)으로부터 중심축(320C) 방향으로 소정 두께의 밴드를 형성하도록 수행될 수 있다. 또다른 경사형 이온 주입 공정(I2)은, 도 6a 및 도 6b에서와 같이, 상기 주입된 도펀트가 필라 구조물(30D)의 외주면(30D1)과 이격된 필라 구조물(30D)의 내부 영역에 분포하도록 수행될 수 있다.
한편, 경사형 이온 주입 공정(I2)을 진행할 때, 이온 주입 경사각, 이온 농도 및 주입 에너지 중 적어도 하나를 제어하여, 상기 도펀트의 주입이 저항 변화 메모리층(825) 상부의 영역에 대해 이루어지도록 할 수 있다. 이에 따라, 저항 변화 메모리층(825)이 이온 주입 공정(I2)에 의해 물리적 손상을 받거나, 주입되는 도펀트에 의해 물성이 변화되는 것을 방지할 수 있다.
몇몇 다른 변형 예에 있어서, 상기 도펀트 주입 공정 시에, 상부 전극층(855)를 선택적으로 차폐하는 보호막을 형성한 후에 상기 경사형 이온 주입 공정을 진행함으로써, 상부 전극층(855)에 제3 도핑 영역(855I)를 형성하지 않을 수 있다. 이에 따라, 중간 전극층(835) 및 절연층(845)에 제1 및 제2 도핑 영역(835I, 845I)만 형성될 수 있다. 이때, 상기 보호막은 상기 경사형 이온 주입 공정 후에 제거될 수 있다.
몇몇 다른 변형 예에서, 상기 도펀트 주입 공정 시에, 상기 이온 주입 경사각과 같은 공정 조건을 제어하여, 중간 전극층(835)에 제1 도핑 영역(835I)를 형성하지 않을 수 있다. 이에 따라, 절연층(845) 및 상부 전극층(855)에 제2 및 제3 도핑 영역(845I, 855I)만 형성될 수 있다.
도 12a, 도 12b 및 도 12c를 참조하면, 필라 구조물(80) 사이를 매립하는 제1 층간 절연층(860)을 형성한다. 이어서, 상부 전극층(855) 및 제1 층간 절연층(860) 상에 상부 전도성 라인 패턴층(875)를 형성한다. 상부 전도성 라인 패턴층(875)은 하부 전도성 라인 패턴층(805)와 서로 평행하지 않은 방향으로 배열될 수 있다.
일 실시 예에서, 상부 전도성 라인 패턴층(875)을 형성하는 공정은, 상부 전극층(855) 및 제1 층간 절연층(860) 상에 전도성 물질막을 공지의 박막 증착 공정을 적용하여 형성한 후에, 상기 전도성 물질막을 공지의 리소그래피 및 식각 공정을 적용하여, 라인 형태로 패터닝하는 과정으로 진행될 수 있다. 상부 전도성 라인 패턴층(875)은 공지의 금속, 전도성 금속 질화물, 전도성 금속 산화물 등을 포함할 수 있다.
상술한 방법을 적용함으로써, 일 실시 예에 따르는 저항 변화 메모리 장치를 제조할 수 있다. 본 실시 예의 제조 방법에 따르면, 선택 소자 및 가변 저항 소자를 구비하는 저항 변화 메모리 장치를 제조할 때, 필라 구조물의 추가적인 패터닝 없이, 상기 선택 소자의 문턱 스위칭 동작 영역의 크기를 제어할 수 있다. 구체적으로, 가변 저항 소자의 동작 영역의 크기와 무관하게 선택 소자의 문턱 스위칭 동작 영역의 크기만을 감소시킬 수 있다.
한편, 제조되는 저항 변화 메모리 장치는, 서로 평행하지 않은 라인 형태의 하부 전도성 라인 패턴층(805) 및 상부 전도성 라인 패턴층(875)이 교차하는 영역에 배치되는 필라 구조물 형태의 가변 저항 소자 및 선택 소자를 구비할 수 있다. 상기 가변 저항 소자는 하부 전극층(815), 저항 변화 메모리층(825) 및 중간 전극층(835)을 포함할 수 있다. 상기 선택 소자는 제1 도핑 영역(835I)를 구비하는 중간 전극층(835), 문턱 스위칭 동작 영역(845I)을 구비하는 절연층(845), 및 제3 도핑 영역(855I)를 구비하는 상부 전극층(855)을 포함할 수 있다.
몇몇 다른 변형 예에 있어서, 상기 선택 소자의 중간 전극층(835)는 제1 도핑 영역(835I)을 포함하지 않을 수 있다. 즉, 상기 선택 소자는 절연층(845) 및 상부 전극층(855)에 각각 형성된 문턱 스위칭 동작 영역(845I) 및 제3 도핑 영역(855I)만을 구비할 수 있다.
몇몇 다른 변형 예에 있어서, 상기 선택 소자의 상부 전극층(855)은 제3 도핑 영역(855I)을 포함하지 않을 수 있다. 즉, 상기 선택 소자는 중간 전극층(835) 및 절연층(845)에 각각 형성된 제1 도핑 영역(835I) 및 문턱 스위칭 동작 영역(845I)만을 구비할 수 있다.
이 때, 제1 도핑 영역(835I) 또는 제3 도핑 영역(855I) 내에 주입된 도펀트는 절연층(845)와의 계면 영역에서 에너지 장벽 높이를 증가시킴으로써, 선택 소자의 오프 전류를 감소시키는 역할을 수행할 수 있다.
이상에서는 도면 및 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 출원의 기술적 사상으로부터 벗어나지 않는 범위 내에서 본 출원에 개시된 실시예들을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
1: 크로스-포인트 어레이 장치,
10: 제1 전도성 라인, 20: 제2 전도성 라인, 30: 필라 구조물,
30, 30A, 30B, 30C, 30D, 80: 필라 구조물,
32A, 32B, 32C, 32D: 스위칭 소자,
31: 가변 저항 소자, 32: 선택 소자,
110: 하부 전극층, 120: 저항 변화 메모리층,
210: 중간 전극층, 220: 절연층, 230: 상부 전극층,
310: 제1 전극층, 312A, 312B, 312C, 312D: 제1 도핑 영역,
320: 절연층, 322A, 322B, 322C, 322D: 제2 도핑 영역,
330: 제2 전극층, 332A, 332B, 332C, 332D: 제3 도핑 영역,
801: 기판, 805: 하부 전도성 라인 패턴층, 807: 하부 절연층,
810: 하부 전극 물질막, 815: 하부 전극층,
820: 저항 변화 메모리 물질막, 825: 저항 변화 메모리층,
830: 중간 전극 물질막, 835: 중간 전극층, 835I: 제1 도핑 영역,
840: 절연 물질막, 845: 절연층, 845I: 제2 도핑 영역,
850: 상부 전극 물질막, 855: 상부 전극층, 855I: 제3 도핑 영역,
860: 제1 층간 절연층, 875: 상부 전도성 라인 패턴층.
10: 제1 전도성 라인, 20: 제2 전도성 라인, 30: 필라 구조물,
30, 30A, 30B, 30C, 30D, 80: 필라 구조물,
32A, 32B, 32C, 32D: 스위칭 소자,
31: 가변 저항 소자, 32: 선택 소자,
110: 하부 전극층, 120: 저항 변화 메모리층,
210: 중간 전극층, 220: 절연층, 230: 상부 전극층,
310: 제1 전극층, 312A, 312B, 312C, 312D: 제1 도핑 영역,
320: 절연층, 322A, 322B, 322C, 322D: 제2 도핑 영역,
330: 제2 전극층, 332A, 332B, 332C, 332D: 제3 도핑 영역,
801: 기판, 805: 하부 전도성 라인 패턴층, 807: 하부 절연층,
810: 하부 전극 물질막, 815: 하부 전극층,
820: 저항 변화 메모리 물질막, 825: 저항 변화 메모리층,
830: 중간 전극 물질막, 835: 중간 전극층, 835I: 제1 도핑 영역,
840: 절연 물질막, 845: 절연층, 845I: 제2 도핑 영역,
850: 상부 전극 물질막, 855: 상부 전극층, 855I: 제3 도핑 영역,
860: 제1 층간 절연층, 875: 상부 전도성 라인 패턴층.
Claims (29)
- 기판 상에 제1 전극층, 절연층 및 제2 전극층을 포함하는 필라 구조물을 형성하는 단계; 및
상기 필라 구조물에 대하여 도펀트를 주입하여, 상기 절연층 내에 제1 도핑 영역을 형성하고, 상기 제1 전극층 및 상기 제2 전극층 중 적어도 하나에 제2 도핑 영역을 형성하는 단계를 포함하되,
상기 제1 및 제2 도핑 영역은 서로 계면을 이루며, 상기 제1 도핑 영역은 문턱 스위칭 동작 영역을 정의하는
스위칭 소자의 제조 방법.
- 제1 항에 있어서,
상기 도펀트 주입 공정은
상기 제1 도핑 영역 내에 전도성 캐리어를 포획하고 상기 포획한 전도성 캐리어를 전도시키는 트랩 사이트를 생성하는 단계를 포함하는
스위칭 소자의 제조 방법.
- 제1 항에 있어서,
상기 도펀트 주입 공정은
상기 제2 도핑 영역을 통해 상기 제1 전극층 및 상기 제2 전극층 중 적어도하나와 상기 절연층의 계면에 형성되는 에너지 장벽 높이를 제어하는 단계를 포함하는
스위칭 소자의 제조 방법.
- 제1 항에 있어서,
상기 도펀트 주입 공정은
상기 필라 구조물의 일 측벽부에 상기 제1 및 제2 도핑 영역이 형성되도록 수행되는
스위칭 소자의 제조 방법.
- 제1 항에 있어서,
상기 필라 구조물을 형성하는 단계는
상기 기판 상에 제1 전극 물질막, 절연 물질막 및 제2 전극 물질막을 순차적으로 적층하는 단계; 및
상기 제1 전극 물질막, 상기 절연 물질막 및 상기 제2 전극 물질막을 패터닝하여, 복수의 행 및 열로 배열된 상기 필라 구조물을 제조하는 단계를 포함하는
스위칭 소자의 제조 방법.
- 제1 항에 있어서,
상기 도펀트 주입 공정은
경사형 이온 주입 공정에 의해 상기 필라 구조물의 측벽 방향으로 진행되는
스위칭 소자의 제조 방법.
- 제6 항에 있어서,
상기 이온 주입 공정은,
상기 주입된 도펀트의 분포가 상기 필라 구조물의 외주면으로부터 중심축 방향으로 소정 두께의 밴드를 형성하도록 수행되는
스위칭 소자의 제조 방법.
- 제6 항에 있어서,
상기 이온 주입 공정은,
상기 주입된 도펀트가 상기 필라 구조물의 외주면과 이격된 상기 필라 구조물의 내부 영역에 분포하도록 수행되는
스위칭 소자의 제조 방법.
- 제1 항에 있어서,
상기 절연층은
실리콘 산화물, 실리콘 질화물, 금속 산화물 및 금속 질화물 중에서 선택되는 적어도 하나를 포함하는
스위칭 소자의 제조 방법.
- 제9 항에 있어서,
상기 도펀트는
알루미늄(Al), 란타늄(La), 니오븀(Nb), 바나듐(V), 탄탈륨(Ta), 텅스텐(W), 크롬(Cr), 몰리브덴(Mo), 티타늄(Ti), 구리(Cu), 지르코늄(Zr) 및 하프늄(Hf)으로 이루어지는 그룹에서 선택되는 적어도 하나를 포함하는
스위칭 소자의 제조 방법.
- 제1 전극층, 절연층 및 제2 전극층을 구비하는 필라 구조물;
상기 절연층 내에 배치되는 제1 도핑 영역; 및
상기 제1 전극층 및 상기 제2 전극층 중 적어도 하나에 배치되는 제2 도핑 영역을 포함하되,
상기 제1 및 제2 도핑 영역은 서로 계면을 이루도록 배치되고,
상기 제1 도핑 영역은 문턱 스위칭 동작 영역을 정의하는
스위칭 소자.
- 제11 항에 있어서,
상기 제1 도핑 영역 내의 도펀트는 전도성 캐리어를 포획하고 상기 포획한 상기 전도성 캐리어를 전도시키는 트랩 사이트를 생성하는
스위칭 소자.
- 제11 항에 있어서,
상기 제2 도핑 영역 내의 도펀트는 상기 제1 전극층 및 상기 제2 전극층 중 적어도 하나와 상기 절연층의 계면에 형성되는 에너지 장벽 높이를 제어하는
스위칭 소자.
- 제11 항에 있어서,
상기 제1 및 제2 도핑 영역은
상기 필라 구조물의 일 측벽부에 배치되는
스위칭 소자.
- 제11 항에 있어서,
상기 제1 도핑 영역은 상기 필라 구조물의 외주면으로부터 중심축 방향으로 배치되는 소정 두께의 밴드 형태를 구비하는
스위칭 소자.
- 제11 항에 있어서,
상기 제1 도핑 영역은,
상기 필라 구조물의 외주면과 이격된 상기 필라 구조물의 내부 영역에 배치되는
스위칭 소자.
- 제11 항에 있어서,
상기 절연층은
실리콘 산화물, 실리콘 질화물, 금속 산화물 및 금속 질화물 중에서 선택되는 적어도 하나를 포함하는
스위칭 소자.
- 제17 항에 있어서,
상기 도펀트는
알루미늄(Al), 란타늄(La), 니오븀(Nb), 바나듐(V), 탄탈륨(Ta), 텅스텐(W), 크롬(Cr), 몰리브덴(Mo), 티타늄(Ti), 구리(Cu), 지르코늄(Zr) 및 하프늄(Hf)으로 이루어지는 그룹에서 선택되는 적어도 하나를 포함하는
스위칭 소자의 제조 방법.
- 기판 상에 필라 구조물의 어레이를 형성하되, 상기 필라 구조물은 하부 전극층, 저항 변화 메모리층, 중간 전극층, 절연층, 및 상부 전극층을 포함하는 단계; 및
상기 필라 구조물에 대하여 도펀트를 주입하여, 상기 절연층 내에 제1 도핑 영역을 형성하고, 상기 중간 전극층 및 상기 상부 전극층 중 적어도 하나에 제2 도핑 영역을 형성하는 단계를 포함하되,
상기 제1 및 제2 도핑 영역은 서로 계면을 이루며, 상기 제1 도핑 영역은 문턱 스위칭 동작 영역을 정의하는
저항 변화 메모리 장치의 제조 방법.
- 제19 항에 있어서,
상기 도펀트 주입 공정은
상기 제1 도핑 영역 내에,
전도성 캐리어를 포획하고상기 포획한 전도성 캐리어를 전도시키는 트랩 사이트를 생성하는 단계를 포함하는
저항 변화 메모리 장치의 제조 방법.
- 제19 항에 있어서,
상기 도펀트 주입 공정은
상기 제2 도핑 영역을 통해 제1 전극층 및 상기 제2 전극층 중 적어도 하나와 상기 절연층 사이의 계면에 형성되는 에너지 장벽 높이를 제어하는 단계 를 포함하는
저항 변화 메모리 장치의 제조 방법.
- 제19 항에 있어서,
상기 도펀트 주입 공정은
경사형 이온 주입 공정에 의해 상기 필라 구조물의 측벽 방향으로 진행되는
저항 변화 메모리 장치의 제조 방법.
- 제22 항에 있어서,
상기 이온 주입 공정은,
상기 주입된 불순물의 분포가 상기 필라 구조물의 외주면으로부터 중심축 방향으로 소정 두께의 밴드를 형성하도록 수행되는
저항 변화 메모리 장치의 제조 방법.
- 제22 항에 있어서,
상기 이온 주입 공정은,
상기 주입된 불순물이, 상기 필라 구조물의 외주면과 이격된 상기 필라 구조물의 내부 영역에 분포하도록 수행되는
저항 변화 메모리 장치의 제조 방법.
- 하부 전극층, 저항 변화 메모리층, 중간 전극층, 절연층, 및 상부 전극층을 포함하는 필라 구조물;
상기 절연층 내에 배치되는 제1 도핑 영역; 및
상기 중간 전극층 및 상기 상부 전극층 중 적어도 하나에 배치되는 제2 도핑 영역을 포함하고,
상기 제1 및 제2 도핑 영역은 서로 계면을 이루도록 배치되고,
상기 제1 도핑 영역은 문턱 스위칭 동작 영역을 정의하는
저항 변화 메모리 장치.
- 제25 항에 있어서,
상기 제1 도핑 영역 내의 도펀트는 전도성 캐리어를 포획하고 상기 포획한 전도성 캐리어를 전도시키는 트랩 사이트를 생성하는
저항 변화 메모리 장치.
- 제25 항에 있어서,
상기 제2 도핑 영역 내의 도펀트는 상기 중간 전극층 및 상기 상부 전극층 중 적어도 하나와 상기 절연층의 계면에 형성되는 에너지 장벽 높이를 제어하는
저항 변화 메모리 장치.
- 제25 항에 있어서,
상기 제1 도핑 영역은,
상기 필라 구조물의 외주면으로부터 중심축 방향으로 형성되는 소정 두께의 밴드 형태로 배치되는
저항 변화 메모리 장치.
- 제25 항에 있어서,
상기 제1 도핑 영역은,
상기 필라 구조물의 외주면과 이격된 상기 필라 구조물의 내부 영역에 분포하는
저항 변화 메모리 장치.
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