CN101685825B - 包含二极管存储器单元的集成电路 - Google Patents

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Abstract

集成电路包含第一金属线和耦合到所述第一金属线的第一二极管。所述集成电路包含耦合到所述第一二极管的第一电阻率改变材料，以及耦合到所述第一电阻率改变材料的第二金属线。

Description

包含二极管存储器单元的集成电路
技术领域
本发明涉及一种集成电路，具体地涉及一种包含二极管存储器单元的集成电路。 
背景技术
有一种类型的存储器是电阻性存储器(resistive memory)。电阻性存储器利用存储器元件的电阻值来存储一个或一个以上数据位。举例来说，经编程以具有较高电阻值的存储器元件可表示逻辑“1”数据位值，且经编程以具有较低电阻值的存储器元件可表示逻辑“0”数据位值。通常，通过将电压脉冲或电流脉冲施加到存储器元件来电切换存储器元件的电阻值。 
有一种类型的电阻性存储器是相变存储器(phase change memory)。相变存储器在电阻性存储器元件中使用相变材料。相变材料展现至少两种不同状态。相变材料的状态可被称为非晶状态(amorphous state)和结晶状态(crystalline state)，其中非晶状态涉及较混乱的原子结构，且结晶状态涉及较有序的晶格(lattice)。非晶状态通常比结晶状态展现更高的电阻率。而且，一些相变材料展现多种结晶状态，例如面心立方(face-centeredcubic，FCC)状态和六方密堆积(hexagonal closest packing，HCP)状态，其具有不同的电阻率，且可用于存储数据位。在以下描述内容中，非晶状态通常指代具有较高电阻率的状态，且结晶状态通常指代具有较低电阻率的状态。 
可以可逆地引诱相变材料中的相变。以此方式，存储器可响应于温度变化而从非晶状态变化为结晶状态，且从结晶状态变化为非晶状态。可通过驱动电流通过相变材料本身或通过驱动电流通过邻近于相变材料的电阻性加热器(resistive heater)，来实现相变材料的温度变化。通过这两种方法，相变材料的可控制的加热导致相变材料内的可控制的相变。 
可对包含具有由相变材料制成的多个存储器单元的存储器阵列的相变存储器进行编程，以利用相变材料的存储器状态来存储数据。读取此相变存储器装置中的数据和将数据写入此相变存储器装置中的一种方式是控制施加到相变材料的电流和/或电压脉冲。每个存储器单元中的相变材料中的温度通常对应于所施加的电流和/或电压的电平，以实现加热。
为了实现较高密度的相变存储器，相变存储器单元可存储多个数据位。可通过对相变材料进行编程以使其具有中间电阻值或状态，来实现相变存储器单元中的多位存储，其中可将多位或多电平相变存储器单元写到两个以上状态。如果将相变存储器单元编程为三个不同电阻电平中的一者，那么每单元可存储1.5个数据位。如果将相变存储器单元编程为四个不同电阻电平中的一者，那么每单元可存储两个数据位，依此类推。为了将相变存储器单元编程到中间电阻值，经由合适的写策略(write strategy)来控制与非晶材料共存的结晶材料的量，且因此控制单元电阻。 
还可通过减小每个存储器单元的物理大小来实现较高密度的相变存储器。增加相变存储器的密度增加了可存储在存储器内的数据的量，同时通常降低了存储器的成本。 
发明内容
出于上述和其它原因，本发明提供一种包含二极管存储器单元的集成电路。 
为实现上述目的，本发明的一个实施例提供一种集成电路。所述集成电路包含第一金属线和耦合到所述第一金属线的第一二极管。所述集成电路包含耦合到第一二极管的第一电阻率改变材料，以及耦合到第一电阻率改变材料的第二金属线。 
附图说明
优选地，该集成电路进一步包括：至少一个额外存储器单元层，其包括：第三金属字线，其位于所述第二金属字线上方；第三二极管，其耦合到所述第三金属字线；第三电阻率改变材料，其耦合到所述第三二极管；以及第二位线，其耦合到所述第三电阻率改变材料。 
优选地，制造存储器的方法进一步包括：制造至少一个额外存储器单元层，其包括：在所述第二字线上方制造第三字线；制造第三垂直二极管，其耦合到所述第三字线；制造第三相变元件，其耦合到所述第三垂直二极管；以及制造第二位线，其耦合到所述第三相变元件。 
包含附图是为了提供对实施例的进一步理解，且附图并入本说明书中并构成本说明书的一部分。附图说明实施例，且连同描述内容一起用以阐释实施例的原理。随着参考以下详细描述内容而更好地理解其它实施例和实施例的许多预期优点，将容易了解所述其它实施例和实施例的许多预期优点。附图的元件不一定相对于彼此而按比例绘制。相同参考标号表示对应的类似部分。 
图1是说明系统的一个实施例的方块图。 
图2是说明存储器装置的一个实施例的图。 
图3说明二极管存储器单元的三维阵列的一个实施例的横截面图。 
图4说明阵列逻辑和第一字线的一个实施例的横截面图。 
图5说明第一字线、硅插塞(silicon plug)、第一介电材料层和第二介电材料层的一个实施例的横截面图。 
图6说明第一字线、凹进的硅插塞(recessed silicon plug)、第一介电材料层和第二介电材料层的一个实施例的横截面图。 
图7说明第一字线、二极管、硅化物触点(silicide contact)、第一介电材料层和第二介电材料层的一个实施例的横截面图。 
图8说明在对第一介电材料层进行底切蚀刻(undercut etching)之后，第一字线、二极管、硅化物触点、第一介电材料层和第二介电材料层的一个实施例的横截面图。 
图9说明第一字线、二极管、硅化物触点、第一介电材料层和第三介电材料层的一个实施例的横截面图。 
图10说明第一字线、二极管、硅化物触点、第一介电材料层、第三介电材料层和形成于共形层(conformal layer)中的锁眼(keyhole)的一个实施例的横截面图。 
图11说明第一字线、二极管、硅化物触点、第一介电材料层、第三介电材料层和对共形层进行蚀刻之后的层的一个实施例的横截面图。 
图12说明第一字线、二极管、硅化物触点、第一介电材料层、介电材料和对第三介电材料层进行蚀刻之后的层的一个实施例的横截面图。 
图13说明第一字线、二极管、硅化物触点、第一介电材料层和移除所述层之后的介电材料的一个实施例的横截面图。 
图14说明第一字线、二极管、硅化物触点、第一介电材料层、介电材料、相变材料存储位置和顶部电极的一个实施例的横截面图。 
图15说明第一字线、二极管、硅化物触点、第一介电材料层、介电材料、相变材料存储位置、顶部电极和盖材料层的一个实施例的横截面图。 
图16说明在制造通孔之后，二极管相变存储器单元阵列的一个实施 例的横截面图。 
图17说明在制造位线和触点之后，二极管相变存储器单元阵列的一个实施例的横截面图。 
图18说明二极管相变存储器单元阵列的另一实施例的横截面图。 
具体实施方式
在以下详细描述中，参看形成本发明的一部分的附图，且在附图中以图解方式展示可实践本发明的具体实施例。在这点上，参看所描述的图的定向而使用方向术语，例如“顶部”、“底部”、“前部”、“后部”、“头部”、“尾部”等。因为实施例的组件可在许多不同定向上定位，所以出于说明而非限制的目的而使用所述方向术语。将理解，可使用其它实施例，且可在不脱离本发明的范围的情况下，作出结构或逻辑改变。因此，不应在限制意义上理解以下详细描述，且本发明的范围由所附权利要求书界定。 
将理解，本文所述的各种示范性实施例的特征可彼此组合，除非另有明确注解。 
图1是说明系统90的一个实施例的方块图。系统90包含主机92和存储器装置100。主机92通过通信链接94而通信地耦合到存储器装置100。主机92包含计算机(例如，桌上型计算机、膝上型计算机、手持式计算机)、便携式电子装置(例如，蜂窝式电话、个人数字助理(personal digitalassistant，PDA)、MP3播放器、视频播放器、数码相机)，或任何其它使用存储器的合适装置。存储器装置100为主机92提供存储器。在一个实施例中，存储器装置100包含相变存储器装置或其它合适的电阻性或电阻率改变材料存储器装置。 
图2是说明存储器装置100的一个实施例的图。在一个实施例中，存储器装置100是集成电路或集成电路的一部分。存储器装置100包含写入电路124、控制器120、存储器阵列102和感测电路126。存储器阵列102包含多个二极管电阻性存储器单元104a0-1到104d0-1(统称为二极管电阻性存储器单元104)、多个位线(bit line，BL)112a到112b(统称为位线112)以及多个字线(word line，WL)110a0-1到110b0-1(总称为字线110)。在一个实施例中，二极管电阻性存储器单元104是二极管相变存储器单 元。在其它实施例中，二极管电阻性存储器单元104是另一种合适类型的二极管电阻性存储器单元或电阻率改变材料存储器单元。 
存储器阵列102包含二极管相变存储器单元104的三维阵列。在一个实施例中，存储器阵列102包含两层二极管相变存储器单元104。在其它实施例中，存储器阵列102包含任何合适数目(例如3，4或更多)层的二极管相变存储器单元104。字线110和位线112由金属制成，这降低了所述线的电阻率。 
如本文所使用，术语“电耦合”并不意味着表示元件必需直接耦合在一起，而是可在“电耦合”的元件之间提供介入元件。 
存储器阵列102通过信号路径125电耦合到写入电路124，通过信号路径121电耦合到控制器120，且通过信号路径127电耦合到感测电路(sense circuit)126。控制器120通过信号路径128电耦合到写入电路124，且通过信号路径130电耦合到感测电路126。 
每个二极管相变存储器单元104电耦合到字线110和位线112。二极管相变存储器单元104a0电耦合到位线112a和字线110a0，且二极管相变存储器单元104a1电耦合到位线112a和字线110a1。二极管相变存储器单元104b0电耦合到位线112a和字线110b0，且二极管相变存储器单元104b1电耦合到位线112a和字线110b1。二极管相变存储器单元104c0电耦合到位线112b和字线110a0，且二极管相变存储器单元104c1电耦合到位线112b和字线110a1。二极管相变存储器单元104d0电耦合到位线112b和字线110b0，且二极管相变存储器单元104d1电耦合到位线112b和字线110b1。 
每个二极管相变存储器单元104都包含相变元件106和二极管108。在一个实施例中，二极管108的极性是颠倒的。举例来说，二极管相变存储器单元104a0包含相变元件106a0和二极管108a0。相变元件106a0的一侧电耦合到位线112a，且相变元件106a0的另一侧电耦合到二极管108a0的一侧。二极管108a0的另一侧电耦合到字线110a0。二极管相变存储器单元104a1包含相变元件106a1和二极管108a1。相变元件106a1的一侧电耦合到字线110a1，且相变元件106a1的另一侧电耦合到二极管108a1的一侧。二极管108a1的另一侧电耦合到位线112a。 
在另一实施例中，每个相变元件106和每个二极管108的位置颠倒。 举例来说，对于二极管相变存储器单元104a0，相变元件106a0的一侧电耦合到字线110a0。相变元件106a0的另一侧电耦合到二极管108a0的一侧。二极管108a0的另一侧电耦合到位线112a。对于二极管相变存储器单元104a1，相变元件106a1的一侧电耦合到位线112a。相变元件106a1的另一侧电耦合到二极管108a1的一侧。二极管108a1的另一侧电耦合到字线110a1。 
在一个实施例中，每个相变元件106都包含相变材料，根据本发明所述相变材料可由多种材料组成。一般来说，含有来自周期表VI族的一个或一个以上元素的硫族化物合金可用作这些材料。在一个实施例中，相变材料由硫族化物化合材料组成，例如GeSbTe、SbTe、GeTe或AgInSbTe。在另一实施例中，相变材料无硫族元素，例如GeSb、GaSb、InSb或GeGaInSb。在其它实施例中，相变材料由包含元素Ge、Sb、Te、Ga、As、In、Se和S中的一者或一者以上的任何合适材料组成。 
每个相变元件106可在温度变化的影响下从非晶状态变化为结晶状态，或从结晶状态变化为非晶状态。在相变元件106中的一者的相变材料中，与非晶材料共存的结晶材料的量进而界定用于将数据存储在存储器装置100内的两个或两个以上状态。与在结晶状态下相比，在非晶状态下，相变材料展现显著较高的电阻率。因此，相变元件的两个或两个以上状态在其电阻率方面有所不同。在一个实施例中，所述两个或两个以上状态是两个状态，且使用二进制系统，其中向所述两个状态指配位值“0”和“1”。在另一实施例中，所述两个或两个以上状态是三个状态，且使用三进制系统，其中向所述三个状态指配位值“0”、“1”和“2”。在另一实施例中，所述两个或两个以上状态是四个状态，其被指配有多位值，例如“00”、“01”、“10”和“11”。在其它实施例中，所述两个或两个以上状态可以是相变元件的相变材料中的任何合适数目个状态。 
控制器120包含微处理器、微控制器或用于控制存储器装置100的操作的其它合适的逻辑电路。控制器120控制存储器装置100的读取和写入操作，包含通过写入电路124和感测电路126将控制和数据信号施加到存储器阵列102。在一个实施例中，写入电路124通过信号路径125和位线112而将电压脉冲提供到存储器单元104以对所述存储器单元进行编 程。在其它实施例中，写入电路124通过信号路径125和位线112而将电流脉冲提供到存储器单元104，以对所述存储器单元进行编程。 
感测电路126通过位线112和信号路径127读取存储器单元104的两个或两个以上状态中的每一者。在一个实施例中，为了读取存储器单元104中的一者的电阻，感测电路126提供流过存储器单元104中的一者的电流。感测电路126接着读取存储器单元104中的所述一者上的电压。在另一实施例中，感测电路126提供存储器单元104中的一者上的电压，且读取流过存储器单元104中的所述一者的电流。在另一实施例中，写入电路124提供存储器单元104中的一者上的电压，且感测电路126读取流过存储器单元104中的所述一者的电流。在另一实施例中，写入电路124提供流过存储器单元104中的一者的电流，且感测电路126读取存储器单元104中的所述一者上的电压。 
在一个实施例中，在二极管相变存储器单元104a0的“设定”操作期间，选择字线110a0。在选择字线110a0的情况下，由写入电路124选择性地启用设定电流或电压脉冲，且通过位线112a发送到相变元件106a0，从而将相变元件106a0加热到高于其结晶温度(但通常低于其熔化温度)。以此方式，相变元件106a0在此设定操作期间达到结晶状态或部分结晶且部分非晶状态。 
在二极管相变存储器单元104a0的“复位”操作期间，选择字线110a0。在选择字线110a0的情况下，由写入电路124选择性地启用复位电流或电压脉冲，且通过位线112a发送到相变元件106a0。复位电流或电压将相变元件106a0快速加热到高于其熔化温度。在电流或电压脉冲断开之后，相变元件106a0快速淬火冷却为非晶状态或部分非晶且部分结晶状态。 
类似于二极管相变存储器单元104a0，使用通过适当的位线112和字线110施加的类似电流或电压脉冲，来设定和复位存储器阵列102中的二极管相变存储器单元104a1、104b0-1到104d0-1以及其它二极管相变存储器单元104。在其它实施例中，对于其它类型的电阻性存储器单元，写入电路124提供合适的编程脉冲，以将电阻性存储器单元104编程到所需的状态。 
图3说明二极管存储器单元的三维阵列200a的一个实施例的横截面 图。在一个实施例中，三维阵列200a提供存储器阵列102。三维阵列200a包含衬底202；浅沟槽隔离(shallow trench isolation，STI)206或其它合适的隔离；晶体管204a和204b；触点208a到208d、212a到212c、216a和216b；通孔214a、214b和218；以及介电材料236、220a和220b。三维阵列200a还包含第一字线210a、第一二极管相变存储器单元(例如201a处所指示)、位线(例如234处所指示)、第二二极管相变存储器单元(例如201b处所指示)以及第二字线210b。 
每个第一二极管相变存储器单元201a都包含N+/N-区域222a、P+区域224a、硅化物触点226a、介电材料228a、相变材料存储位置230a和顶部电极232a。N+/N-区域222a和P+区域224a形成二极管108。在另一实施例中，二极管108的极性和相关联的掺杂是颠倒的。每个第二二极管相变存储器单元201b包含N+/N-区域222b、P+区域224b、硅化物触点226b、介电材料228b、相变材料存储位置230b和顶部电极232b。N+/N-区域222b和P+区域224b形成二极管108。在另一实施例中，二极管108的极性和相关联的掺杂是颠倒的。 
晶体管204a和204b形成于衬底202中。衬底202包含硅衬底或另一合适衬底。STI 206使邻近的晶体管彼此电隔离。晶体管204a的源极/漏极路径的一侧接触触点208a的底部。晶体管204a的源极/漏极路径的另一侧接触触点208b的底部。触点208a的顶部接触第一字线210a的底部。触点208b的顶部接触触点212a的底部。触点212a的顶部接触通孔214a的底部。通孔214a的顶部接触触点216a的底部。触点216a电耦合到主字线(未图示)，主字线通过激活晶体管204a而电耦合到第一字线210a。 
晶体管204b的源极/漏极路径的一侧接触触点208c的底部。晶体管204b的源极/漏极路径的另一侧接触触点208d的底部。触点208c的顶部接触触点212b的底部。触点212b的顶部接触通孔214b的底部。通孔214b的顶部接触触点216b的底部。触点216b的顶部接触通孔218的底部。通孔218的顶部接触第二字线210b的底部。触点208d的顶部接触触点212c的底部。触点212c电耦合到主字线(未图示)，主字线通过激活晶体管204b而电耦合到第二字线210b。 
触点208a到208d、212a到212c、216a和216b；通孔214a、214b和 218；字线210a和210b；以及位线234包含W、Al、Cu或另一合适材料。触点208a到208d、212a到212c、216a和216b；通孔214a、214b和218；字线210a和210b；以及位线234由介电材料236横向环绕。介电材料236包含SiO2、SiOx、SiN、氟化硅玻璃(fluorinated silica glass，FSG)、硼磷硅玻璃(boro-phosphorous silicate glass，BPSG)、硼硅玻璃(boro-silicateglass，BSG)或另一合适介电材料。 
第一字线210a的顶部的一部分接触每个N+/N-区域222a的底部。在一个实施例中，每个N+/N-区域222a包含掺杂的多晶硅或掺杂的单晶硅。每个N+/N-区域222a的顶部接触P+区域224a的底部。在一个实施例中，每个P+区域224a包含掺杂的多晶硅或掺杂的单晶硅。每个P+区域224a的顶部接触硅化物触点226a的底部。每个硅化物触点226a包含CoSi、TiSi、NiSi、TaSi或另一合适硅化物。 
每个硅化物触点226a的顶部都接触介电材料228a的底部，以及相变材料存储位置230a的底部的一部分。介电材料228a包含SiN、SiO2、SiOxN、TaOx、Al2O3或另一合适介电材料。介电材料228a横向围绕每个相变材料存储位置230a。每个相变材料存储位置230a提供用于存储一个或一个以上数据位的存储位置。每个相变材料存储位置230a的有效或相变区域位于或靠近相变材料存储位置230a与硅化物触点226a之间的界面。在一个实施例中，相变材料存储位置230a与硅化物触点226a之间的界面具有亚光刻(sublithographic)横截面。 
每个相变材料存储位置230a都接触顶部电极232a的底部和侧壁。每个顶部电极232a都包含TiN、TaN、W、WN、Al、C、Ti、Ta、TiSiN、TaSiN、TiAlN、TaAlN、Cu或另一合适电极材料。每个第一二极管相变存储器单元201a由介电材料236横向环绕。 
每个顶部电极232a的顶部都接触位线234的底部。每个位线234的顶部都接触第二二极管相变存储器单元201b的底部。每个第二二极管相变存储器单元201b的元件(包含222b、224b、226b、228b、230b和232b)都类似于先前针对每个第一二极管相变存储器单元201a而描述的对应元件，且类似于所述对应元件而配置。每个第二二极管相变存储器单元201b的顶部都接触第二字线210b的底部。可在字线210b上方提供任何合适数 目的额外字线和二极管相变存储器单元。 
穿过每个第一二极管相变存储器单元201a的电流路径是从位线234穿过顶部电极232a和相变材料存储位置230a到达硅化物触点226a。从硅化物触点226a，电流流过由P+区域224a和N+/N-区域222a形成的二极管。从N+/N-区域222a，电流流过第一字线210a和晶体管204a到达触点216a。每个相变材料存储位置230a与硅化物触点226a之间的界面区的横截面宽度界定穿过所述界面的电流密度，且因此界定用于对每个存储器单元201a进行编程的功率。通过减小所述界面区的横截面宽度，增加了电流密度，因此减小了用于对每个存储器单元201a进行编程的功率。 
在存储器单元201a的操作期间，在位线234与第一字线210a之间施加电流或电压脉冲，以对选定存储器单元201a进行编程。在选定存储器单元201a的设定操作期间，由写入电路124选择性地启用设定电流或电压脉冲，且通过位线234发送到顶部电极232a。从顶部电极232a，设定电流或电压脉冲经过相变材料存储位置230a，从而将相变材料加热到高于其结晶温度(但通常低于其熔化温度)。以此方式，相变材料在所述设定操作期间达到结晶状态或部分结晶且部分非晶状态。 
在选定存储器单元201a的复位操作期间，由写入电路124选择性地启用复位电流或电压脉冲，且通过位线234发送到顶部电极232a。从顶部电极232a，复位电流或电压脉冲经过相变材料存储位置230a。复位电流或电压将相变材料快速加热到高于其熔化温度。在电流或电压脉冲断开之后，相变材料快速淬火冷却为非晶状态或部分非晶且部分结晶状态。 
穿过每个第二二极管相变存储器单元201b的电流路径是从第二位线210b穿过顶部电极232b和相变材料存储位置230b到达硅化物触点226b。从硅化物触点226b，电流流过由P+区域224b和N+/N-区域222b形成的二极管。从N+/N-区域222b，电流流到位线234。以类似于每个第一二极管相变存储器单元201a的方式对每个第二二极管相变存储器单元201b进行编程。 
以下图4到图17说明用于制造二极管相变存储器单元的三维阵列(例如先前参看图3而描述并说明的三维阵列200a)的实施例。 
图4说明阵列逻辑238和第一字线210a的一个实施例的横截面图。 阵列逻辑238包含晶体管204a和204b。晶体管204a和204b形成于衬底202中。衬底202包含硅衬底或另一合适衬底。STI 206提供于邻近的晶体管之间，以使所述晶体管彼此电隔离。晶体管204a和204b的栅极电耦合到用于激活晶体管204a和204b的控制线。触点208a到208d每一者接触晶体管204a和204b的源极/漏极区域。触点208a到208d包含W、Al、Cu或另一合适金属。介电材料横向围绕触点208a到208d。介电材料包含SiO2、SiOx、SiN、FSG、BPSG、BSG或另一合适介电材料。 
金属(例如W、Al、Cu或另一合适金属)沉积在介电材料和触点208a到208d上，以提供金属层。使用化学气相沉积(chemical vapor deposition，CVD)、高密度等离子体-化学气相沉积(high density plasma-chemical vapordeposition，HDP-CVD)、原子层沉积(atomic layer deposition，ALD)、金属有机化学气相沉积(metal organic chemical vapor deposition，MOCVD)、物理气相沉积(physical vapor deposition，PVD)、喷射气相沉积(jet vapordeposition，JVD)或其它合适沉积技术来沉积金属层。接着对所述金属进行蚀刻，以暴露介电材料的部分，以便提供第一字线210a和触点212a到212c。 
介电材料(例如SiO2、SiOx、SiN、FSG、BPSG、BSG或另一合适介电材料)沉积在第一字线210a和触点212a到212c上。使用CVD、HDP-CVD、ALD、MOCVD、PVD、JVD或其它合适沉积技术来沉积介电材料。接着使用CMP或另一合适的平坦化技术来平坦化介电材料，以暴露第一字线210a和触点212a到212c，且提供介电材料236a。 
图5说明第一字线210a、硅插塞240a、第一介电材料层236a和第二介电材料层221a的一个实施例的横截面图。第一介电材料(例如SiO2、SiOx、SiN、FSG、BPSG、BSG或另一合适介电材料)沉积在第一字线210a上以提供第一介电材料层。使用CVD、HDP-CVD、ALD、MOCVD、PVD、JVD、旋涂或其它合适沉积技术来沉积所述第一介电材料层。 
第二介电材料(例如SiN或另一合适介电材料)沉积在第一介电材料层上，以提供第二介电材料层。使用CVD、HDP-CVD、ALD、MOCVD、PVD、JVD或其它合适沉积技术来沉积第二介电材料层。接着对第二介电材料层和第一介电材料层进行蚀刻，以提供暴露第一字线210a的一部分 的开口，且提供第一介电材料层236b和第二介电材料层221a。在一个实施例中，所述开口的形状是圆柱形的。在其它实施例中，所述开口具有另一合适形状。 
接着，将硅沉积到所述开口中，或使用外延工艺来提供硅插塞240a。在一个实施例中，硅插塞240a包括多晶硅。在一个实施例中，在600℃到800℃范围内的沉积温度和在100sccm到500sccm范围内的硅烷气体流动速率，在小于500毫托的压力下，通过化学气相沉积工艺而获得硅插塞240a。在另一实施例中，硅插塞包括通过固态外延工艺获得的结晶硅。 
图6说明第一字线210a、凹进的硅插塞240b、第一介电材料层236b和第二介电材料层221a的一个实施例的横截面图。对硅插塞240a进行回蚀以提供凹进的硅插塞240b。 
图7说明第一字线210a、二极管108、硅化物触点226a、第一介电材料层236b和第二介电材料层221a的一个实施例的横截面图。在一个实施例中，保护性介电材料(未图示)(例如SiO2或另一合适的介电材料)沉积在第二介电材料层221a、第一介电材料层236b和凹进的硅插塞240b的暴露部分上，以提供保护性介电材料层。接着使用合适的掺杂剂植入凹进的硅插塞240b，以提供N+/N-区域222a和P+区域224a。在其它实施例中，使用其它合适的工艺来提供N+/N-区域222a和P+区域224a，例如掺杂的多晶硅的沉积。在任何情况下，对N+/N-区域222a和P+区域224a进行退火以形成硅化物触点226a。N+/N-区域222a和P+区域224a提供二极管108。在一个实施例中，所述二极管的极性是颠倒的。在一个实施例中，接着移除保护性介电材料层。 
图8说明在对第一介电材料层236b进行底切蚀刻之后，第一字线210a、二极管108、硅化物触点226a、第一介电材料层236c和第二介电材料层221a的一个实施例的横截面图。使用选择性湿式蚀刻或另一合适蚀刻来对第一介电材料层236b进行选择性凹进蚀刻，以形成第二介电材料层221a的悬垂物(如242处所指示)，且提供第一介电材料层236c。 
图9说明第一字线210a、二极管108、硅化物触点226a、第一介电材料层236c和第三介电材料层221b的一个实施例的横截面图。介电材料(例如SiN或另一合适介电材料)沉积在第二介电材料层221a、第一介电材料 层236c和硅化物触点226a的暴露部分上，以提供第三介电材料层221b。第三介电材料层221b包含第二介电材料层221a。使用CVD、HDP-CVD、ALD、MOCVD、PVD、JVD或其它合适沉积技术来沉积介电材料层。 
图10说明第一字线210a、二极管108、硅化物触点226a、第一介电材料层236c、第三介电材料层221b和形成于共形层244a中的锁眼246的一个实施例的横截面图。多晶硅或另一合适材料共形地沉积在第三介电材料层221b的暴露部分上，以提供共形层244a。在其它实施例中，共形层244a是介电材料(例如SiO2)或半导体材料(例如非晶硅)。由于悬垂物242的缘故，共形层244a自身夹断，从而形成孔隙(void)或锁眼246。锁眼246实质上位于硅化物触点226a上方中心处。使用CVD、HDP-CVD、ALD、MOCVD、PVD、JVD或其它合适沉积技术来沉积共形层244a。 
图11说明第一字线210a、二极管108、硅化物触点226a、第一介电材料层236c、第三介电材料层221b和对共形层244a进行蚀刻之后的层244b的一个实施例的横截面图。共形层244a是经蚀刻以提供暴露第三介电材料层221b的一部分的层244b的间隔物。在硅化物触点226a上的第三介电材料层221b的暴露部分的亚光刻横截面实质上等于锁眼246的横截面。 
图12说明第一字线210a、二极管108、硅化物触点226a、第一介电材料层236c、介电材料228a和对第三介电材料层221b进行蚀刻之后的层244b的一个实施例的横截面图。第三介电材料层221b经蚀刻以暴露第一介电材料层236c和硅化物触点226a的一部分，以提供介电材料228a。 
图13说明第一字线210a、二极管108、硅化物触点226a、第一介电材料层236c和移除层244b之后的介电材料228a的一个实施例的横截面图。层244b经蚀刻以暴露介电材料228a。 
图14说明第一字线210a、二极管108、硅化物触点226a、第一介电材料层236c、介电材料228a、相变材料存储位置230a和顶部电极232a的一个实施例的横截面图。相变材料(例如硫族化物化合材料或另一合适相变材料)沉积在第一介电材料层236c、介电材料228a和硅化物触点226a的暴露部分上，以提供相变材料层。使用CVD、HDP-CVD、ALD、MOCVD、PVD、JVD或其它合适沉积技术来沉积相变材料层。 
电极材料(例如TiN、TaN、W、WN、Al、C、Ti、Ta、TiSiN、TaSiN、TiAlN、TaAlN、Cu或另一合适电极材料)沉积在相变材料层上，以提供电极材料层。使用CVD、HDP-CVD、ALD、MOCVD、PVD、JVD或其它合适沉积技术来沉积电极材料层。接着平坦化电极材料层和相变材料层，以暴露第一介电材料层236c，且提供顶部电极232a和相变材料存储位置230a。使用CMP或另一合适平坦化技术来平坦化电极材料层和相变材料层。在其它实施例中，使用其它合适工艺来制造具有其它合适配置的相变材料存储位置230a和顶部电极232a。 
图15说明第一字线210a、二极管108、硅化物触点226a、第一介电材料层236c、介电材料228a、相变材料存储位置230a、顶部电极232a和盖材料层221c的一个实施例的横截面图。介电材料(例如SiN或另一合适介电材料)沉积在第一介电材料层236c、介电材料228a、相变材料存储位置230a和顶部电极232a的暴露部分上，以提供盖材料层221c。使用CVD、HDP-CVD、ALD、MOCVD、PVD、JVD或其它合适沉积技术来沉积盖材料层221c。 
图16说明在制造通孔214a和214b之后，二极管相变存储器单元阵列的一个实施例的横截面图。盖材料层221c和第一介电材料层236c经蚀刻以提供暴露触点212a和212b的部分的开口，且提供盖材料层221d和第一介电材料层236d。金属(例如W、Al、Cu或另一合适材料)沉积在盖材料层221d、第一介电材料层236d以及触点212a和212d的暴露部分上，以提供金属层。使用CVD、HDP-CVD、ALD、MOCVD、PVD、JVD或其它合适沉积技术来沉积所述金属层。接着，使用CMP或另一合适平坦化技术来平坦化所述金属层，以暴露盖材料层221d且提供通孔214a和214b。 
图17说明在制造位线234以及触点216a和216b之后，二极管相变存储器单元阵列的一个实施例的横截面图。盖材料层221d经蚀刻以暴露顶部电极232a、相变材料存储位置230a和介电材料228a，且提供介电材料层220a。金属(例如W、Al、Cu或另一合适金属)沉积在介电材料层220a、通孔214a和214b、顶部电极232a、相变材料存储位置230a和介电材料228a的暴露部分上，以提供金属层。使用CVD、HDP-CVD、ALD、 MOCVD、PVD、JVD或其它合适沉积技术来沉积所述金属层。接着，对所述金属层进行蚀刻以提供位线234以及触点216a和216b。 
介电材料(例如SiO2、SiOx、SiN、FSG、BPSG、BSG或另一合适介电材料)沉积在位线234、触点216a和216b以及介电材料层220a的暴露部分上，以提供介电材料层。使用CVD、HDP-CVD、ALD、MOCVD、PVD、JVD或其它合适沉积技术来沉积介电材料层。接着，平坦化介电材料层，以暴露位线234和触点216a和216b，且提供介电材料236e。 
接着重复与先前参看图5到图16而描述和说明的工艺类似的工艺，以制造如先前参看图3而描述和说明的三维阵列200a的第二二极管相变存储器单元201b。 
图18说明二极管相变存储器单元阵列200b的另一实施例的横截面图。阵列200b类似于先前参看图3而描述和说明的三维阵列200a，但阵列200b只包含二极管相变存储器单元的单个二维阵列。在阵列200b中，不包含二极管相变存储器单元201b。以类似于三维阵列200a的方式制造阵列200b。 
实施例提供二极管相变存储器单元的二维和三维阵列。通过金属字线和金属位线来存取二极管相变存储器单元。与典型二极管存储器单元相比，所述二极管相变存储器单元阵列提供增加的存储器密度和较小的存储器单元大小。 
虽然本文所述的具体实施例实质上集中于使用相变存储器元件，但本本发明可应用于任何合适类型的电阻性或电阻率改变存储器元件。 
尽管本文已说明并描述了具体实施例，但所属领域的技术人员将了解，在不脱离本发明的范围的情况下，多种替代和/或均等实施方案可代替所展示和描述的具体实施例。本申请意在涵盖本文所论述的具体实施例的任何改编或变化。因此，希望本发明仅受权利要求书及其均等物限制。 

Claims (13)

1.一种集成电路，其包括：
第一金属字线；
第一二极管，其耦合到所述第一金属字线；
第一电阻率改变材料，其耦合到所述第一二极管；以及
第一位线，其耦合到所述第一电阻率改变材料，
硅化物触点，其耦合于所述第一二极管与所述第一电阻率改变材料之间；
电极，其耦合于所述第一电阻率改变材料与所述第一位线之间；以及
介电材料，其接触所述第一电阻率改变材料和所述硅化物触点，所述介电材料界定所述第一电阻率改变材料与所述硅化物触点之间的界面。
2.根据权利要求1所述的集成电路，其进一步包括：
第二二极管，其耦合到所述第一位线；
第二电阻率改变材料，其耦合到所述第二二极管；以及
第二金属字线，其耦合到所述第二电阻率改变材料，
其中所述第二二极管和所述第二电阻率改变材料位于所述第一二极管和所述第一电阻率改变材料上方。
3.根据权利要求2所述的集成电路，其进一步包括：
至少一个额外存储器单元层，其包括：
第三金属字线，其位于所述第二金属字线上方；
第三二极管，其耦合到所述第三金属字线；
第三电阻率改变材料，其耦合到所述第三二极管；以及
第二位线，其耦合到所述第三电阻率改变材料。
4.一种系统，其包括：
主机；以及
存储器装置，其通信地耦合到所述主机，所述存储器装置包括：
第一金属字线；
第一垂直二极管，其耦合到所述第一金属字线；
第一电阻性存储器元件，其耦合到所述第一垂直二极管；以及
金属位线，其耦合到所述第一电阻性存储器元件，
硅化物触点，其耦合于所述第一垂直二极管与所述第一电阻性存储器元件之间；
电极，其耦合于所述第一电阻性存储器元件与所述金属位线之间；以及
介电材料，其接触所述第一电阻性存储器元件和所述硅化物触点，所述介电材料界定所述第一电阻性存储器元件与所述硅化物触点之间的界面。
5.根据权利要求4所述的系统，其特征在于，所述存储器装置进一步包括：
第二垂直二极管，其耦合到所述金属位线；
第二电阻性存储器元件，其耦合到所述第二垂直二极管；以及
第二金属字线，其耦合到所述第二电阻性存储器元件，
其中所述第二金属字线在所述第一金属字线上方对准。
6.根据权利要求5所述的系统，其特征在于，所述第一字线和所述第二字线垂直于所述位线。
7.根据权利要求5所述的系统，其特征在于，所述存储器装置进一步包括：
写入电路，其经配置以将所述第一电阻性存储器元件和所述第二电阻性存储器元件编程到选定电阻状态；
感测电路，其经配置以读取所述第一电阻性存储器元件和所述第二电阻性存储器元件的电阻状态；以及
控制器，其经配置以控制所述写入电路和所述感测电路。
8.一种存储器，其包括：
第一字线；
第一二极管相变存储器单元，其耦合到所述第一字线；
位线，其耦合到所述第一二极管相变存储器单元；
第二二极管相变存储器单元，其耦合到所述位线；以及
第二字线，其耦合到所述第二二极管相变存储器单元，
其中所述第二二极管相变存储器单元位于所述第一二极管相变存储器单元上方；
硅化物触点，其耦合于所述第一二极管相变存储器单元与所述位线之间；
电极，其耦合于所述位线与所述第二二极管相变存储器单元之间；以及
介电材料，其接触所述位线和所述硅化物触点，所述介电材料界定所述位线与所述硅化物触点之间的界面。
9.根据权利要求8所述的存储器，其特征在于，所述第一二极管相变存储器单元包括耦合到所述第一字线的第一二极管，和耦合于所述第一二极管与所述位线之间的第一相变元件，以及
其中所述第二二极管相变存储器单元包括耦合到所述位线的第二二极管，和耦合于所述第二二极管与所述第二字线之间的第二相变元件。
10.一种用于制造集成电路的方法，所述方法包括：
制造第一金属字线；
制造第一垂直二极管，其耦合到所述第一金属字线；
制造第一电阻率改变材料元件，其耦合到所述第一垂直二极管；以及
制造第一位线，其耦合到所述第一电阻率改变材料元件，
其中，制造所述第一垂直二极管包括：
将第一介电材料层沉积在所述第一金属字线上；
将第二介电材料层沉积在所述第一介电材料层上；
在所述第一介电材料层和所述第二介电材料层中蚀刻开口，以暴露所述第一金属字线的一部分；
用硅填充所述开口；
对所述硅进行回蚀，以暴露所述开口的侧壁的一部分；以及
植入所述硅以形成掺杂的区域，从而提供所述第一垂直二极管并且其中，制造所述第一电阻率改变材料元件包括：
在所述第一垂直二极管上形成硅化物触点；
选择性地蚀刻所述第一介电材料层，以提供所述第二介电材料层的悬垂物；
将第三介电材料层沉积在所述硅化物触点以及所述第一介电材料层和所述第二介电材料层的暴露部分上；
将共形层共形地沉积在所述第三介电材料层上，以在所述开口中形成锁眼；
对所述共形层进行间隔物蚀刻，以暴露所述硅化物触点上方的所述第三介电材料层的一部分；
对所述第三介电材料层的所述暴露部分进行蚀刻，以暴露所述硅化物触点的一部分；
移除所述经蚀刻的共形层；
将电阻率改变材料沉积在所述硅化物触点的所述暴露部分上；以及
将电极材料沉积在所述电阻率改变材料上。
11.根据权利要求10所述的方法，其进一步包括：
制造第二垂直二极管，其耦合到所述第一位线；
制造第二电阻率改变材料元件，其耦合到所述第二垂直二极管；以及
制造第二金属字线，其耦合到所述第二电阻率改变材料元件。
12.一种用于制造存储器的方法，所述方法包括：
制造第一字线；
制造第一垂直二极管，其耦合到所述第一字线；
制造第一相变元件，其耦合到所述第一垂直二极管；
制造第一位线，其耦合到所述第一相变元件；
制造第二垂直二极管，其耦合到所述第一位线；
制造第二相变元件，其耦合到所述第二垂直二极管；以及
制造第二字线，其耦合到所述第二相变元件，
其中，制造所述第一垂直二极管包括：
将第一介电材料层沉积在所述第一字线上；
将第二介电材料层沉积在所述第一介电材料层上；
在所述第一介电材料层和所述第二介电材料层中蚀刻开口，以暴露所述第一字线的一部分；
用硅填充所述开口；
对所述硅进行回蚀，以暴露所述开口的侧壁的一部分；以及
植入所述硅以形成掺杂的区域，从而提供所述第一垂直二极管并且其中，制造所述第一相变元件包括：
在所述第一垂直二极管上形成硅化物触点；
选择性地蚀刻所述第一介电材料层，以提供所述第二介电材料层的悬垂物；
将第三介电材料层沉积在所述硅化物触点以及所述第一介电材料层和所述第二介电材料层的暴露部分上；
将共形层共形地沉积在所述第三介电材料层上，以在所述开口中形成锁眼；
对所述共形层进行间隔物蚀刻，以暴露所述硅化物触点上方的所述第三介电材料层的一部分；
对所述第三介电材料层的所述暴露部分进行蚀刻，以暴露所述硅化物触点的一部分；
移除所述经蚀刻的共形层；
将电阻率改变材料沉积在所述硅化物触点的所述暴露部分上；以及
将电极材料沉积在所述电阻率改变材料上。
13.根据权利要求12所述的方法，其进一步包括：
制造至少一个额外存储器单元层，其包括：
在所述第二字线上方制造第三字线；
制造第三垂直二极管，其耦合到所述第三字线；
制造第三相变元件，其耦合到所述第三垂直二极管；以及
制造第二位线，其耦合到所述第三相变元件。
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