CN101295729A - 包括隔离材料层的集成电路 - Google Patents

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Abstract

一种集成电路包括第一电极以及与第一电极的第一部分相接触的介电材料层。该集成电路包括与介电材料层的侧壁部以及第一电极的第二部分相接触的隔离材料层。第二部分在第一部分中。该集成电路包括与隔离材料层以及第一电极的第三部分相接触的阻变材料。第三部分在第二部分中。该集成电路包括与阻变材料相接触的第二电极。

Description

包括隔离材料层的集成电路
背景技术
一类存储器是电阻式存储器。电阻式存储器利用存储元件的阻值来存储一个或多个比特的数据。例如，被编程为具有大阻值的存储元件可表示逻辑“1”数据比特值，而被编程为具有小阻值的存储元件可表示逻辑“0”数据比特值。典型地，通过将电压脉冲或电流脉冲施加于存储元件来电切换存储元件的阻值。
一类电阻式存储器是相变存储器。相变存储器在电阻式存储元件中使用相变材料。相变材料呈现至少两种不同的状态。相变材料的状态可被称为非晶态和晶态，其中，非晶态涉及更无序的原子结构，而晶态涉及更有序的晶格。非晶态通常呈现比晶态更高的电阻率。并且，某些相变材料呈现多晶态，例如，面心立方晶格(FCC)状态以及六方密堆积(HCP)状态，其具有不同的电阻率且可用于存储数据比特。在以下描述中，非晶态通常指具有较高电阻率的状态，而晶态通常指具有较低电阻率的状态。
可以可逆地引起相变材料中的相变。以这种方式，响应于温度变化，存储器可从非晶态变为晶态以及从晶态变为非晶态。可以通过驱动电流流过相变材料自身或通过驱动电流流过相变材料附近的电阻式加热器来实现相变材料的温度变化。利用这些方法，相变材料的可控加热导致相变材料内的可控相变。
可对包括具有由相变材料制成的多个存储单元的存储阵列的相变存储器进行编程，以利用相变材料的存储状态来存储数据。一种在这种相变存储装置中读取和写入数据的方式是控制被施加到相变材料的电流和/或电压脉冲。电流和/或电压的等级通常对应于每个存储单元中的相变材料内所感应的温度。为了最小化用于编程每个存储单元的功率总量，应当最小化相变材料与存储单元的至少一个电极之间的界面区域。
为了获得较高密度的相变存储器，相变存储单元可以储存多个比特数据。可以通过将相变材料编程为具有中间电阻值或状态来实现相变存储单元中的多比特存储，其中，多比特或多级相变存储单元可以被写成两种以上的状态。如果将相变存储单元编程为三个不同电阻级别中的一个，则每个单元可以存储1.5比特的数据。如果将相变存储单元编程为四个不同电阻级别中的一个，则每个单元可以存储两比特的数据，等等。为了将相变存储单元编程为中间电阻值，通过适当的写入策略来控制与非晶态材料并存的晶态材料的量，由此控制单元电阻。
鉴于这些和其他原因，存在对本发明的需求。
发明内容
一个实施例提供了一种集成电路。该集成电路包括第一电极以及与第一电极的第一部分相接触的介电材料层。集成电路包括与介电材料层的顶部和侧壁部以及第一电极的第二部分相接触的间隔(spacer)材料层。第二部分在第一部分内。集成电路包括与隔离材料层以及第一电极的第三部分相接触的阻变材料。第三部分在第二部分内。集成电路包括与阻变材料相接触的第二电极。
附图说明
包括用以提供本发明的进一步理解的附图，以及结合该附图并构成该说明书的一部分。附图示出了本发明的实施例，并且与描述一起用于解释本发明的原理。本发明的其它实施例以及本发明的一些预期优点将会被更好地领会，这是由于通过参照以下详细描述使其更易于理解。附图的元件彼此不必成比例。相同的参考标号表示相应的相似部件。
图1是示出了系统的一个实施例的框图。
图2是示出了存储装置的一个实施例的框图。
图3A示出了相变存储单元的一个实施例的截面图。
图3B示出了相变存储单元的另一实施例的截面图。
图4示出了预处理晶片的一个实施例的截面图。
图5示出了预处理晶片、第一介电材料层、第二介电材料层、和第三介电材料层的一个实施例的截面图。
图6示出了在蚀刻第三介电材料层和第二介电材料层之后的预处理晶片、第一介电材料层、第二介电材料层、和第三介电材料层的一个实施例的截面图。
图7示出了在蚀刻第二介电材料层之后的预处理晶片、第一介电材料层、第二介电材料层、和第三介电材料层的一个实施例的截面图。
图8示出了预处理晶片、第一介电材料层、第二介电材料层、第三介电材料层、和形成在多晶硅层中的键孔(keyhole)的一个实施例的截面图。
图9示出了在蚀刻多晶硅层和第一介电材料层之后的预处理晶片、第一介电材料层、第二介电材料层、和多晶硅层的一个实施例的截面图。
图10示出了在去除多晶硅层和第二介电材料层之后的预处理晶片和第一介电材料层的一个实施例的截面图。
图11示出了预处理晶片、第一介电材料层、和隔离材料层的一个实施例的截面图。
图12示出了在蚀刻隔离材料层之后的预处理晶片、第一介电材料层、和隔离材料层的一个实施例的截面图。
图13示出了预处理晶片、第一介电材料层、间隔层材料层、和相变材料层的一个实施例的截面图。
具体实施方式
在以下的详细描述中，参考构成本文一部分的附图，其中，通过说明可以实现本发明的特定实施例示出了附图。对此，参考所描述的附图的方向使用方向术语(例如，“顶部”、“底部”、“前面”、“后面”、“前端”、“尾端”等)。由于本发明实施例中的元件可以被放置于许多不同的方位，因此，方向术语是用来说明而不是用来限制的。应当理解，在不背离本发明范围的情况下，可利用其他实施例，并且可以进行结构或逻辑上的改变。因此，以下详细的描述不应当被认为是出于限制的目的，本发明的范围由所附权利要求限定。
图1是示出了系统90的一个实施例的框图。系统90包括主机92以及存储装置100。主机92通过通信链路94通信地连接到存储装置100。主机92包括计算机(例如，台式机、笔记本电脑、手持型电脑)、便携式电子装置(例如，蜂窝式电话、个人数字助理(PDA)、MP3播放器、视频播放器)、或者使用存储器的任何其他适当装置。存储装置100为主机92提供存储器。在一个实施例中，存储装置100包括相变存储装置。
图2是示出了存储装置100的一个实施例的框图。存储装置100包括写入电路102、分配电路104、存储单元106a、106b、106c、和106d、控制器118、以及读出电路108。存储单元106a-106d中的每一个都是基于存储单元中相变材料的非晶态和晶态来存储数据的相变存储单元。此外，通过将相变材料编程为具有中间阻值，可将存储单元106a-106d中的每一个编程为两种或多种状态中的一种。为了将存储单元106a-106d之一编程为中间电阻值，使用适当的写入策略来控制与非晶态材料共存的晶态材料的数量，由此控制单元的电阻。
存储单元106a-106d中的每一个都是孔(pore)存储单元装置。在介电材料中形成孔。用阻变材料或相变材料来填充孔，该材料与第一电极以及第二电极相接触。孔的横截面限定了通过每个存储单元的用于复位每个存储单元的电流。通过以下步骤来形成该孔：首先利用键孔(keyhole)工艺在介电材料层中限定初始开口，然后利用间隔(spacer)工艺来减小初始开口的横截面。
如这里所使用的，术语“电连接”(electrically coupled，电耦合)不意味着元件必须直接地连接在一起，而是在“电连接”的元件之间可以设置插入元件。
写入电路102通过信号通道110电连接到分配电路104。分配电路104通过信号通道112a-112d电连接到存储单元106a-106d中的每一个。分配电路104通过信号通道112a电连接到存储单元106a。分配电路104通过信号通道112b电连接到存储单元106b。分配电路104通过信号通道112c电连接到存储单元106c。分配电路104通过信号通道112d电连接到存储单元106d。分配电路104通过信号通道114电连接到读出电路108。读出电路108通过信号通道116电连接到控制器118。控制器118通过信号通道120电连接到写入电路102并通过信号通道122电连接到分配电路104。
存储单元106a-106d中的每一个均包括可以在温度变化的影响下从非晶态变为晶态或从晶态变为非晶态的相变材料。从而，在存储单元106a-106d的每一个中与非晶态相变材料共存的晶态相变材料的量定义了用于将数据存储在存储装置100中的两种或多种状态。
在非晶态下，相变材料呈现出远大于在晶态下的电阻率。因此，存储单元106a-106d的两种或多种状态在其电阻率方面不同。在一个实施例中，两种或多种状态包括两种状态，并使用二进制系统，其中，两种状态被分配给比特值“0”和“1”。在另一实施例中，两种或多种状态包括三种状态，并使用三进制系统，其中，三种状态被分配给比特值“0”、“1”、和“2”。在另一实施例中，两种或多种状态包括四种状态，其被分配给多比特值，例如，“00”、“01”、“10”、和“11”。在其他实施例中，两种或多种状态可以是存储单元的相变材料中任何适当数量的状态。
控制器118控制写入电路102、读出电路108、以及分配电路104的操作。控制器118包括微处理器、微控制器或用于控制写入电路102、读出电路108、以及分配电路104的操作的其他适当逻辑电路。控制器118控制用于设置存储单元106a-106d的电阻状态的写入电路102。控制器118控制用于读取存储单元106a-106d的电阻状态的读出电路108。控制器118控制用于为读取或写入访问选择存储单元106a-106d的分配电路104。在一个实施例中，控制器118被嵌入到与存储单元106a-106d相同的芯片上。在另一实施例中，控制器118位于独立于存储单元106a-106d的芯片上。
在一个实施例中，写入电路102通过信号通道110将电压脉冲提供给分配电路104，并且分配电路104通过信号通道112a-112d可控地将电压脉冲送往存储单元106a-106d。在另一实施例中，写入电路102通过信号通道110将电流脉冲提供给分配电路104，并且分配电路104通过信号通道112a-112d将电流脉冲可控地引导到存储单元106a-106d。在一个实施例中，分配电路104包括用于将电压脉冲或电流脉冲可控地引导到存储单元106a-106d中的每一个的多个晶体管。
读出电路108通过信号通道114读取存储单元106a-106d的两种或多种状态中的每一种。分配电路104通过信号通道112a-112d可控地引导在读出电路108和存储单元106a-106d之间的读取信号。在一个实施例中，分配电路104包括可控地在读出电路108和存储单元106a-106d之间指引读取信号的多个晶体管。
在一个实施例中，为了读取存储单元106a-106d之一的电阻，读出电路108提供流过存储单元106a-106d之一的电流，并且读出电路108读取在存储单元106a-106d之一两端的电压。在另一实施例中，读出电路108提供在存储单元106a-106d之一个两端的电压，并且读取流过存储单元106a-106d之一的电流。在另一实施例中，写入电路102提供在存储单元106a-106d之一两端的电压，并且读出电路108读取流过存储单元106a-106d之一的电流。在另一实施例中，写入电路102提供通过存储单元106a-106d之一的电流，并且读出电路108读取在存储单元106a-106d之一两端的电压。
为对存储装置100中的存储单元106a-106d编程，写入电路102产生用于加热目标存储单元中的相变材料的电流或电压脉冲。在一个实施例中，写入电路102产生适当的电流或电压脉冲，并将其注入到分配电路104，并分配给适当的目标存储单元106a-106d。根据存储单元是正被置位还是正被复位，来控制电流或电压脉冲的幅度和持续时间。通常，存储单元的“置位”操作是将目标存储单元的相变材料加热至高于其结晶温度(但一般低于其熔化温度)足够长时间直至实现晶态或者部分晶态和部分非晶态。通常，存储单元的“复位”操作将目标存储单元的相变材料加热至高于其熔化温度，然后迅速淬火冷却材料，从而实现非晶态或者部分非晶态和部分晶态。
图3A示出了相变存储单元200a的一个实施例的截面图。相变存储单元200a包括第一电极202、介电材料层204、隔离材料层206、相变材料层208、以及第二电极210。第一电极202与介电材料层204、隔离材料层206、以及相变材料层208相接触。相变材料层208与隔离材料层206和第二电极210相接触。介电材料层204和隔离材料层206形成了相变材料沉积于其中的孔209。在一个实施例中，孔209具有亚石印(sublithographic)横截面，从而在第一电极202与相变材料层208之间的界面具有亚石印横截面。
读取和写入信号经由第一电极202和第二电极210被提供给相变材料层208。在写入操作期间，穿过相变材料208的电流通道从第一电极202和第二电极210中的一个通过孔209到达第一电极202和第二电极210中的另一个。相变存储单元200a在孔209内的相变材料中提供用于存储一个或多个比特数据的存储位置。在一个实施例中，相变存储单元106a-106d中的每一个均与相变存储单元200a类似。
第一电极202和第二电极210可以包含任何适当的电极材料，例如，TiN、TaN、W、Al、Ti、Ta、TiSiN、TaSiN、TiAlN、TaAlN、C、或Cu。介电材料层204可以包括诸如SiN的任何适当介电材料。隔离材料层206可以包括诸如SiO2或低k材料的任何适当介电材料。隔离材料层206提供了相变存储单元200a的临界尺寸(CD)的进一步减小，并且改进了相变材料层208的有源区(即，孔209内)的热绝缘。减小的CD以及改进的热绝缘降低了用于将存储单元200a从晶态转换到非晶态的复位电流。
根据本发明，相变材料208可以由多种材料制成。通常，包含来自周期表第VI族的一种或多种元素的硫族化物合金(chalcogenide alloy)可用作这种材料。在一个实施例中，相变存储单元200a的相变材料208是由硫族化物复合材料(例如，GeSbTe、SbTe、GeTe或AgInSbTe)制成。在另一实施例中，相变材料208是硫族化物自由基(chalcogen free)，例如，GeSb、GaSb、InSb或GeGaInSb。在其他实施例中，相变材料208由包括Ge、Sb、Te、Ga、As、In、Se和S中的一种或多种的任意适当材料制成。
图3B示出了相变存储单元200b的另一实施例的截面图。除了在相变存储单元200b中，隔离材料层206未覆盖介电材料层204的顶部之外，相变存储单元200b与之前描述的并参考图3A所示的相变存储单元200a相类似。在此实施例中，隔离材料层206覆盖介电材料层204的侧壁。在一个实施例中，相变存储单元106a-106d中的每一个都与相变存储单元200b类似。
接下来的图4至图13示出了用于制造之前描述的并参考图3A和图3B示出的相变存储单元200a和200b的工艺的一个实施例。
图4示出了预处理晶片212的一个实施例的截面图。预处理晶片212包括：介电材料214、第一电极202、以及下晶片层(未示出)。介电材料214包括SiO2、SiOx、SiN、氟化石英玻璃(FSG)、硼磷硅酸盐玻璃(BPSG)、硼硅(酸)玻璃(BSG)、或者其他合适的介电材料。第一电极202包括TiN、TaN、W、Al、Ti、Ta、TiSiN、TaSiN、TiAlN、TaAlN、C、Cu或其他合适的电极材料。介电材料214横向围绕第一电极202，以使第一电极202与相邻装置部件相隔离。
图5示出了预处理晶片212、第一介电材料层204a、第二介电材料层216a、以及第三介电材料层218a的一个实施例的截面图。诸如SiN或其他适合介电材料的介电材料被沉积到预处理晶片212上，以提供第一介电材料层204a。使用化学汽相沉积(CVD)、原子层沉积(ALD)、有机金属化学汽相沉积(MOCVD)、等离子汽相沉积(PVD)、喷印汽相沉积(JVP)、或其他合适的沉积技术来沉积第一介电材料层204a。
第二介电材料不同于第一介电材料层204a的介电材料，将诸如SiO2或其他合适的材料沉积到第一介电材料层204a上，以提供第二介电材料层216a。第二介电材料层216a比第一介电材料层204a厚。在一个实施例中，第二介电材料层216a比第一介电材料层204a厚至少四倍。使用CVD、ALD、MOCVD、PVD、JVD、或其他合适的沉积技术来沉积介电材料层216a。
类似于介电材料层204a的介电材料的第三介电材料(例如，SiN或其他合适的材料)被沉积到第二介电材料层216a上，以提供第三介电材料层218a。第三介电材料层218a比第二介电材料层216a薄。在一个实施例中，第三介电材料层218a基本上具有与第一介电材料层204a相同的厚度。使用CVD、ALD、MOCVD、PVD、JVD、或其他合适的沉积技术来沉积第三介电材料层218a。
图6示出了在蚀刻第三介电材料层218a和第二介电材料层216a之后的预处理晶片212、第一介电材料层204a、第二介电材料层216b、以及第三介电材料层218b的一个实施例的截面图。蚀刻第三介电材料层218a和第二介电材料层216a，以提供露出第一介电材料层204a的开口220，并提供第二介电材料层216b和第三介电材料层218b。在一个实施例中，开口220基本上位于第一电极202上的中心处。
图7示出了在蚀刻第二介电材料层216b之后的预处理晶片212、第一介电材料层204a、第二介电材料层216c、以及第三介电材料层218b的一个实施例的截面图。利用选择性湿蚀刻或其他合适的蚀刻来选择性地凹进蚀刻第二介电材料层216b，以产生如222处所示的第三介电材料层218b的突出部(overhang)。
图8示出了预处理晶片212、第一介电材料层204a、第二介电材料层216c、第三介电材料层218b、以及在多晶硅层224a中形成的键孔226的一个实施例的截面图。将多晶硅或其他合适的材料共形沉积到第三介电材料层218b、第二介电材料层216c、以及第一介电材料层204a的露出部分之上。由于突出部222，多晶硅的共形沉积将其自身夹断，以形成孔隙或键孔226。键孔226基本上位于第一电极202之上的中心处。使用CVD、ALD、MOCVD、PVD、JVD、或其他合适的沉积技术来沉积多晶硅层224a。
图9示出了在蚀刻多晶硅层224a和第一介电材料层204a之后的预处理晶片212、第一介电材料层204、第二介电材料层216c、以及多晶硅层224b的一个实施例的截面图。去移第三介电材料层218b。蚀刻多晶硅层224a，以露出键孔226。接下来，正如开口228所示，将键孔226转移到第一介电材料层204a中，来提供多晶硅层224b和第一介电材料层204。在一个实施例中，开口或孔228具有亚石印横截面，从而第一电极202的露出部分具有亚石印横截面。
图10示出了在去除多晶硅层224b和第二介电材料层216c之后的预处理晶片212和第一介电材料层204的一个实施例的截面图。蚀刻第二介电材料层216c和多晶硅层224b，以露出第一介电材料层204。
图11示出了预处理晶片212、第一介电材料层204、以及隔离材料层206a的一个实施例的截面图。诸如SiO2、低k材料或其他合适的隔离材料的隔离材料被共形沉积到介电材料层204a和第一电极202的露出部分上，以提供隔离材料层206a。使用CVD、ALD、MOCVD、PVD、JVD、或其他合适的沉积技术来沉积隔离材料层206a。
图12示出了在蚀刻隔离材料层206a之后的预处理晶片212、第一介电材料层204、以及隔离材料层206的一个实施例的截面图。间隔蚀刻(spacer etch)隔离材料层206a，以露出第一电极202的一部分，并提供隔离材料层206。在一个实施例中，在蚀刻之后，隔离材料保留在第一介电材料层204的顶部和侧壁上。在另一实施例中，在蚀刻之后，隔离材料保留在如前描述并参考图3B所示的第一介电材料层204的侧壁上而不在该介电材料层204的顶部上。
图13示出了预处理晶片212、第一介电材料层204、隔离材料层206、以及相变材料层208的一个实施例的截面图。将诸如硫族化物复合材料或其他合适的相变材料的相变材料沉积到隔离材料层206的第一电极202的露出部分之上，以提供相变材料层208。使用CVD、ALD、MOCVD、PVD、JVD、或其他合适的沉积技术来沉积相变材料层208。
将电极材料(例如，TiN、TaN、W、Al、Ti、Ta、TiSiN、TaSiN、TiAlN、TaAlN、C、Cu、或者其他合适的电极材料)沉积到相变材料层208之上，以提供如前所述并参考图3A示出的第二电极210以及相变存储单元200a。使用CVD、ALD、MOCVD、PVD、JVD、或其他合适的沉积技术来沉积电极材料。在另一实施例中，在隔离材料层206保留在第一介电材料层204的侧壁上，而不在介电材料层204的顶部上的情况下，制造如前所述并参考图3B示出的相变存储单元200b。
本发明的实施例提供了相变存储单元，其具有将相变材料沉积于其中的孔。利用键孔工艺来限定该孔，然后通过间隔工艺进一步减小该孔。隔离材料进一步减小存储单元的临界尺寸，并且改进存储单元有源区的热绝缘。减小的临界尺寸和改进的热绝缘减小了用于将相变材料从晶态转换到非晶态的电流。
尽管在此已经示出且描述了具体的实施例，本领域普通技术人员将意识到，在不背离本发明范围的情况下，大量的替换和/或等同的实施方式可以替换所示出和描述的具体实施例。本申请旨在覆盖在此论述的具体实施例的任何修改或变化。因此，本发明仅由权利要求和其等同所限制。

Claims (24)

1.一种集成电路，包括：
第一电极；
介电材料层，与所述第一电极的第一部分相接触；
隔离材料层，与所述介电材料层的顶部和侧壁部以及所述第一电极的第二部分相接触，所述第二部分在所述第一部分中；
阻变材料，与所述隔离材料层以及所述第一电极的第三部分相接触，所述第三部分在所述第二部分中；以及
第二电极，与所述阻变材料相接触。
2.根据权利要求1所述的集成电路，其中，所述第一电极的所述第三部分具有亚石印横截面。
3.根据权利要求1所述的集成电路，其中，所述介电材料层包含SiN。
4.根据权利要求1所述的集成电路，其中，所述隔离材料层包含SiO2以及低k材料中的一种。
5.根据权利要求1所述的集成电路，其中，所述阻变材料包括Ge、Sb、Te、Ga、As、In、Se、以及S中的至少一种。
6.一种系统，包括：
主机；以及
存储装置，通信连接到所述主机，所述存储装置包括：
相变存储单元，包含沉积到孔中的相变材料，所述相变材料与第一电极和第二电极相接触，所述孔由介电材料层中的开口限定；以及减小所述开口的横截面的隔离材料层，所述隔离材料层与所述介电材料层的顶部和侧壁部相接触。
7.根据权利要求6所述的系统，其中，所述存储装置进一步包括：
写入电路，用于将数据写入到所述存储单元；以及
读出电路，用于从所述存储单元中读取数据。
8.根据权利要求7所述的系统，其中，所述存储装置进一步包括：
控制器，被配置为控制所述写入电路和所述读出电路。
9.根据权利要求6所述的系统，其中，所述存储装置进一步包括：
分配电路，被配置为访问所述相变存储单元。
10.一种存储单元，包括：
第一电极；
第二电极；
在所述第一电极和所述第二电极之间的相变材料；
用于形成所述相变材料的有源区的装置；以及
用于减小所述有源区的横截面的装置。
11.根据权利要求10所述的存储单元，其中，所述相变材料包含Ge、Sb、Te、Ga、As、In、Se、以及S中的至少一种。
12.根据权利要求10所述的存储单元，其中，所述第一电极包含TiN、TaN、W、Al、Ti、Ta、TiSiN、TaSiN、TiAlN、TaAlN、C、以及Cu中的一种。
13.一种用于制造集成电路的方法，所述方法包括：
提供包括第一电极的预处理晶片；
将介电材料层沉积到所述预处理晶片之上；
在所述介电材料层中蚀刻开口，以露出所述第一电极的第一部分；
将隔离材料层共形地沉积到所述介电材料层和所述第一电极的露出部分之上；
隔离蚀刻所述隔离材料层，以露出所述第一电极的第二部分，而保留所述介电材料层之上的隔离材料；
将相变材料层沉积到所述隔离材料层和所述第一电极的所述第二部分之上；以及
制造与所述相变材料层相接触的第二电极。
14.根据权利要求13所述的方法，其中，在所述介电材料层中蚀刻所述开口包括通过使用键孔工艺形成用于蚀刻所述开口的掩模，以在所述介电材料层中蚀刻所述开口。
15.根据权利要求13所述的方法，其中，间隔蚀刻所述隔离材料层包括间隔蚀刻所述隔离材料层，以露出具有亚石印横截面的所述第一电极的第二部分。
16.根据权利要求13所述的方法，其中，沉积所述介电材料层包括沉积SiN。
17.根据权利要求13所述的方法，其中，沉积所述隔离材料层包括沉积SiO2以及低k材料中的一种。
18.根据权利要求13所述的方法，其中，沉积所述相变材料层包括沉积Ge、Sb、Te、Ga、As、In、Se、以及S中的至少一种。
19.一种用于制造存储单元的方法，所述方法包括：
提供包括第一电极的预处理晶片；
将第一介电材料层沉积到所述预处理晶片之上；
将第二介电材料层沉积到所述第一介电材料层之上；
将第三介电材料层沉积到所述第二介电材料层之上；
蚀刻所述第二介电材料层和所述第三介电材料层，以提供开口并露出所述第一介电材料层的一部分；
凹进蚀刻经蚀刻的第二介电材料层，以提供经蚀刻的第三介电材料层的突出部；
将多晶硅层共形地沉积到所述第一介电材料层、经凹进蚀刻的第二介电材料层、以及经蚀刻的第三介电材料层的露出部分之上，以形成键孔；
通过蚀刻所述第一介电材料层将所述键孔转移至所述第一介电材料层，以露出所述第一电极的一部分；
去除所述第二介电材料层、所述第三介电材料层、以及
所述多晶硅层；
将隔离材料层共形地沉积到所述介电材料层和所述第一电极的露出部分之上；
间隔蚀刻所述隔离材料层，以露出所述第一电极的第二部分；
将相变材料层沉积到所述隔离材料层和所述第一电极的所述第二部分之上；以及
制造与所述相变材料层相接触的第二电极。
20.根据权利要求19所述的方法，其中，间隔蚀刻所述隔离材料层包括间隔蚀刻所述隔离材料层，以露出所述第一电极的所述第二部分，而保留在所述介电材料层之上的隔离材料。
21.根据权利要求19所述的方法，其中，间隔蚀刻所述隔离材料层包括间隔蚀刻所述间隔材料层，以露出具有亚石印横截面的所述第一电极的第二部分。
22.根据权利要求19所述的方法，其中，沉积所述介电材料层包括沉积SiN。
23.根据权利要求19所述的方法，其中，沉积所述隔离材料层包括沉积SiO2以及低k材料中的一种。
24.根据权利要求19所述的方法，其中，沉积所述相变材料层包括沉积Ge、Sb、Te、Ga、As、In、Se、以及S中的至少一种。
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PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

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