JP2009010337A - スペーサ材料層を有する集積回路 - Google Patents
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Abstract
【課題】メモリセルをプログラムするための電力量を最小限に抑えるため、メモリセルの相変化材料と少なくとも１つの電極との界面領域を最小にできる、より密度の高い相変化メモリを提供する。
【解決手段】相変化メモリセル２００ａは、第１の電極２０２、誘電体材料層２０４、スペーサ材料層２０６、相変化材料層２０８、および第２の電極２１０を有している。第１の電極２０２は、誘電体材料層２０４、スペーサ材料層２０６、および相変化材料層２０８に接触している。相変化材料層２０８は、スペーサ材料層２０６および第２の電極２１０に接触している。誘電体材料層２０４およびスペーサ材料層２０６は、内部に相変化材料が堆積される孔２０９を形成している。孔２０９は、第１の電極２０２と相変化材料層２０８との界面が、サブリソグラフィック断面を有している。
【選択図】図３Ａ
【解決手段】相変化メモリセル２００ａは、第１の電極２０２、誘電体材料層２０４、スペーサ材料層２０６、相変化材料層２０８、および第２の電極２１０を有している。第１の電極２０２は、誘電体材料層２０４、スペーサ材料層２０６、および相変化材料層２０８に接触している。相変化材料層２０８は、スペーサ材料層２０６および第２の電極２１０に接触している。誘電体材料層２０４およびスペーサ材料層２０６は、内部に相変化材料が堆積される孔２０９を形成している。孔２０９は、第１の電極２０２と相変化材料層２０８との界面が、サブリソグラフィック断面を有している。
【選択図】図３Ａ
Description
〔背景〕
メモリの１つのタイプとして、抵抗メモリがある。抵抗メモリは、メモリ素子の抵抗値を用いて、１ビットまたはそれ以上のデータを記憶する。例えば、抵抗値が高くなるようにプログラムされたメモリ素子は論理値「１」データビット値を示し、抵抗値が低くなるようにプログラムされたメモリ素子は論理値「０」データビット値を示す。一般的に、メモリ素子の抵抗値は、メモリ素子に電圧パルスまたは電流パルスを印加することによって、電気的に切り替えられる。
メモリの１つのタイプとして、抵抗メモリがある。抵抗メモリは、メモリ素子の抵抗値を用いて、１ビットまたはそれ以上のデータを記憶する。例えば、抵抗値が高くなるようにプログラムされたメモリ素子は論理値「１」データビット値を示し、抵抗値が低くなるようにプログラムされたメモリ素子は論理値「０」データビット値を示す。一般的に、メモリ素子の抵抗値は、メモリ素子に電圧パルスまたは電流パルスを印加することによって、電気的に切り替えられる。
抵抗メモリの１つのタイプとして、相変化メモリがある。相変化メモリは、抵抗メモリ素子として相変化材料を用いる。相変化材料は、少なくとも２つの異なる状態を示す。相変化材料のこの状態は、アモルファス状態および結晶状態と称される。アモルファス状態では原子構造がより不規則であり、結晶状態では格子がより規則的である。アモルファス状態は、一般的に、結晶状態よりも高い抵抗率を示す。また、一部の相変化材料は、例えば面心立方（face-centered cubic; FCC）状態および六方最密充てん（hexagonal closest packing; HCP）状態など、複数の結晶状態を示し、これら２つの結晶状態は抵抗率がそれぞれ異なり、複数のデータビットを記憶するために用いられる。以下の説明では、アモルファス状態は、一般的に抵抗率がより高い状態を指し、結晶状態は、一般的に抵抗率がより低い状態を示す。
相変化材料における相変化は、可逆的に誘発させることができる。メモリは、温度変化に反応して、アモルファス状態から結晶状態、および結晶状態からアモルファス状態へと変化する。相変化材料の温度は、相変化材料自身への電流供給、あるいは相変化材料に隣接する抵抗ヒータへの電流供給によって変化させることができる。これら方法のいずれにおいても、相変化材料の加熱が制御可能であることによって、これら相変化材料内における相変化が制御可能となる。
相変化材料からなる複数のメモリセルを有するメモリアレイを備えた相変化メモリは、データを記憶するために、相変化材料のメモリ状態を利用してプログラムすることができる。このような相変化メモリデバイスにおけるデータの読み出しおよび書き込みを行うための方法の１つとして、相変化材料へ印加される電流パルスおよび／または電圧パルスを制御する方法がある。電流および／または電圧のレベルは、各メモリセル内の相変化材料内において誘発される温度に対応している。各メモリセルをプログラムするために用いられる電力量を最小限に抑えるためには、メモリセルの相変化材料と少なくとも１つの電極との界面領域を最小にしなければならない。
より密度の高い相変化メモリを達成するために、相変化メモリセルは、マルチビットのデータを記憶することができる。相変化メモリセル内におけるマルチビット記憶は、相変化材料が中間的な抵抗値または状態を有するようにプログラムすることによって達成することができる。マルチビットまたはマルチレベル相変化メモリセルは、２つ以上の状態に書き込むことができる。３つの異なる抵抗値のいずれか１つに相変化メモリセルをプログラムした場合は、１セルにつき１．５データビットを記憶させることができる。４つの異なる抵抗値のいずれか１つに相変化メモリセルをプログラムした場合は、１セルにつき２データビットを記憶することができ、以下同様に記憶させることができる。相変化メモリセルを中間的な抵抗値にプログラムするためには、アモルファス材料と共存している結晶性材料の量、ひいてはセル抵抗値が、適切な書き込み方式を介して制御される。
上記および上記以外の理由により、本発明が必要とされる。
〔概要〕
一実施形態は、集積回路を提供する。当該集積回路は、第１の電極と、当該第１の電極の第１の部分に接触している誘電体材料層とを有している。上記集積回路は、上記誘電体材料層の上部および側壁部分および上記第１の電極の第２の部分に接触している、スペーサ材料層を有している。上記第２の部分は、上記第１の部分内にある。上記集積回路は、上記スペーサ材料層および上記第１の電極の第３の部分に接触している、抵抗率変化材料を含んでいる。上記第３の部分は、上記第２の部分内にある。上記集積回路は、上記抵抗率変化材料に接触している、第２の電極を有している。
一実施形態は、集積回路を提供する。当該集積回路は、第１の電極と、当該第１の電極の第１の部分に接触している誘電体材料層とを有している。上記集積回路は、上記誘電体材料層の上部および側壁部分および上記第１の電極の第２の部分に接触している、スペーサ材料層を有している。上記第２の部分は、上記第１の部分内にある。上記集積回路は、上記スペーサ材料層および上記第１の電極の第３の部分に接触している、抵抗率変化材料を含んでいる。上記第３の部分は、上記第２の部分内にある。上記集積回路は、上記抵抗率変化材料に接触している、第２の電極を有している。
〔図面の簡単な説明〕
本発明をさらに理解するために、図面が添付されている。これらの添付図面は本明細書に組み込まれ、本明細書の一部を構成する。これらの図面は、本発明の実施形態を例証し、また本明細書における記載と共に本発明の原理を説明するためのものである。本発明の別の実施形態、および本発明の意図する多くの利点については、以下の詳細な説明を参照することによって容易に理解できるであろう。これら図面中の各素子は、必ずしも互いに相対的な縮尺とはなっていない。同様の符号は、対応する同様の箇所を示している。
本発明をさらに理解するために、図面が添付されている。これらの添付図面は本明細書に組み込まれ、本明細書の一部を構成する。これらの図面は、本発明の実施形態を例証し、また本明細書における記載と共に本発明の原理を説明するためのものである。本発明の別の実施形態、および本発明の意図する多くの利点については、以下の詳細な説明を参照することによって容易に理解できるであろう。これら図面中の各素子は、必ずしも互いに相対的な縮尺とはなっていない。同様の符号は、対応する同様の箇所を示している。
図１は、システムの一実施形態を示すブロック図である。
図２は、メモリデバイスの一実施形態を示すブロック図である。
図３Ａは、相変化メモリセルの一実施形態を示す断面図である。
図３Ｂは、相変化メモリセルの別の実施形態を示す断面図である。
図４は、前処理されたウェハの一実施形態を示す断面図である。
図５は、前処理されたウェハ、第１の誘電体材料層、第２の誘電体材料層、および第３の誘電体材料層の一実施形態を示す断面図である。
図６は、第３の誘電体材料層および第２の誘電体材料層をエッチングした後における、前処理されたウェハ、第１の誘電体材料層、第２の誘電体材料層、および第３の誘電体材料層の一実施形態を示す断面図である。
図７は、第２の誘電体材料層をエッチングした後における、前処理されたウェハ、第１の誘電体材料層、第２の誘電体材料層、および第３の誘電体材料層の一実施形態を示す断面図である。
図８は、前処理されたウェハ、第１の誘電体材料層、第２の誘電体材料層、第３の誘電体材料層、およびポリシリコン層内に形成された鍵穴の一実施形態を示す断面図である。
図９は、ポリシリコン層および第１の誘電体材料層をエッチングした後における、前処理されたウェハ、第１の誘電体材料層、第２の誘電体材料層、およびポリシリコン層の一実施形態を示す断面図である。
図１０は、ポリシリコン層および第２の誘電体材料層を除去した後における、前処理されたウェハおよび第１の誘電体材料層の一実施形態を示す断面図である。
図１１は、前処理されたウェハ、第１の誘電体材料層、およびスペーサ材料層の一実施形態を示す断面図である。
図１２は、スペーサ材料層をエッチングした後における、前処理されたウェハ、第１の誘電体材料層、およびスペーサ材料層の一実施形態を示す断面図である。
図１３は、前処理されたウェハ、第１の誘電体材料層、スペーサ材料層、および相変化材料層の一実施形態を示す断面図である。
〔詳細な説明〕
以下の詳細な説明では、添付図面を参照する。これらの添付図面は、本明細書の一部を構成するものであり、また本発明を実施し得る具体的な実施形態を例証するために示されている。これに関し、説明する（これら）図面の方向を参照して、「上」「下」「前」「後」「先端」「後端」等の方向を示す用語が使用されている。本発明の実施形態の構成要素は、多くの様々な方向に配置することができる、従って方向を表す上記用語は、例証するために用いられているものであって、限定するものではない。なお、本発明の範囲を逸脱することなく、別の実施形態を用いること、および構造的または論理的な変化を加えることができることについて理解されたい。従って以下の詳細な説明は、限定的な意味として捉えられるものではなく、本発明の範囲は特許請求の範囲によって規定される。
以下の詳細な説明では、添付図面を参照する。これらの添付図面は、本明細書の一部を構成するものであり、また本発明を実施し得る具体的な実施形態を例証するために示されている。これに関し、説明する（これら）図面の方向を参照して、「上」「下」「前」「後」「先端」「後端」等の方向を示す用語が使用されている。本発明の実施形態の構成要素は、多くの様々な方向に配置することができる、従って方向を表す上記用語は、例証するために用いられているものであって、限定するものではない。なお、本発明の範囲を逸脱することなく、別の実施形態を用いること、および構造的または論理的な変化を加えることができることについて理解されたい。従って以下の詳細な説明は、限定的な意味として捉えられるものではなく、本発明の範囲は特許請求の範囲によって規定される。
図１は、システム９０の一実施形態を示すブロック図である。システム９０は、ホスト９２およびメモリデバイス１００を有している。ホスト９２は、通信リンク９４を介して、メモリデバイス１００と通信可能なように結合されている。ホスト９２は、コンピュータ（例えば、デスクトップ、ラップトップ、ハンドヘルド）、携帯用電子デバイス（例えば、携帯電話、ＰＤＡ、ＭＰ３プレーヤ、ビデオプレーヤ）、あるいはメモリを用いるその他の適切なデバイスを有している。メモリデバイス１００は、ホスト９２に対してメモリを提供する。一実施形態では、メモリデバイス１００は、相変化メモリデバイスを有している。
図２は、メモリデバイス１００の一実施形態を示すブロック図である。メモリデバイス１００は、書き込み回路１０２、分配回路１０４、メモリセル１０６ａ，１０６ｂ，１０６ｃ，１０６ｄ、コントローラ１１８、およびセンス回路１０８を有している。各メモリセル１０６ａ〜１０６ｄは、メモリセル内の相変化材料のアモルファス状態および結晶状態に基づいてデータを記憶する相変化メモリセルである。また、各メモリセル１０６ａ〜１０６ｄは、相変化材料が中間的な抵抗値を有するようにプログラムすることによって、２つまたは２つ以上の状態のいずれか１つにプログラムすることができる。メモリセル１０６ａ〜１０６ｄのいずれか１つを中間的な抵抗値にプログラムするためには、アモルファス材料と共存している結晶性材料の量、ひいてはセル抵抗値が、適切な書き込み方式を介して制御される。
各メモリセル１０６ａ〜１０６ｂは、孔を用いたメモリセルデバイスである。孔は、誘電体材料内に形成されている。孔には、第１の電極および第２の電極に接触する、抵抗率変化材料あるいは相変化材料が充填されている。孔の断面によって、各メモリセルをリセットするために各メモリセルに流れる電流が規定される。孔は、まず鍵穴処理を用いて、誘電体材料層内に初期開口部を形成し、次にスペーサ処理を用いて、当該初期開口部の断面を縮小することによって形成される。
本明細書において使用される場合、「電気的に結合」という表現は、素子同士が直接結合しているという意味だけではなく、一方の素子と他方の素子との間に別の素子が介在した状態において「該一方の素子と該他方の素子とが電気的に結合されている」と言うことができる。
書き込み回路１０２は、信号経路１１０を介して、分配回路１０４に電気的に結合されている。分配回路１０４は、信号経路１１２ａ〜１１２ｄを介して、各メモリセル１０６ａ〜１０６ｄに電気的に結合されている。分配回路１０４は、信号経路１１２ａを介して、メモリセル１０６ａに電気的に結合されている。分配回路１０４は、信号経路１１２ｂを介して、メモリセル１０６ｂに電気的に結合されている。分配回路１０４は、信号経路１１２ｃを介して、メモリセル１０６ｃに電気的に結合されている。分配回路１０４は、信号経路１１２ｄを介して、メモリセル１０６ｄに電気的に結合されている。分配回路１０４は、信号経路１１４を介して、センス回路１０８に電気的に結合されている。センス回路１０８は、信号経路１１６を介して、コントローラ１１８に電気的に結合されている。コントローラ１１８は、信号経路１２０を介して、書き込み回路１０２に電気的に結合されており、また信号経路１２２を介して、分配回路１０４に電気的に結合されている。
各メモリセル１０６ａ〜１０６ｄは、温度変化の影響下において、アモルファス状態から結晶状態、あるいは結晶状態からアモルファス状態へと変化する相変化材料を含んでいる。従って、メモリセル１０６ａ〜１０６ｄのいずれか１つにおいて、アモルファス状態にある相変化材料と共存している、結晶状態にある相変化材料の量によって、メモリデバイス１００内にデータを記憶させるための２つまたは２つ以上の状態が規定される。
アモルファス状態にある相変化材料は、結晶状態にある場合よりも遥かに高い抵抗率を示す。従って、メモリセル１０６ａ〜１０６ｄの２つまたは２つ以上の状態は、その電気抵抗率において異なっている。一実施形態では、上記２つまたは２つ以上の状態は２つの状態であり、これら２つの状態が「０」および「１」のビット値に割り当てられる２値システムが用いられる。別の実施形態では、上記２つまたは２つ以上の状態は３つの状態であり、これら３つの状態が「０」、「１」、および「２」のビット値に割り当てられる３値システムが用いられる。別の実施形態では、上記２つまたは２つ以上の状態は４つの状態であり、「００」、「０１」、「１０」、および「１１」などのマルチビット値が割り当てられる。別の実施形態では、上記２つまたは２つ以上の状態は、メモリセルの相変化材料における適切な任意数の状態であってよい。
コントローラ１１８は、書き込み回路１０２、センス回路１０８、および分配回路１０４の動作を制御する。コントローラ１１８は、マイクロプロセッサ、マイクロコントローラ、あるいは、書き込み回路１０２、センス回路１０８、および分配回路１０４の動作を制御するその他の適切な論理回路を有している。コントローラ１１８は、書き込み回路１０２がメモリセル１０６ａ〜１０６ｄの抵抗状態をセットするのを制御する。コントローラ１１８は、センス回路１０８がメモリセル１０６ａ〜１０６ｄの抵抗状態を読み出すのを制御する。コントローラ１１８は、分配回路１０４が読み出しまたは書き込みアクセスのためにメモリセル１０６ａ〜１０６ｄを選択するのを制御する。一実施形態では、コントローラ１１８は、メモリセル１０６ａ〜１０６ｄと同じチップ上に埋め込まれている。別の実施形態では、コントローラ１１８は、メモリセル１０６ａ〜１０６ｄとは別のチップ上に位置している。
一実施形態では、書き込み回路１０２は、信号経路１１０を介して分配回路１０４に電圧パルスを供給し、分配回路１０４は、信号経路１１２ａ〜１１２ｄを介して、メモリセル１０６ａ〜１０６ｄに電圧パルスを制御しながら与える。別の実施形態では、書き込み回路１０２は、信号経路１１０を介して分配回路１０４に電流パルスを供給し、分配回路１０４は、信号経路１１２ａ〜１１２ｄを介して、メモリセル１０６ａ〜１０６ｄに電流パルスを制御しながら与える。一実施形態では、分配回路１０４は、各メモリセル１０６ａ〜１０６ｄに電圧パルスまたは電流パルスを制御しながら与える複数のトランジスタを備えている。
センス回路１０８は、信号経路１１４を介して、メモリセル１０６ａ〜１０６ｄの２つまたは２つ以上の各状態を読み出す。分配回路１０４は、センス回路１０８とメモリセル１０６ａ〜１０６ｄとの間に、信号経路１１２ａ〜１１２ｄを介して、読み出し信号を制御しながら与える。一実施形態では、分配回路１０４は、センス回路１０８とメモリセル１０６ａ〜１０６ｄとの間に読み出し信号を制御しながら与える、複数のトランジスタを備えている。
一実施形態では、メモリセル１０６ａ〜１０６ｄのいずれか１つの抵抗を読み出すために、センス回路１０８は、メモリセル１０６ａ〜１０６ｄのいずれか１つに流れる電流を供給し、そしてメモリセル１０６ａ〜１０６ｄのいずれか１つおける電圧を読み出す。別の実施形態では、センス回路１０８は、メモリセル１０６ａ〜１０６ｄのいずれか１つに電圧を供給し、そしてメモリセル１０６ａ〜１０６ｄのいずれか１つに流れる電流を読み出す。別の実施形態では、書き込み回路１０２は、メモリセル１０６ａ〜１０６ｄのいずれか１つに電圧を供給し、センス回路１０８は、メモリセル１０６ａ〜１０６ｄのいずれか１つに流れる電流を読み出す。別の実施形態では、書き込み回路１０２は、メモリセル１０６ａ〜１０６ｄのいずれか１つに流れる電流を供給し、センス回路１０８は、メモリセル１０６ａ〜１０６ｄのいずれか１つにおける電圧を読み出す。
メモリデバイス１００内のメモリセル１０６ａ〜１０６ｄをプログラムするために、書き込み回路１０２は、標的メモリセル内の相変化材料を加熱する電流パルスまたは電圧パルスを生成する。一実施形態では、書き込み回路１０２は、適切な電流パルスまたは電圧パルスを生成する。当該電流パルスまたは電圧パルスは、分配回路１０４に供給され、そして適切な標的メモリセル１０６ａ〜１０６ｄに分配される。上記電流パルスまたは電圧パルスの振幅およびパルス幅は、メモリセルがセットされるのか、あるいはリセットされるのかに応じて制御される。一般的には、メモリセルの「セット」動作では、標的メモリセルの相変化材料が、その結晶化温度を超えて（しかし通常はその融点を超えないように）、結晶状態または部分的結晶状態および部分的アモルファス状態に達するまで、十分な時間加熱される。一般的には、メモリセルの「リセット」動作では、標的メモリセルの相変化材料が、その融点を超えて加熱された後に急速に冷却され、これによってアモルファス状態または部分的アモルファス状態および部分的結晶状態が達成される。
図３Ａは、一実施形態の相変化メモリセル２００ａを示す断面図である。相変化メモリセル２００ａは、第１の電極２０２、誘電体材料層２０４、スペーサ材料層２０６、相変化材料層２０８、および第２の電極２１０を有している。第１の電極２０２は、誘電体材料層２０４、スペーサ材料層２０６、および相変化材料層２０８に接触している。相変化材料層２０８は、スペーサ材料層２０６および第２の電極２１０に接触している。誘電体材料層２０４およびスペーサ材料層２０６は、内部に相変化材料が堆積される孔２０９を形成している。一実施形態では、孔２０９は、第１の電極２０２と相変化材料層２０８との界面がサブリソグラフィック断面（sublithographic cross-section）を有するように、サブリソグラフィック断面を有している。
読み出しおよび書き込み信号は、第１の電極２０２および第２の電極２１０を介して、相変化材料層２０８に供給される。書き込み動作中、相変化材料２０８を通過する電流経路は、第１の電極２０２（第２の電極２１０）から、孔２０９を通過し、第２の電極２１０（第１の電極２０２）へと伸びる。相変化メモリセル２００ａは、孔２０９内部の相変化材料内に、１つまたは１つ以上のデータビットを記憶させるための記憶場所を提供する。一実施形態では、各相変化メモリセル１０６ａ〜１０６ｄは、相変化メモリセル２００ａに類似している。
第１の電極２０２および第２の電極２１０は、ＴｉＮ、ＴａＮ、Ｗ、Ａｌ、Ｔｉ、Ｔａ、ＴｉＳｉＮ、ＴａＳｉＮ、ＴｉＡｌＮ、ＴａＡｌＮ、Ｃ、あるいはＣｕなど、任意の適切な電極材料を含んでいてよい。誘電体材料層２０４は、ＳｉＮなど、任意の適切な誘電体材料を含んでいてよい。スペーサ材料層２０６は、ＳｉＯ２あるいは低誘電率材料など、任意の適切な誘電体材料を含んでいてよい。スペーサ材料層２０６によって、相変化メモリセル２００ａのクリティカルディメンジョン（critical dimension; CD）がさらに微細化され、また相変化材料層２０８の能動領域（すなわち孔２０９内部）の熱絶縁性が改善される。ＣＤが微細化され、熱絶縁性が改善されることによって、メモリセル２００ａを結晶状態からアモルファス状態に遷移させるために用いられるリセット電流が低減される。
本発明では、相変化材料２０８は、様々な材料から形成されていてよい。このような材料としては、一般的には、周期表の６族に属する元素を１つまたは１つ以上含有したカルコゲナイド合金が有用である。一実施形態では、相変化メモリセル２００ａの相変化材料２０８は、ＧｅＳｂＴｅ、ＳｂＴｅ、ＧｅＴｅ、あるいはＡｇＩｎＳｂＴｅなどのカルコゲナイド化合物材料からなる。別の実施形態では、相変化材料２０８は、ＧｅＳｂ、ＧｅＳｂ、ＩｎＳｂ、あるいはＧｅＧａＩｎＳｂなどのカルコゲンを含有していない材料である。別の実施形態では、相変化材料２０８は、Ｇｅ、Ｓｂ、Ｔｅ、Ｇａ、Ａｓ、Ｉｎ、Ｓｅ、およびＳのうちのいずれか１つまたは１つ以上の元素を含有した、任意の適切な材料からなる。
図３Ｂは、別の実施形態の相変化メモリセル２００ｂを示す断面図である。相変化メモリセル２００ｂは、スペーサ材料層２０６が誘電体材料層２０４の上部を被覆していない点を除いては、図３Ａに照らして説明および図示した相変化メモリセル２００ａと同様である。本実施形態では、スペーサ材料層２０６は、誘電体材料層２０４の側壁を被覆している。一実施形態では、各相変化メモリセル１０６ａ〜１０６ｄは、相変化メモリセル２００ｂと同様である。
以下の図４〜図１３は、図３Ａおよび図３Ｂに照らして説明および図示した相変化メモリセル２００ａおよび２００ｂの形成プロセスを示す一実施形態である。
図４は、前処理されたウェハ２１２の一実施形態を示す断面図である。前処理されたウェハ２１２は、誘電体材料２１４、第１の電極２０２、および下方のウェハ層（図示せず）を有している。誘電体材料２１４は、ＳｉＯ２、ＳｉＯｘ、ＳｉＮ、フッ化ケイ酸ガラス（ＦＳＧ）、リンホウ素シリケートガラス（ＢＰＳＧ）、ホウ素シリケートガラス（ＢＳＧ）、あるいはその他の適切な誘電体材料を含んでいる。第１の電極２０２は、ＴｉＮ、ＴａＮ、Ｗ、Ａｌ、Ｔｉ、Ｔａ、ＴｉＳｉＮ、ＴａＳｉＮ、ＴｉＡｌＮ、ＴａＡｌＮ、Ｃ、Ｃｕ、あるいはその他の適切な電極材料を含んでいる。誘電体材料２１４は、第１の電極２０２の側方を囲み、第１の電極２０２を隣接するデバイス構造から絶縁している。
図５は、前処理されたウェハ２１２、第１の誘電体材料層２０４ａ、第２の誘電体材料層２１６ａ、および第３の誘電体材料層２１８ａの一実施形態を示す断面図である。前処理されたウェハ２１２上に、誘電体材料（例えばＳｉＮあるいはその他の適切な誘電体材料）が堆積され、これによって第１の誘電体材料層２０４ａが形成される。第１の誘電体材料層２０４ａは、化学気相成長法（chemical vapor deposition; CVD）、原子層堆積法（atomic layer deposition; ALD）、有機金属化学気相成長法（metal organic chemical vapor deposition; MOCVD）、プラズマ気相成長法（plasma vapor deposition; PVD）、ジェット気相堆積（jet vapor deposition; JVD）、あるいはその他の適切な堆積技術を用いて堆積される。
第１の誘電体材料層２０４ａ上には、第１の誘電体材料層２０４ａの誘電体材料とは異なる第２の誘電体材料（例えばＳｉＯ２あるいはその他の適切な材料）が堆積され、これによって第２の誘電体材料層２１６ａが形成される。第２の誘電体材料層２１６ａは、第１の誘電体材料層２０４ａよりも厚い。一実施形態では、第２の誘電体材料層２１６ａは、第１の誘電体材料層２０４ａの少なくとも４倍の厚さを有している。誘電体材料層２１６ａは、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＤ、あるいはその他の適切な堆積技術によって堆積される。
第２の誘電体材料層２１６ａ上には、誘電体材料層２０４ａの誘電体材料と類似した第３の誘電体材料（例えばＳｉＮあるいはその他の適切な材料）が堆積され、これによって第３の誘電体材料層２１８ａが形成される。第３の誘電体材料層２１８ａは、第２の誘電体材料層２１６ａよりも薄い。一実施形態では、第３の誘電体材料層２１８ａは、第１の誘電体材料層２０４ａと実質的に同じ厚さを有している。第３の誘電体材料層２１８ａは、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＤ、あるいはその他の適切な堆積技術によって堆積される。
図６は、第３の誘電体材料層２１８ａおよび第２の誘電体材料層２１６ａをエッチングした後における、前処理されたウェハ２１２、第１の誘電体材料層２０４ａ、第２の誘電体材料層２１６ｂ、および第３の誘電体材料層２１８ｂの一実施形態を示す断面図である。第３の誘電体材料層２１８ａおよび第２の誘電体材料層２１６ａは、エッチングされる。これによって、開口部２２０が形成されて第１の誘電体材料層２０４ａが露出され、そして第２の誘電体材料層２１６ｂおよび第３の誘電体材料層２１８ｂが形成される。一実施形態では、開口部２２０は、実質的に第１の電極２０２の中心に位置するように形成される。
図７は、第２の誘電体材料層２１６ｂをエッチングした後における、前処理されたウェハ２１２、第１の誘電体材料層２０４ａ、第２の誘電体材料層２１６ｃ、および第３の誘電体材料層２１８ｂの一実施形態を示す断面図である。第２の誘電体材料層２１６ｂは、選択的ウェットエッチングあるいはその他の適切なエッチングによって、選択的にリセスエッチングされる。これによって、参照符号２２２に示されているように、第３の誘電体材料層２１８ｂの突出部が形成される。
図８は、前処理されたウェハ２１２、第１の誘電体材料層２０４ａ、第２の誘電体材料層２１６ｃ、第３の誘電体材料層２１８ｂ、およびポリシリコン層２２４ａ内に形成された鍵穴２２６の一実施形態を示す断面図である。第３の誘電体材料層２１８ｂ、第２の誘電体材料層２１６ｃ、および第１の誘電体材料層２０４ａの露出された部分上に、ポリシリコンあるいはその他の適切な材料がコンフォーマルに堆積される。突出部２２２があるため、ポリシリコンは、共形的に堆積されることによって自身をピンチオフ（pinch off）し、これによって空隙または鍵穴２２６が形成される。鍵穴２２６は、第１の電極２０２の実質的に中心に位置するように形成される。ポリシリコン層２２４ａは、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＤ、あるいはその他の適切な堆積技術によって堆積される。
図９は、ポリシリコン層２２４ａおよび第１の誘電体材料層２０４ａをエッチングした後における、前処理されたウェハ２１２、第１の誘電体材料層２０４、第２の誘電体材料層２１６ｃ、およびポリシリコン層２２４ｂの一実施形態を示す断面図である。第３の誘電体材料層２１８ｂは除去される。ポリシリコン層２２４ａはエッチングされ、これによって鍵穴２２６が露出される。次に、開口部２２８によって示されているように、鍵穴２２６が第１の誘電体材料層２０４ａ内に移動され、これによってポリシリコン層２２４ｂおよび第１の誘電体材料層２０４が形成される。一実施形態では、開口部あるいは孔２２８は、第１の電極２０２の露出された部分がサブリソグラフィック断面を有するように、サブリソグラフィック断面を有している。
図１０は、ポリシリコン層２２４ｂおよび第２の誘電体材料層２１６ｃを除去した後における、前処理されたウェハ２１２および第１の誘電体材料層２０４の一実施形態の断面図である。第２の誘電体材料層２１６ｃおよびポリシリコン層２２４ｂはエッチングされ、これによって第１の誘電体材料層２０４が露出される。
図１１は、前処理されたウェハ２１２、第１の誘電体材料層２０４、およびスペーサ材料層２０６ａの一実施形態を示す断面図である。誘電体材料層２０４および第１の電極２０２の露出された部分上に、ＳｉＯ２および低誘電率材料などのスペーサ材料、あるいはその他の適切なスペーサ材料が共形的に堆積され、これによってスペーサ材料層２０６ａが形成される。スペーサ材料層２０６ａは、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＤ、あるいはその他の適切な堆積技術によって堆積される。
図１２は、スペーサ材料層２０６ａをエッチングした後における、前処理されたウェハ２１２、第１の誘電体材料層２０４、およびスペーサ材料層２０６の一実施形態を示す断面図である。スペーサ材料層２０６ａはスペーサエッチングされ、これによって第１の電極２０２の一部が露出され、スペーサ材料層２０６が形成される。一実施形態では、スペーサ材料は、エッチング後に、第１の誘電体材料層２０４の上部と側壁との両方に残留する。別の実施形態では、スペーサ材料は、エッチング後に、第１の誘電体材料層２０４の側壁には残留するが、図３Ｂに照らして説明および図示したように、誘電体材料層２０４の上部には残留しない。
図１３は、前処理されたウェハ２１２、第１の誘電体材料層２０４、スペーサ材料層２０６、および相変化材料層２０８の一実施形態を示す断面図である。スペーサ材料層２０６および第１の電極２０２の露出された部分上に、カルコゲナイド化合物材料などの相変化材料、あるいはその他の適切な相変化材料が堆積され、これによって相変化材料層２０８が形成される。相変化材料層２０８は、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＤ、あるいはその他の適切な堆積技術によって堆積される。
相変化材料層２０８上には、ＴｉＮ、ＴａＮ、Ｗ、Ａｌ、Ｔｉ、Ｔａ、ＴｉＳｉＮ、ＴａＳｉＮ、ＴｉＡｌＮ、ＴａＡｌＮ、Ｃ、Ｃｕなどの電極材料、あるいはその他の適切な電極材料が堆積される。これによって、図３Ａに照らして説明および図示した第２の電極２１０および相変化メモリセル２００ａが形成される。電極材料は、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＤ、あるいはその他の適切な堆積技術によって堆積される。スペーサ材料層２０６が第１の誘電体材料層２０４の側壁のみに残留して誘電体材料層２０４の上部には残留しない別の実施形態では、図３Ｂに照らして説明および図示した相変化メモリセル２００ｂが形成される。
本発明の実施形態は、内部に相変化材料が堆積される孔を有する相変化メモリセルを提供する。当該孔は、鍵穴処理によって形成され、さらにスペーサ処理によって微細化される。スペーサ材料によって、上記メモリセルのクリティカルディメンションがさらに微細化され、また上記メモリセルの能動領域の熱絶縁性が向上する。クリティカルディメンションが微細化され、熱絶縁性が向上することによって、相変化材料を結晶状態からアモルファス状態に遷移させるために用いられるリセット電流が低減される。
本明細書において、具体的な実施形態について図示および説明してきたが、当該分野において通常の知識を有する者であれば、本発明の範囲を逸脱することなく、図示および説明してきたこれらの実施形態の代わりに、様々な別の、および／または同等の実施形態を用いることができることについて理解するであろう。本出願は、本明細書に記載の具体的な実施形態の任意の適応または改変を含んでいる。従って本発明は、特許請求の範囲および特許請求の範囲に相当する部分によってのみ限定される。
Claims (24)
- 第１の電極と、
上記第１の電極の第１の部分に接触している、誘電体材料層と、
上記誘電体材料層の上部および側壁部分と、上記第１の電極の上記第１の部分内にある第２の部分とに接触している、スペーサ材料層と、
上記スペーサ材料層と、上記第１の電極の上記第２の部分内にある第３の部分とに接触している、抵抗率変化材料と、
上記抵抗率変化材料に接触している、第２の電極とを有している集積回路。 - 上記第１の電極の上記第３の部分は、サブリソグラフィック断面（sublithographic cross-section）を有している請求項１に記載の集積回路。
- 上記誘電体材料層はＳｉＮを含んでいる請求項１に記載の集積回路。
- 上記スペーサ材料層は、ＳｉＯ２および低誘電率材料のうちのいずれか１つを含んでいる請求項１に記載の集積回路。
- 上記抵抗率変化材料は、Ｇｅ、Ｓｂ、Ｔｅ、Ｇａ、Ａｓ、Ｉｎ、Ｓｅ、およびＳのうちの少なくともいずれか１つを含んでいる請求項１に記載の集積回路。
- ホストと、当該ホストと通信可能なように結合されたメモリデバイスとを有したシステムであって、
上記メモリデバイスは、孔内に堆積された相変化材料を含んだ相変化メモリセルを有しており、
上記相変化材料は、第１の電極および第２の電極に接触しており、
上記孔は、誘電体材料層内および開口部の断面を縮小させるスペーサ材料層内に形成された開口部によって規定されており、
上記スペーサ材料層は、上記誘電体材料層の上部および側壁部分に接触しているシステム。 - 上記メモリデバイスは、
上記メモリセルにデータを書き込む書き込み回路と、
上記メモリセルからデータを読み出すセンス回路とをさらに有している請求項６に記載のシステム。 - 上記メモリデバイスは、上記書き込み回路および上記センス回路を制御するように構成されたコントローラをさらに有している請求項７に記載のシステム。
- 上記メモリデバイスは、上記相変化メモリセルにアクセスするように構成された分配回路をさらに有している請求項６に記載のシステム。
- 第１の電極と、
第２の電極と、
上記第１の電極と上記第２の電極との間の相変化材料と、
上記相変化材料の能動領域を形成する手段と、
上記能動領域の断面を縮小する手段とを有しているメモリセル。 - 上記相変化材料は、Ｇｅ、Ｓｂ、Ｔｅ、Ｇａ、Ａｓ、Ｉｎ、Ｓｅ、およびＳのうちの少なくともいずれか１つを含んでいる請求項１０に記載のメモリセル。
- 上記第１の電極は、ＴｉＮ、ＴａＮ、Ｗ、Ａｌ、Ｔｉ、Ｔａ、ＴｉＳｉＮ、ＴａＳｉＮ、ＴｉＡｌＮ、ＴａＡｌＮ、Ｃ、およびＣｕのうちのいずれか１つを含んでいる請求項１０に記載のメモリセル。
- 集積回路の形成方法であって、
第１の電極を含む前処理されたウェハを設ける工程と、
上記前処理されたウェハ上に、誘電体材料層を堆積する工程と、
上記誘電体材料層内にエッチングによって開口部を形成して、上記第１の電極の第１の部分を露出する工程と、
上記誘電体材料層および上記第１の電極の露出された部分上に、スペーサ材料層を共形的に堆積する工程と、
上記スペーサ材料層をスペーサエッチングして上記第１の電極の第２の部分を露出させるとともに、上記誘電体材料層上に上記スペーサ材料を保持する工程と、
上記スペーサ材料層上および上記第１の電極の上記第２の部分上に、相変化材料層を堆積する工程と、
上記相変化材料層に接触する第２の電極を形成する工程とを含んでいる方法。 - 上記誘電体材料層内にエッチングによって上記開口部を形成する上記工程は、鍵穴処理を用いたエッチングによって上記誘電体材料層内に上記開口部を形成して、上記開口部をエッチングするためのマスクを形成する工程を含んでいる請求項１３に記載の方法。
- 上記スペーサ材料層をスペーサエッチングする上記工程は、上記スペーサ材料層をスペーサエッチングして、サブリソグラフィック断面を有する上記第１の電極の第２の部分を露出する工程を含んでいる請求項１３に記載の方法。
- 上記誘電体材料層を堆積する上記工程は、ＳｉＮを堆積する工程を含んでいる請求項１３に記載の方法。
- 上記スペーサ材料層を堆積する上記工程は、ＳｉＯ２および低誘電率材料のうちのいずれか１つを堆積する工程を含んでいる請求項１３に記載の方法。
- 上記相変化材料層を堆積する上記工程は、Ｇｅ、Ｓｂ、Ｔｅ、Ｇａ、Ａｓ、Ｉｎ、Ｓｅ、およびＳのうちの少なくともいずれか１つを堆積する工程を含んでいる請求項１３に記載の方法。
- メモリセルの形成方法であって、
第１の電極を有する前処理されたウェハを設ける工程と、
上記前処理されたウェハ上に、第１の誘電体材料層を堆積する工程と、
上記第１の誘電体材料層上に、第２の誘電体材料層を堆積する工程と、
上記第２の誘電体材料層上に、第３の誘電体材料層を堆積する工程と、
上記第２および第３の誘電体材料層をエッチングして開口部を設け、上記第１の誘電体材料層の一部を露出する工程と、
エッチングされた上記第２の誘電体材料層をリセスエッチングして、エッチングされた上記第３の誘電体材料層の突出部を設ける工程と、
上記第１の誘電体材料層、リセスエッチングされた上記第２の誘電体材料層、およびエッチングされた上記第３の誘電体材料層の露出された部分上に、ポリシリコン層をコンフォーマルに堆積して、鍵穴を形成する工程と、
上記第１の誘電体材料層をエッチングして上記第１の電極の一部を露出することによって、上記鍵穴を上記第１の誘電体材料層に移動させる工程と、
上記第２の誘電体材料層、上記第３の誘電体材料層、および上記ポリシリコン層を除去する工程と、
上記誘電体材料層および上記第１の電極の露出された部分上に、スペーサ材料層を共形的に堆積する工程と、
上記スペーサ材料層をスペーサエッチングして、上記第１の電極の第２の部分を露出する工程と、
上記スペーサ材料層上および上記第１の電極の上記第２の部分上に、相変化材料層を堆積する工程と、
上記相変化材料層に接触する第２の電極を形成する工程とを含んでいる方法。 - 上記スペーサ材料層をスペーサエッチングする上記工程は、上記スペーサ材料層をスペーサエッチングして上記第１の電極の上記第２の部分を露出させるとともに、上記誘電体材料層上に上記スペーサ材料を保持する工程を含んでいる請求項１９に記載の方法。
- 上記スペーサ材料層をスペーサエッチングする上記工程は、上記スペーサ材料層をスペーサエッチングして、サブリソグラフィック断面を有する上記第１の電極の第２の部分を露出する工程を含んでいる請求項１９に記載の方法。
- 上記誘電体材料層を堆積する上記工程は、ＳｉＮを堆積する工程を含んでいる請求項１９に記載の方法。
- 上記スペーサ材料層を堆積する上記工程は、ＳｉＯ２および低誘電率材料のうちのいずれか１つを堆積する工程を含んでいる請求項１９に記載の方法。
- 上記相変化材料層を堆積する上記工程は、Ｇｅ、Ｓｂ、Ｔｅ、Ｇａ、Ａｓ、Ｉｎ、Ｓｅ、およびＳのうちの少なくともいずれか１つを堆積する工程を含んでいる請求項１９に記載の方法。
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