KR20130043471A - 멀티 레벨 셀을 구비한 상변화 메모리 장치 및 그 제조방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title abstract description 9
- 239000012782 phase change material Substances 0.000 claims abstract description 94
- 238000010438 heat treatment Methods 0.000 claims abstract description 21
- 239000010410 layer Substances 0.000 claims description 66
- 125000006850 spacer group Chemical group 0.000 claims description 26
- 238000000034 method Methods 0.000 claims description 21
- 239000011229 interlayer Substances 0.000 claims description 16
- 239000004065 semiconductor Substances 0.000 claims description 15
- 239000000758 substrate Substances 0.000 claims description 15
- 239000000463 material Substances 0.000 claims description 11
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 2
- 238000000059 patterning Methods 0.000 claims description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 2
- 239000011810 insulating material Substances 0.000 description 5
- 239000004020 conductor Substances 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- -1 chalcogenide compound Chemical class 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 102100025072 Potassium voltage-gated channel subfamily H member 3 Human genes 0.000 description 1
- 101710163355 Potassium voltage-gated channel subfamily H member 3 Proteins 0.000 description 1
- 102100025067 Potassium voltage-gated channel subfamily H member 4 Human genes 0.000 description 1
- 101710163352 Potassium voltage-gated channel subfamily H member 4 Proteins 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910004491 TaAlN Inorganic materials 0.000 description 1
- 229910004200 TaSiN Inorganic materials 0.000 description 1
- 229910010037 TiAlN Inorganic materials 0.000 description 1
- 229910008482 TiSiN Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- QRXWMOHMRWLFEY-UHFFFAOYSA-N isoniazide Chemical compound NNC(=O)C1=CC=NC=C1 QRXWMOHMRWLFEY-UHFFFAOYSA-N 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 229950003063 mitumomab Drugs 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 229910052714 tellurium Inorganic materials 0.000 description 1
- PORWMNRCUJJQNO-UHFFFAOYSA-N tellurium atom Chemical compound [Te] PORWMNRCUJJQNO-UHFFFAOYSA-N 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
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- H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
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- H10N70/011—Manufacture or treatment of multistable switching devices
- H10N70/061—Shaping switching materials
- H10N70/066—Shaping switching materials by filling of openings, e.g. damascene method
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
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- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10N70/801—Constructional details of multistable switching devices
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- H10N70/828—Current flow limiting means within the switching material region, e.g. constrictions
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- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/841—Electrodes
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
- H10N70/8825—Selenides, e.g. GeSe
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
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Abstract
멀티 레벨 셀을 포함하는 상변화 메모리 장치 및 그 제조방법에 관한 것으로, 상변화 메모리 장치는 가열 전극으로부터 전류를 제공받는 제 1 상변화 물질막, 및 상기 제 1 상변화 물질막과 단절 없이 형성되고, 상기 가열 전극으로부터 전류를 제공받으며, 상기 제 1 상변화 물질막과 상이한 폭으로 형성되는 제 2 상변화 물질막을 포함한다.
Description
본 발명은 비휘발성 메모리 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로는 멀티 레벨 셀을 구비한 상변화 메모리 장치 및 그 제조방법에 관한 것이다.
상변화 메모리 장치와 같은 비휘발성 메모리 장치는 셀 형태의 변경을 최소화하면서, 멀티 레벨을 실현하려는 노력이 계속되고 있다.
그 일환으로, 상변화 메모리 장치의 비트 라인에 단계적으로 라이트 전압을 제공하여, 상변화 물질의 상변화 정도를 달리함으로써, 멀리 레벨을 실현하는 기술이 제안되었다 (국내 공개 특허 2010-0080348호).
그런데, 종래의 상변화 메모리 장치는 도 1에 도시된 바와 같이 상변화 물질막이 비트 라인(20)과 오버랩되는 라인 형태로 형성되고, 하나의 상변화 라인(10)과 콘택되는 가열 전극(BEC1,BEC2,BEC3)이 조밀하게 형성되기 때문에, 인접 메모리 셀(cell1, cell2,cell3)의 영향으로 인해, 정확한 멀티 레벨을 구현하기 어렵다.
본 발명의 실시예들은 멀티 레벨을 구현할 수 있는 상변화 메모리 장치 및 그 제조방법을 제공한다.
상기한 본 발명의 일 실시예에 따른 상변화 메모리 장치는, 가열 전극으로부터 전류를 제공받는 제 1 상변화 물질막, 및 상기 제 1 상변화 물질막과 단절 없이 형성되고, 상기 가열 전극으로부터 전류를 제공받으며 상기 제 1 상변화 물질막과 상이한 폭으로 형성되는 제 2 상변화 물질막을 포함한다.
또한, 본 발명의 다른 실시예에 따른 상변화 메모리 장치는, 제 1 구경을 가지며, 제 1 조건에 의해 상변화를 일으키는 제 1 상변화 영역, 및 상기 제 1 상변화 영역과 단절없이 상부로 연장되며, 상기 제 1 구경보다 큰 제 2 구경을 가지며 상기 제 1 조건과 상이한 제 2 조건에서 상변화를 일으키는 제 2 상변화 영역을 포함한다.
본 발명의 또 다른 실시예에 따른 상변화 메모리 장치의 제조방법은, 반도체 기판을 제공하는 단계, 상기 반도체 기판 상부에 콘택홀을 구비한 층간 절연막을 형성하는 단계, 상기 콘택홀 측벽에 상기 층간 절연막의 두께보다 낮은 두께로 스페이서를 형성하는 단계, 및 상기 콘택홀 내부에 상변화 물질막을 매립하는 단계를 포함한다.
또한, 본 발명의 다른 실시예에 따른 상변화 메모리 장치의 제조방법은, 반도체 기판을 제공하는 단계, 상기 반도체 기판 상부에 콘택홀을 구비한 층간 절연막을 형성하는 단계, 상기 콘택홀 측벽에 스페이서를 형성하는 단계, 상기 콘택홀 내부에 제 1 상변화 물질막을 매립하는 단계, 상기 제 1 상변화 물질막 상부에 제 2 상변화 물질막 및 도전층을 형성하는 단계, 및 상기 도전층 및 상기 제 2 상변화 물질막을 비트 라인 형태로 패터닝하는 단계를 포함한다.
본 실시예들에 따르면, 크기의 상이로 인해, 상변화를 시키기 위한 전류 밀도가 각 층마다 다르게 적용되어, 각각의 상변화 물질막은 서로 다른 전류 레벨에서 상변화를 일으키게 된다. 그러므로, 안정적이며, 개현성있는 멀티 레벨을 실현할 수 있다.
도 1은 일반적인 상변화 메모리 장치의 구동을 설명하기 위한 개략적인 단면도,
도 2는 본 발명의 일 실시예에 따른 상변화 메모리 장치를 보여주는 단면도,
도 3은 본 발명의 일 실시예에 따른 상변화 메모리 장치의 공급 전류에 따른 저항 레벨을 보여주는 그래프,
도 4a 내지 도 4c는 본 발명의 일 실시예에 따른 상변화 메모리 장치의 제조방법을 설명하기 위한 각 공정별 단면도,
도 5는 본 발명의 다른 실시예에 따른 상변화 메모리 장치의 단면도,
도 6은 본 발명의 다른 실시예에 따른 상변화 메모리 장치의 사시도,
도 7a 및 도 7b는 본 발명의 다른 실시예에 따른 상변화 메모리 장치를 설명하기 위한 도면,
도 8은 본 발명의 실시예들에 따른 상변화 메모리 장치의 구동을 설명하기 위한 그래프이다.
도 2는 본 발명의 일 실시예에 따른 상변화 메모리 장치를 보여주는 단면도,
도 3은 본 발명의 일 실시예에 따른 상변화 메모리 장치의 공급 전류에 따른 저항 레벨을 보여주는 그래프,
도 4a 내지 도 4c는 본 발명의 일 실시예에 따른 상변화 메모리 장치의 제조방법을 설명하기 위한 각 공정별 단면도,
도 5는 본 발명의 다른 실시예에 따른 상변화 메모리 장치의 단면도,
도 6은 본 발명의 다른 실시예에 따른 상변화 메모리 장치의 사시도,
도 7a 및 도 7b는 본 발명의 다른 실시예에 따른 상변화 메모리 장치를 설명하기 위한 도면,
도 8은 본 발명의 실시예들에 따른 상변화 메모리 장치의 구동을 설명하기 위한 그래프이다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭한다.
도 2를 참조하면, 반도체 기판 결과물(100) 상부에 상변화 영역(PC)을 구비하는 층간 절연막(110)이 형성된다. 상변화 영역(PC)은 층간 절연막(110)내의 홀 형태로 구비된다.
상변화 영역(PC)의 바닥부, 즉, 상변화 영역(PC)에서 반도체 기판 결과물(100) 표면 주변에 해당하는 부분에 가열 전극(120)이 형성된다. 가열 전극(120)은 비저항이 높은 도전 물질로 형성될 수 있다. 가열 전극(120)은 층간 절연막(110) 하부에 위치될 수도 있다.
가열 전극(120) 상부의 상변화 영역(PC) 측벽에 스페이서(130)가 형성된다. 스페이서(130)는 상변화 영역(PC)의 측벽을 둘러싸도록 형성되되, 전체 상변화 영역(PC)의 측벽의 30 내지 60%에 해당하는 높이를 갖도록 형성될 수 있다. 본 실시예에서, 스페이서(130)는 20 내지 200nm 높이로 형성될 수 있다.
스페이서(130)에 의해 상변화 영역(PC)은 제 1 상변화 영역(A) 및 제 2 상변화 영역(B)으로 구분된다.
제 1 상변화 영역(A)은 스페이서(130)에 의해 둘러싸인 영역이 되고, 제 2 상변화 영역(B)은 스페이서(130)가 형성되지 않는 영역이 된다. 상기 제 1 상변화 영역(A)은 스페이서(130)의 선폭에 의해 제 2 상변화 영역(B)보다 좁은 직경을 갖는다.
제 1 상변화 영역(A)에 제 1 상변화 물질막(140a)이 매립되고, 제 2 상변화 영역(B)에 제 2 상변화 물질막(140b)이 매립된다. 제 1 상변화 물질막(140a) 및 제 2 상변화 물질막(140b)은 동일한 물질일 수 있다. 제 1 및 제 2 상변화 물질막(140a,140b)이 서로 동일한 물질일지라도, 그것들의 형성 공간이 상이하기 때문에, 상변화 조건이 상이해진다.
즉, 제 1 상변화 영역(A)이 제 2 상변화 영역(B)에 비해 좁은 직경을 갖기 때문에, 셋 또는 리셋 커런트 인가시, 제 1 상변화 영역(A)의 전류 밀도가 상대적으로 높아진다. 그러므로, 제 2 상변화 영역(B)보다 제 1 상변화 영역(A)에서 더 빨리 상변화가 일어난다.
한편, 제 2 상변화 영역(B)은 제 1 상변화 영역(A)에 비해 상대적으로 넓은 직경을 가지므로, 제 1 상변화 영역(A)에 비해 전류 밀도가 낮다. 그러므로, 제 2 상변화 영역(B)은 제 1 상변화 영역(A)보다 상대적으로 늦게 상변화가 일어난다.
그러므로, 본 실시예의 상변화 메모리 장치는 상변화 정도차에 따라 세가지 상태를 갖게 된다.
즉, 도 3에 도시된 바와 같이, 하부 전극(120)으로부터 전류 인가전, 상변화 물질막(140)은 상변화가 이루어지 않은 상태, 즉, R1에 해당하는 저항값을 갖는다.
한편, 가열 전극(120)을 통해 제 1 전류(I1)가 상변화 물질막(140)에 인가되면, 제 1 상변화 물질막(140a)에서 상변이가 일어나게 된다. 그러므로, 전체 상변화 물질막(140)의 측면에서 볼 때, 상변화 물질막(140)은 부분적으로(partially) 산화가 이루어진 형태가 되며, 그에 해당하는 R2 저항값을 갖게 된다.
가열 전극(120)을 통해 제 1 전류(I1)보다 큰 제 2 전류(I2)가 인가되면, 제 2 상변화 물질막(140b)이 마저 상변이가 일어나게 된다. 이에 따라, 전체 상변화 물질막(140)은 전체적으로(Fully) 상변화가 이루어져, 전제 상변화에 해당하는 R3의 저항값을 갖게 된다.
이와 같은 본 실시예에 따른 상변화 메모리 장치는 라이트 전류의 단계적인 공급에 따라, 다양한 레벨의 저항값을 실현할 수 있다.
또한, 본 실시예에 따른 상변화 메모리 장치는 제 1 및 제 2 상변화 물질막(140a,140b)이 단절 없이 연속적으로 형성됨에 따라, 한 번의 전압 인가에 따라 일괄 이레이즈(erase)가 가능하다. 즉, 멀티 레벨을 구현하는 다층의 상변화 물질막은 서로가 구분되어 있는 것이 일반적이다. 이러한 경우, 각 층별로 별도로 이레이즈가 요구된다. 하지만, 본 실시예의 경우, 하나의 콘택홀 내에 복수의 상변화 영역이 형성되므로, 한번의 이레이즈 전압 공급으로 이레이즈를 실현할 수 있다.
이어서, 상기한 상변화 메모리 장치의 제조방법에 대해 설명하도록 한다.
도 4a를 참조하면, 반도체 기판 구조물(100) 상부에 층간 절연막(110)을 형성한다. 도면에 도시되지는 않았지만, 반도체 기판 구조물(100)은 워드 라인 및 스위칭 소자가 형성되어 있는 반도체 기판일 수 있다. 층간 절연막(110)은 제 1 절연 물질, 예를 들어, 실리콘 산화막이 이용될 수 있다. 층간 절연막(110)의 소정 부분을 식각하여, 상변화 영역으로 제공될 콘택홀(H)을 형성한다. 콘택홀(H)의 바닥부에 가열 전극(120)을 형성한다. 가열 전극(120)은 콘택홀(H)이 형성된 결과물 상부에 도전 물질을 증착하고, 이를 과도 식각하여 콘택홀(H) 바닥부에 잔류시켜 얻어질 수 있다. 또한, 가열 전극(120)은 층간 절연막(110)을 형성하기 이전, 반도체 기판 구조물(100) 상부에 형성될 수도 있다. 가열 전극(120)으로는 Ti/TiN, Ti/TiSiN, Ti/TiAlN, Ti/TaN, Ti/TaSiN, Ti/TaAlN 물질 중 하나로 형성될 수 있으며, 가열 전극(120)을 구성하는 Ti막의 두께는 1 내지 10nm 범위일 수 있다.
콘택홀(H) 내벽을 따라, 제 1 절연물질과 식각 선택비가 상이한 제 2 절연 물질(125)을 증착한다. 제 2 절연물질(125)로, 예를 들어 실리콘 질화막이 이용될 수 있다.
도 4b를 참조하면, 제 2 절연물질(125)을 비등방성 에치백하여, 상기 콘택홀(H) 내벽에 스페이서(130)를 형성한다. 비등방성 에치백 공정은 스페이서(130)의 높이(h1)가 상기 콘택홀(H)의 높이(h2)의 30 내지 60% 수준이 되도록 진행된다. 스페이서(130)의 형성에 의해, 콘택홀(H) 내부의 공간은 제 1 상변화 영역(A)과 제 2 상변화 영역(B)으로 구분된다. 제 1 상변화 영역(A)은 상술한 바와 같이, 상기 스페이서(130)에 의해 직경이 감소된 구간이며, 제 2 상변화 영역(B)은 스페이서(130)가 존재하지 않는 콘택홀 직경에 해당하는 구간이다.
경우에 따라, 스페이서(130) 공정을 완료한 후, 도 5에 도시된 바와 같이, 상기 콘택홀(H)의 측벽에 추가적으로 질화막(135)을 피복할 수 있다. 상기 질화막(135)은 스페이서(130)가 형성된 반도체 기판(100) 결과물 상부에, 결과물을 따라 피복되도록 형성된 후, 비등방성 식각되어, 콘택홀(H)의 측벽 및 스페이서(130)의 측벽에 잔류될 수 있다. 상기 질화막(135)은 콘택홀(H)의 직경을 추가적으로 감소시키는 역할을 하여, 상변화를 위한 멜팅 에너지(melting energy)를 감소시키는 역할을 할 수 있다.
도 4c를 참조하면, 콘택홀(H)이 충진되도록 상변화 물질막(140)을 충진한다. 상변화 물질막(140)으로는 게르마늄(Ge), 안티몬(Sb) 및 텔루트(Te)를 포함하는 칼코게나이드 화합물이 이용될 수 있다. 하지만, 여기에 한정되지 않고, 열에 의해 그것의 저항이 가변되는 물질이라면 모두 여기에 포함될 것이다. 그후, 상변화 물질막(140)을 층간 절연막(110) 표면이 노출될 때까지 평탄화하여, 도 2에 도시된 바와 같이, 콘택홀(H)내에 상변화 물질막(140)을 매립시킨다.
한편, 도 6에 도시된 바와 같이, 제 1 상변화 물질막(141) 및 제 2 상변화 물질막(142)을 서로 다른 물질로 형성할 수 있다. 특히, 제 1 상변화 물질막(141)은 제 2 상변화 물질막(142)보다 상변화 온도가 낮은 물질로 형성하므로써, 제 1 전류(I1)와 제 2 전류(I2)의 차이를 벌릴 수 있다. 이에, 정확한 멀티 레벨을 실현할 수 있다. 도 6에서, 미설명 부호 WL은 워드 라인을 지시하고, BL은 비트 라인을 지시하고, 105는 스위칭 소자를 지시할 수 있다.
또한, 도 7a에 도시된 바와 같이, 제 1 상변화 물질막(141)은 콘택홀(H) 내부의 공간에 형성되고, 제 2 상변화 물질막(142)은 제 1 상변화 물질막(141)과 콘택되면서 비트 라인(BL)과 오버랩되도록 연장될 수 있다.
이때, 스페이서(130)는 도 7b에 도시된 바와 같이, 콘택홀(H)의 측벽 전체에 형성될 수 있고, 제 1 상변화 물질막(141)은 상기 콘택홀(H)내에 매립될 수 있다. 제 2 상변화 물질막(143)은 제 1 상변화 물질막(141) 상부에 증착되고, 제 2 상변화 물질막(143) 상부에 비트 라인용 금속막이 형성된다. 상기 비트 라인용 금속막 및 제 2 상변화 물질막은 워드 라인(WL)과 수직을 이루는 방향으로 패터닝된다. 이때, 제 1 상변화 물질막(141) 및 제 2 상변화 물질막(143)은 동일 물질이거나 다른 물질일 수 있다. 도면의 미설명 부호 110는 층간 절연막을 나타낸다.
도 8은 본 발명의 실시예에 따른 상변화 메모리 장치의 구동을 설명하기 위한 그래프이다.
먼저, 제 1 상변화 영역(A)의 제 1 상변화 물질막(140a 또는 141)을 상변화시키기 위한 제 1 라이트 펄스(P1)를 인가한 다음, 제 1 라이트 펄스(P1)보다 낮은 레벨의 리드 펄스(P2)를 인가하여, 상변화 물질막(140)의 저항 레벨을 읽어낸다. 이때, 리드 펄스(P2)는 상변화 물질막(140)의 상변화에 영향이 없는 정도의 작은 레벨의 전류이다.
다음, 제 1 라이트 펄스(P1)보다 큰 레벨을 갖는 제 2 라이트 펄스(P2)를 인가한다음, 다시 리드 펄스(P4)를 인가하여, 상변화 물질막(140)의 저항 레벨을 읽어낸다. 제 2 라이트 펄스(P2)의 인가에 따라, 제 2 상변화 영역(B)에 해당하는 제 2 상변화 물질막(140b 또는 143) 상변화가 이루어진다.
다음, 이레이즈 펄스(P5)를 인가하여, 상기 제 1 및 제 2 상변화 물질막(140a,140b 또는 141,143)에 쓰여진 데이터를 일괄 이레이즈한다음, 리드 펄스(P6)를통해 상변화 물질막(140)의 저항 레벨을 읽어낸다.
이상에서 자세히 설명한 바와 같이, 본 발명의 실시예들에 따르면, 상변화 영역의 구조적 변경을 통해 멀티 레벨을 실현할 수 있다. 즉, 서로 다른 크기(폭)를 갖는 다층의 상변화 물질막으로 상변화 메모리 장치를 구성한다. 크기의 상이로 인해, 상변화를 시키기 위한 전류 밀도가 각 층마다 다르게 적용되어, 각각의 상변화 물질막은 서로 다른 전류 레벨에서 상변화를 일으키게 된다. 그러므로, 안정적이며, 개현성있는 멀티 레벨을 실현할 수 있다.
또한, 본 실시예의 상변화 영역들은 콘파인드(confined) 구조를 취하고 있어, 인접하는 상변화 물질층에 영향이 없다. 그러므로, 단계적인 전류 공급이 진행되더라도, 인접 셀의 영향이 없으므로, 안정적인 멀티 레벨을 실현할 수 있다.
본 실시예에서는 2개의 상변화 영역으로 구분하는 예에 대해 설명하였지만, 여기에 한정되지 않고, 스페이서를 이용하여 다층의 상변화 영역으로 구분하는 예 역시 모두 여기에 포함된다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다
105 : 스위칭 소자 110 : 층간 절연막
140a, 141: 제 1 상변화 물질막 140b, 143 : 제 2 상변화 물질막
140a, 141: 제 1 상변화 물질막 140b, 143 : 제 2 상변화 물질막
Claims (19)
- 가열 전극으로부터 전류를 제공받는 제 1 상변화 물질막; 및
상기 제 1 상변화 물질막과 단절 없이 형성되고, 상기 가열 전극으로부터 전류를 제공받으며, 상기 제 1 상변화 물질막과 상이한 폭으로 형성되는 제 2 상변화 물질막을 포함하는 상변화 메모리 장치. - 제 1 항에 있어서,
상기 제 2 상변화 물질막은 상기 제 1 상변화 물질막 상부에 위치되는 상변화 메모리 장치. - 제 2 항에 있어서,
상기 제 1 상변화 물질막의 폭은 상기 제 2 상변화 물질막의 폭보다 작은 상변화 메모리 장치. - 제 1 항에 있어서,
상기 제 1 및 제 2 상변화 물질막은 직경이 상이한 공간에 매립되어 구성되는 상변화 메모리 장치. - 제 1 항에 있어서,
상기 제 1 상변화 물질막은 일정 공간내에 매립되어 형성되고,
상기 제 2 상변화 물질막은 상기 제 1 상변화 물질막과 콘택되면서, 상기 제 2 상변화 물질막 상부에 라인 형태로 연장되는 상변화 메모리 장치. - 제 1 항에 있어서,
상기 제 1 상변화 물질막과 상기 제 2 상변화 물질막은 서로 동일한 물질인 상변화 메모리 장치. - 제 1 항에 있어서,
상기 제 1 상변화 물질막과 상기 제 2 상변화 물질막은 서로 상이한 물질인 상변화 메모리 장치. - 제 1 구경을 가지며, 제 1 조건에 의해 상변화를 일으키는 제 1 상변화 영역; 및
상기 제 1 상변화 영역과 단절없이 상부로 연장되며, 상기 제 1 구경보다 큰 제 2 구경을 가지며, 상기 제 1 조건과 상이한 제 2 조건에서 상변화를 일으키는 제 2 상변화 영역을 포함하는 상변화 메모리 장치. - 제 8 항에 있어서,
상기 제 1 상변화 영역은 상기 제 1 구경을 상기 제 2 구경보다 작게 만드는 측벽 스페이서를 더 포함하는 상변화 메모리 장치. - 제 8 항에 있어서,
상기 제 1 상변화 영역 하부에, 상기 제 1 및 제 2 상변화 영역으로 전류를 공급하는 가열 전극을 더 포함하는 상변화 메모리 장치. - 제 10 항에 있어서,
상기 제 1 조건은 상기 가열 전극으로부터 제 1 레벨을 갖는 제 1 전류가 공급되는 구간이고,
상기 제 2 조건은 상기 가열 전극으로부터 상기 제 1 레벨보다 큰 제 2 레벨을 갖는 제 2 전류가 공급되는 구간인 상변화 메모리 장치. - 제 8 항에 있어서,
상기 제 1 및 제 2 상변화 영역은 하나의 콘택홀 내에 형성되며,
상기 콘택홀 저부 측벽에 스페이서가 더 형성되어, 상기 제 1 및 제 2 상변화 영역으로 구분되는 상변화 메모리 장치. - 제 12 항에 있어서,
상기 스페이서의 높이는 상기 콘택홀 높이의 30 내지 60%에 해당하는 상변화 메모리 장치. - 제 13 항에 있어서,
상기 스페이서를 포함하는 상기 콘택홀의 측벽에 표면에 균일한 두께의 실리콘 질화막이 더 피복되어 있는 상변화 메모리 장치. - 제 8 항에 있어서,
상기 제 1 상변화 물질막은 측벽에 스페이서를 포함하는 콘택홀내에 매립되어 형성되고,
상기 제 2 상변화 물질막은 상기 제 1 상변화 물질막과 콘택되면서, 상기 제 2 상변화 물질막 상부에 라인 형태로 연장되는 상변화 메모리 장치. - 제 8 항에 있어서,
상기 제 1 상변화 물질막과 상기 제 2 상변화 물질막은 서로 동일한 물질인 상변화 메모리 장치. - 제 8 항에 있어서,
상기 제 1 상변화 물질막과 상기 제 2 상변화 물질막은 서로 상이한 물질인 상변화 메모리 장치. - 반도체 기판을 제공하는 단계;
상기 반도체 기판 상부에 콘택홀을 구비한 층간 절연막을 형성하는 단계;
상기 콘택홀 측벽에 상기 층간 절연막의 두께보다 낮은 두께로 스페이서를 형성하는 단계; 및
상기 콘택홀 내부에 상변화 물질막을 매립하는 단계를 포함하는 상변화 메모리 장치의 제조방법. - 반도체 기판을 제공하는 단계;
상기 반도체 기판 상부에 콘택홀을 구비한 층간 절연막을 형성하는 단계;
상기 콘택홀 측벽에 스페이서를 형성하는 단계;
상기 콘택홀 내부에 제 1 상변화 물질막을 매립하는 단계;
상기 제 1 상변화 물질막 상부에 제 2 상변화 물질막 및 도전층을 형성하는 단계; 및
상기 도전층 및 상기 제 2 상변화 물질막을 비트 라인 형태로 패터닝하는 단계를 포함하는 상변화 메모리 장치의 제조방법.
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020110107632A KR20130043471A (ko) | 2011-10-20 | 2011-10-20 | 멀티 레벨 셀을 구비한 상변화 메모리 장치 및 그 제조방법 |
| US13/331,254 US20130099188A1 (en) | 2011-10-20 | 2011-12-20 | Phase-change memory device having multi-level cell and a method of manufacturing the same |
| CN2012102854411A CN103066203A (zh) | 2011-10-20 | 2012-08-13 | 具有多级单元的相变存储器件及其制造方法 |
| US14/309,430 US20140301137A1 (en) | 2011-10-20 | 2014-06-19 | Phase-change memory device having phase-change region divided into multi layers and operating method thereof |
| US14/941,208 US20160072059A1 (en) | 2011-10-20 | 2015-11-13 | Phase-change memory device having phase-change region divided into multi layers and operating method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020110107632A KR20130043471A (ko) | 2011-10-20 | 2011-10-20 | 멀티 레벨 셀을 구비한 상변화 메모리 장치 및 그 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20130043471A true KR20130043471A (ko) | 2013-04-30 |
Family
ID=48108738
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020110107632A KR20130043471A (ko) | 2011-10-20 | 2011-10-20 | 멀티 레벨 셀을 구비한 상변화 메모리 장치 및 그 제조방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20130099188A1 (ko) |
| KR (1) | KR20130043471A (ko) |
| CN (1) | CN103066203A (ko) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20150012837A (ko) * | 2013-07-26 | 2015-02-04 | 에스케이하이닉스 주식회사 | 3차원 수평 채널을 갖는 반도체 장치 및 그 제조방법 |
| US9627612B2 (en) * | 2014-02-27 | 2017-04-18 | International Business Machines Corporation | Metal nitride keyhole or spacer phase change memory cell structures |
| CN105247677B (zh) * | 2014-04-30 | 2018-03-09 | 华为技术有限公司 | 相变存储器 |
| CN104051622A (zh) * | 2014-05-06 | 2014-09-17 | 北京大学深圳研究生院 | 一种多值相变存储器单元 |
| KR102293859B1 (ko) | 2014-12-22 | 2021-08-25 | 삼성전자주식회사 | 가변 저항 메모리 소자 및 이의 제조 방법 |
| US10825514B2 (en) | 2018-04-20 | 2020-11-03 | International Business Machines Corporation | Bipolar switching operation of confined phase change memory for a multi-level cell memory |
| EP3890024B1 (fr) * | 2020-03-30 | 2024-05-01 | STMicroelectronics (Crolles 2) SAS | Puce électronique à deux mémoires à changement de phase et procédé de fabrication |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6972430B2 (en) * | 2002-02-20 | 2005-12-06 | Stmicroelectronics S.R.L. | Sublithographic contact structure, phase change memory cell with optimized heater shape, and manufacturing method thereof |
| KR100546406B1 (ko) * | 2004-04-10 | 2006-01-26 | 삼성전자주식회사 | 상변화 메모리 소자 제조 방법 |
| KR100827653B1 (ko) * | 2004-12-06 | 2008-05-07 | 삼성전자주식회사 | 상변화 기억 셀들 및 그 제조방법들 |
| US20080019257A1 (en) * | 2006-07-18 | 2008-01-24 | Jan Boris Philipp | Integrated circuit with resistivity changing material having a step-like programming characteristitic |
| US8084799B2 (en) * | 2006-07-18 | 2011-12-27 | Qimonda Ag | Integrated circuit with memory having a step-like programming characteristic |
| US8426967B2 (en) * | 2007-01-05 | 2013-04-23 | International Business Machines Corporation | Scaled-down phase change memory cell in recessed heater |
| KR20080064605A (ko) * | 2007-01-05 | 2008-07-09 | 삼성전자주식회사 | 상변화 메모리 소자 및 그 제조 방법 |
| US7884343B2 (en) * | 2007-02-14 | 2011-02-08 | Macronix International Co., Ltd. | Phase change memory cell with filled sidewall memory element and method for fabricating the same |
| US20080265239A1 (en) * | 2007-04-26 | 2008-10-30 | Jan Boris Philipp | Integrated circuit including spacer material layer |
| US7888165B2 (en) * | 2008-08-14 | 2011-02-15 | Micron Technology, Inc. | Methods of forming a phase change material |
| JP2011091156A (ja) * | 2009-10-21 | 2011-05-06 | Elpida Memory Inc | 半導体装置およびその製造方法 |
-
2011
- 2011-10-20 KR KR1020110107632A patent/KR20130043471A/ko not_active Application Discontinuation
- 2011-12-20 US US13/331,254 patent/US20130099188A1/en not_active Abandoned
-
2012
- 2012-08-13 CN CN2012102854411A patent/CN103066203A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US20130099188A1 (en) | 2013-04-25 |
| CN103066203A (zh) | 2013-04-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |