JP4817167B2 - 相変化記憶素子及びその製造方法 - Google Patents
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Description
本発明は半導体記憶素子に関し、特に、下部電極（ｂｏｔｔｏｍ ｅｌｅｃｔｒｏｄｅ）と相変化膜間の接触面積を減少させることで、相変化膜の相変化（ｐｈａｓｅ ｃｈａｎｇｅ）に必要な電流量を低めることのできる相変化記憶素子及びその製造方法に関する。
半導体記憶素子はＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）及びＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のように時間が経つにつれてデータをなくしてしまう揮発性でありながらデータの入・出力が速いＲＡＭ製品と、一度データを入力するとその状態を維持することができるが、データの入・出力が遅いＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）製品に大きく区分することができる。このような典型的な記憶素子は保存された電荷の有無によって論理‘０’または論理‘１’を示す。
ここで、揮発性記憶素子であるＤＲＡＭは周期的なリフレッシュ（ｒｅｆｒｅｓｈ）動作が必要であるので高い電荷保存能力が要求されて、これによりキャパシタ（ｃａｐａｃｉｔｏｒ）電極の表面積を増加させるための多くの努力が試みられている。しかし、キャパシタ電極の表面積増加はＤＲＡＭ素子の集積度の増加を難しくしている。
一方、不揮発性メモリ装置は非常に高い電荷保存能力を有するが、特に、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）のように電気的に入・出力が可能なフラッシュ記憶（ｆｌａｓｈ ｍｅｍｏｒｙ）素子に対する需要が増えている。
このようなフラッシュ記憶セルは、一般的にシリコン基板上に形成されたフローティングゲート（ｆｌｏａｔｉｎｇ ｇａｔｅ）を具備する垂直積層型ゲート構造を有する。多層ゲート構造は典型的には一つ以上のトンネル酸化膜または誘電膜と、フローティングゲートの上部または周辺に形成されたコントロールゲート（ｃｏｎｔｒｏｌ ｇａｔｅ）を有しており、フラッシュ記憶セルにデータを書込または消去する原理はトンネル酸化膜を通じて電荷をトンネリング（ｔｕｎｎｅｌｉｎｇ）させる方法を使用する。この時、電源電圧に比べて高い動作電圧が要求される。このことにより、フラッシュ記憶素子は書込及び消去動作に必要な電圧を形成するために昇圧回路が要求される。
したがって、非揮発性特性及びランダムアクセスが可能であり、素子の集積度も増加させながら構造が簡単な新しい記憶素子を開発するための多くの努力があり、これによって現われた代表的なものとして相変化記憶素子（ｐｈａｓｅ ｃｈａｎｇｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ：ＰＲＡＭ）がある（例えば、特許文献１参照）。
相変化記憶素子は、相変化膜としてカルコゲナイド（ｃｈａｌｃｏｇｅｎｉｄｅ）膜を広く使用する。この時、カルコゲナイド膜はゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）及びテルル（Ｔｅ）を含む化合物膜（以下、‘ＧＳＴ膜’と記す）であって、ＧＳＴ膜は提供される電流によって発生する、ジュール熱（ｊｏｕｌｅ ｈｅａｔ）にしたがって非晶質（ａｍｏｒｐｈｏｕｓ）状態と結晶質（ｃｒｙｓｔａｌｌｉｎｅ）状態との間で相変化することで電気的にスイッチ（ｓｗｉｔｃｈ）される。
図１は、相変化記憶素子をプログラム及び消去させる方法を説明するためのグラフであり、横軸は時間を示して、縦軸は相変化膜に加えられる温度を示す。
図１に示すように、相変化膜を溶融温度（ｍｅｌｔｉｎｇ ｔｅｍｐｅｒａｔｕｒｅ：Ｔｍ）より高い温度で短い時間（第１動作区間：ｔ１）の間加熱した後、速い速度で冷却させると（ｑｕｅｎｃｈｉｎｇ）相変化膜は非晶質状態（ａｍｏｒｐｈｏｕｓ ｓｔａｔｅ）に変わる（曲線‘Ａ’参照）。これに対し、相変化膜を溶融温度（Ｔｍ）より低く、結晶化温度（ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ ｔｅｍｐｅｒａｔｕｒｅ：Ｔｃ）より高い温度で第１動作区間（ｔ１）より長い時間（第２動作区間：ｔ２）の間加熱した後に冷却させると、相変化膜は結晶状態（ｃｒｙｓｔａｌｌｉｎｅ ｓｔａｔｅ）に変わる（曲線‘Ｂ’参照）。
図１に示すように、相変化膜を溶融温度（ｍｅｌｔｉｎｇ ｔｅｍｐｅｒａｔｕｒｅ：Ｔｍ）より高い温度で短い時間（第１動作区間：ｔ１）の間加熱した後、速い速度で冷却させると（ｑｕｅｎｃｈｉｎｇ）相変化膜は非晶質状態（ａｍｏｒｐｈｏｕｓ ｓｔａｔｅ）に変わる（曲線‘Ａ’参照）。これに対し、相変化膜を溶融温度（Ｔｍ）より低く、結晶化温度（ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ ｔｅｍｐｅｒａｔｕｒｅ：Ｔｃ）より高い温度で第１動作区間（ｔ１）より長い時間（第２動作区間：ｔ２）の間加熱した後に冷却させると、相変化膜は結晶状態（ｃｒｙｓｔａｌｌｉｎｅ ｓｔａｔｅ）に変わる（曲線‘Ｂ’参照）。
ここで、非晶質状態を有する相変化膜の比抵抗（ｒｅｓｉｓｔｉｖｉｔｙ）は結晶質状態を有する相変化膜の比抵抗より高い。よって、読み取りモードで相変化膜を通じて流れる電流を感知することで、相変化記憶セルに保存された情報が論理‘１’であるか、または論理‘０’であるかを判別することができる。
上述したように相変化膜の相変化のためにはジュール熱が必要である。通常的な相変化記憶素子において、相変化膜と接触する面積を通じて高い密度の電流を流すと相変化膜のい接触面の結晶状態が変わって、接触面が小さければ小さいほど相変化物質の状態を変化させるのに必要な電流密度は小さくてすむ。
上述したように相変化膜の相変化のためにはジュール熱が必要である。通常的な相変化記憶素子において、相変化膜と接触する面積を通じて高い密度の電流を流すと相変化膜のい接触面の結晶状態が変わって、接触面が小さければ小さいほど相変化物質の状態を変化させるのに必要な電流密度は小さくてすむ。
図２は、従来の相変化記憶素子を説明するための断面図である。
図２に示すように、従来の相変化記憶素子は下部電極（ｂｏｔｔｏｍ ｅｌｅｃｔｒｏｄｅ）１１が形成された半導体基板１０と、下部電極１１上に形成されて下部電極１１の所定の部分を露出させる第１コンタクトホール１３を有した第１絶縁膜１２と、第１コンタクトホール１３を埋め込む下部電極コンタクト（ｂｏｔｔｏｍ ｅｌｅｃｔｒｏｄｅ ｃｏｎｔａｃｔ）１４と、下部電極コンタクト１４を含んだ第１絶縁膜１２上に形成されて下部電極コンタクト１４を露出させる第２コンタクトホール１６を有した第２絶縁膜１５と、第２コンタクトホール１６を埋め込む相変化膜１７と、相変化膜１７を含んだ第２絶縁膜１５上に形成された上部電極（ｔｏｐ ｅｌｅｃｔｒｏｄｅ）１８を有する。
図２に示すように、従来の相変化記憶素子は下部電極（ｂｏｔｔｏｍ ｅｌｅｃｔｒｏｄｅ）１１が形成された半導体基板１０と、下部電極１１上に形成されて下部電極１１の所定の部分を露出させる第１コンタクトホール１３を有した第１絶縁膜１２と、第１コンタクトホール１３を埋め込む下部電極コンタクト（ｂｏｔｔｏｍ ｅｌｅｃｔｒｏｄｅ ｃｏｎｔａｃｔ）１４と、下部電極コンタクト１４を含んだ第１絶縁膜１２上に形成されて下部電極コンタクト１４を露出させる第２コンタクトホール１６を有した第２絶縁膜１５と、第２コンタクトホール１６を埋め込む相変化膜１７と、相変化膜１７を含んだ第２絶縁膜１５上に形成された上部電極（ｔｏｐ ｅｌｅｃｔｒｏｄｅ）１８を有する。
このような従来の相変化記憶素子において、下部電極１１及び上部電極１８との間に電流が流れると、下部電極コンタクト１４と相変化膜１７の接触面１９を通じる電流の強さ（すなわち、それによって発生する熱）によって接触面１９の相変化膜の結晶状態が変わる。この時、相変化膜１７の状態を変化させるために必要な熱は相変化膜１７と下部電極コンタクト１４の接触面１９に直接的な影響を受ける。したがって、相変化膜１７と下部電極コンタクト１４との間の接触面積はできる限り小さくなければならない。
ところが、このような従来の相変化記憶素子では、下部電極コンタクト１４を通じて下部電極１１と相変化膜１７とが連結されるので、相変化膜１７と下部電極コンタクト１４との間の接触面積が全面的にコンタクトホールに対するフォトリソグラフィ工程の制限に直接的に支配され、接触面積を減少させるのに難しさがあった。したがって、相変化に必要な電流量が大きくなるという問題点があった。
そこで、本発明は上記従来の相変化記憶素子及びその製造方法における問題点に鑑みてなされたものであって、本発明の目的は、下部電極と相変化膜との間の接触面積を減少させることで、相変化膜の相変化に必要な電流量を低めることができる相変化記憶素子及びその製造方法を提供することにある。
上記目的を達成するためになされた本発明による相変化記憶素子は、その上面に所定の下部構造が具備された半導体基板上に形成され、前記半導体基板の所定部分を露出させる複数の第１コンタクトホールを有した第１絶縁膜と、前記第１コンタクトホールを埋め込む導電プラグと、前記導電プラグを含んだ前記第１絶縁膜上に形成され、前記導電プラグ間の半導体基板の一部を露出させる第２コンタクトホールを有した第２絶縁膜と、前記第２絶縁膜上に形成され、前記第２コンタクトホールを埋め込むビットラインと、前記ビットラインを含んだ前記第２絶縁膜上に順次形成されて前記導電プラグを露出させる複数の第３コンタクトホールを有した第３絶縁膜、第４絶縁膜、及び窒化膜と、前記第３コンタクトホールを埋め込む複数の下部電極と、前記窒化膜及び第４絶縁膜内に形成され、前記下部電極間の前記第３絶縁膜の所定部分を露出させる開口部と、前記開口部と連結されて前記下部電極の側壁の一部を露出させるキャビティ部と、前記開口部及びキャビティ部を埋め込み前記下部電極の一側と連結される相変化膜パターンと、前記相変化膜パターン上に形成された上部電極とを有することを特徴とする。
前記第３絶縁膜は、ＨＤＰ、ＵＳＧ、ＰＳＧ、ＳＯＧ、ＴＥＯＳ、ＨＬＤ及びＢＰＳＧ酸化膜で構成された群から選択されるいずれか一つで形成されることを特徴とする。
前記第４絶縁膜は、前記第３絶縁膜に比べてエッチング率が高い酸化膜で形成されることを特徴とする。
前記相変化膜パターンは、ＧｅＳｂ２Ｔｅ４膜及びＧｅ２Ｓｂ２Ｔｅ５膜の内のいずれか一つで形成されることを特徴とする。
前記相変化膜パターンは、その断面形状が「Ｉ」字形状を有することを特徴とする。
前記下部電極を含んだ前記窒化膜と前記相変化膜パターンとの間に介された第５絶縁膜をさらに有することを特徴とする。
前記第４絶縁膜は、前記第３絶縁膜に比べてエッチング率が高い酸化膜で形成されることを特徴とする。
前記相変化膜パターンは、ＧｅＳｂ２Ｔｅ４膜及びＧｅ２Ｓｂ２Ｔｅ５膜の内のいずれか一つで形成されることを特徴とする。
前記相変化膜パターンは、その断面形状が「Ｉ」字形状を有することを特徴とする。
前記下部電極を含んだ前記窒化膜と前記相変化膜パターンとの間に介された第５絶縁膜をさらに有することを特徴とする。
上記目的を達成するためになされた本発明による相変化記憶素子の製造方法は、その上面に所定の下部構造が具備された半導体基板上に第１絶縁膜を形成してから、前記第１絶縁膜を選択的にエッチングして前記半導体基板の所定部分を露出させる複数の第１コンタクトホールを形成する段階と、前記第１コンタクトホールを導電膜で埋め込み導電プラグを形成した後、前記導電プラグを含んだ前記第１絶縁膜上に第２絶縁膜を形成する段階と、前記導電プラグ間の半導体基板の一部を露出させるように前記第２絶縁膜と第１絶縁膜を選択的にエッチングして第２コンタクトホールを形成する段階と、前記第２絶縁膜上に前記第２コンタクトホールを埋め込むビットラインを形成する段階と、前記ビットラインを含んだ前記第２絶縁膜上に第３絶縁膜、該第３絶縁膜とエッチング選択比が異なる第４絶縁膜及び窒化膜を順次形成する段階と、前記導電プラグを露出させるように前記窒化膜、第４、第３及び第２絶縁膜を選択的にエッチングして複数の第３コンタクトホールを形成する段階と、前記第３コンタクトホールを導電膜で埋め込み複数の下部電極を形成する段階と、前記下部電極を含んだ前記窒化膜上に第５絶縁膜を形成してから、前記第５絶縁膜、窒化膜及び第４絶縁膜を選択的にエッチングして前記下部電極間の前記第３絶縁膜の所定部分を露出させる開口部を形成する段階と、前記開口部を形成する段階で残留した下部電極間の前記第４絶縁膜を湿式エッチングして前記開口部と連結して前記下部電極の側壁の一部分を露出させるキャビティ部を形成する段階と、前記開口部及びキャビティ部を埋め込むように前記第５絶縁膜上に相変化膜、上部電極用導電膜を順次形成する段階と、前記上部電極用導電膜と相変化膜をパターニングして前記下部電極の一側と連結される相変化膜パターン及び上部電極をそれぞれ形成する段階とを有することを特徴とする。
前記第２絶縁膜上に前記第２コンタクトホールを埋め込むビットラインを形成する段階は、前記第２コンタクトホールを含んだ前記第２絶縁膜上に前記第２コンタクトホールを埋め込むように金属膜を蒸着する段階と、前記金属膜をパターニングする段階とを有することを特徴とする。
前記第４絶縁膜としては、前記第３絶縁膜に比べてエッチング率が高い酸化膜を利用することを特徴とする。
前記第４絶縁膜としては、前記第３絶縁膜に比べてエッチング率が高い酸化膜を利用することを特徴とする。
また、上記目的を達成するためになされた本発明による相変化記憶素子は、離隔配置された一対の下部電極と、断面形状が「Ｉ」字形状を有する、下端部の一側部分及び前記一側部分に対向する他側部分がそれぞれ対応する前記下部電極の側壁の一部分と接触する相変化膜パターンと、前記相変化膜パターン上に形成された上部電極とを有することを特徴とする。
本発明に係る相変化記憶素子によれば、下部電極と相変化膜パターンとの間の接触面の面積を下部電極の側壁に隣接する絶縁膜の蒸着厚さによって決定されるようにすることができる。すなわち、このような接触面の面積を決める絶縁膜の蒸着厚さはフォトリソグラフィ工程の限界によって左右されないので、フォトリソグラフィ工程の限界よりさらに小さな大きさで接触面を形成することができる。
したがって、本発明に係る相変化記憶素子は相変化膜の相変化に必要な電流量、すなわち、相変化記憶素子のプログラム動作に必要な電流量を低めることができるという効果がある。
したがって、本発明に係る相変化記憶素子は相変化膜の相変化に必要な電流量、すなわち、相変化記憶素子のプログラム動作に必要な電流量を低めることができるという効果がある。
次に、本発明に係る相変化記憶素子及びその製造方法を実施するための最良の形態の具体例を図面を参照しながら説明する。
図３は、本発明の実施例による相変化記憶素子を説明するための断面図である。
本発明の実施例による相変化記憶素子は、図３に示すように、その上面に所定の下部構造（図示せず）が具備された半導体基板４０上に形成されて、半導体基板４０の所定部分を露出させる複数の第１コンタクトホール４２を有した第１絶縁膜４１と、第１コンタクトホール４２を埋め込む導電プラグ４３と、導電プラグ４３を含んだ第１絶縁膜４１上に形成されて導電プラグ４３間の半導体基板４０の一部を露出させる第２コンタクトホール４５を有した第２絶縁膜４４と、第２絶縁膜４４上に第２コンタクトホール４５を埋め込むように形成されたビットライン４６と、ビットライン４６を含んだ第２絶縁膜４４上に順次形成され導電プラグ４３を露出させる複数の第３コンタクトホール５０を有した第３絶縁膜４７、第４絶縁膜４８、及び窒化膜４９と、第３コンタクトホール５０を埋め込む複数の下部電極５１と、窒化膜４９及び第４絶縁膜４８内に形成され下部電極５１間の第３絶縁膜４７の所定部分を露出させる開口部５４と、開口部５４と連結されて下部電極５１の側壁の一部を露出させるキャビティ（ｃａｖｉｔｙ）部Ｃと、開口部５４及びキャビティ部Ｃを埋め込んで下部電極５１の一側と連結される、その断面形状が「Ｉ」字形状を有する相変化膜パターン５５と、相変化膜パターン５５上に形成された上部電極５６とを有する。
本発明の実施例による相変化記憶素子は、図３に示すように、その上面に所定の下部構造（図示せず）が具備された半導体基板４０上に形成されて、半導体基板４０の所定部分を露出させる複数の第１コンタクトホール４２を有した第１絶縁膜４１と、第１コンタクトホール４２を埋め込む導電プラグ４３と、導電プラグ４３を含んだ第１絶縁膜４１上に形成されて導電プラグ４３間の半導体基板４０の一部を露出させる第２コンタクトホール４５を有した第２絶縁膜４４と、第２絶縁膜４４上に第２コンタクトホール４５を埋め込むように形成されたビットライン４６と、ビットライン４６を含んだ第２絶縁膜４４上に順次形成され導電プラグ４３を露出させる複数の第３コンタクトホール５０を有した第３絶縁膜４７、第４絶縁膜４８、及び窒化膜４９と、第３コンタクトホール５０を埋め込む複数の下部電極５１と、窒化膜４９及び第４絶縁膜４８内に形成され下部電極５１間の第３絶縁膜４７の所定部分を露出させる開口部５４と、開口部５４と連結されて下部電極５１の側壁の一部を露出させるキャビティ（ｃａｖｉｔｙ）部Ｃと、開口部５４及びキャビティ部Ｃを埋め込んで下部電極５１の一側と連結される、その断面形状が「Ｉ」字形状を有する相変化膜パターン５５と、相変化膜パターン５５上に形成された上部電極５６とを有する。
ここで、下部電極５１を含んだ窒化膜４９と相変化膜パターン５５との間に介された第５絶縁膜５２をさらに有するよう形成する。この時、第５絶縁膜５２は下部電極５１の上部表面と相変化膜パターン５５が電気的に接触することを防ぐ役割をする。
また、上部電極５６上にさらに形成されたハードマスク（ｈａｒｄ ｍａｓｋ）膜５７を有する。一方、下部電極５１と上部電極５６はすべてポリシリコンベースの物質及び金属系物質の内のいずれか一つの物質で形成する。
また、上部電極５６上にさらに形成されたハードマスク（ｈａｒｄ ｍａｓｋ）膜５７を有する。一方、下部電極５１と上部電極５６はすべてポリシリコンベースの物質及び金属系物質の内のいずれか一つの物質で形成する。
そして、第３絶縁膜４７は、ＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）、ＵＳＧ（Ｕｎ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＰＳＧ（ＰｈｏｓｐｈｏＳｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＳＯＧ（Ｓｐｉｎ−ｏｎ Ｇｌａｓｓ）、ＴＥＯＳ（ＴｅｔｒａＥｔｈｙｌＯｒｔｈｏＳｉｌｉｃａｔｅ）、ＨＬＤ（Ｈｉｇｈ ｔｅｍｐｅｒａｔｕｒｅ ｐｒｅｓｓｕｒｅ Ｌｏｗ Ｄｉｅｌｅｃｔｒｉｃ）、及びＢＰＳＧ（ＢｏｒｏＰｈｏｓｐｈｏＳｉｌｉｃａｔｅ Ｇｌａｓｓ）酸化膜で構成された群から選択されるいずれか一つで形成され、第４絶縁膜４８は、第３絶縁膜４７に比べてエッチング率が高い酸化膜で形成される。また、相変化膜パターン５５は、ＧＳＴ膜で形成されて、この時、ＧＳＴ膜としては、ＧｅＳｂ２Ｔｅ４膜及びＧｅ２Ｓｂ２Ｔｅ５膜の内のいずれか一つを用いる。
ここで、下部電極５１の側壁の一部分に相変化膜パターン５５との接触面５８が形成されるが、接触面５８の面積は第４絶縁膜４８の厚さによって決定することができる。このような接触面積を決める第４絶縁膜４８の厚さは蒸着工程によって所望する厚さに形成可能である。すなわち、接触面５８の面積が従来のフォトリソグラフィ工程の限界によって左右されないので、フォトリソグラフィ工程の限界よりさらに小さい寸法で接触面５８を形成することができる。
次に、図３に示す相変化記憶素子の製造方法に対して以下に説明する。
図４乃至図９は本発明の実施例による相変化記憶素子の製造方法を説明するための断面図である。
本発明の実施例による相変化記憶素子の製造方法は、まず、図４に示すように、その上面に所定の下部構造（図示せず）が具備された半導体基板４０上に第１絶縁膜４１を形成する。次に、第１絶縁膜４１を選択的にエッチングして半導体基板４０の所定部分を露出させる複数の第１コンタクトホール４２を形成する。続いて、第１コンタクトホール４２を導電膜で埋め込み導電プラグ４３を形成する。その後、導電プラグ４３を含んだ第１絶縁膜４１上に第２絶縁膜４４を形成した後、導電プラグ４３間の半導体基板４０の一部を露出させるように第２絶縁膜４４と第１絶縁膜４１を選択的にエッチングして第２コンタクトホール４５を形成する。
図４乃至図９は本発明の実施例による相変化記憶素子の製造方法を説明するための断面図である。
本発明の実施例による相変化記憶素子の製造方法は、まず、図４に示すように、その上面に所定の下部構造（図示せず）が具備された半導体基板４０上に第１絶縁膜４１を形成する。次に、第１絶縁膜４１を選択的にエッチングして半導体基板４０の所定部分を露出させる複数の第１コンタクトホール４２を形成する。続いて、第１コンタクトホール４２を導電膜で埋め込み導電プラグ４３を形成する。その後、導電プラグ４３を含んだ第１絶縁膜４１上に第２絶縁膜４４を形成した後、導電プラグ４３間の半導体基板４０の一部を露出させるように第２絶縁膜４４と第１絶縁膜４１を選択的にエッチングして第２コンタクトホール４５を形成する。
次に、図５に示すように、第２コンタクトホール４５を含んだ第２絶縁膜４４上に第２コンタクトホール４５を埋め込むように金属膜（図示せず）を蒸着した後、金属膜をパターニングしてビットライン４６を形成する。その後、ビットライン４６を含んだ第２絶縁膜４４上に第３絶縁膜４７を形成する。
続いて、第３絶縁膜４７上に第３絶縁膜４７とエッチング選択比が異なる第４絶縁膜４８及び窒化膜４９を順次形成する。この時、第３絶縁膜４７は、ＨＤＰ、ＵＳＧ、ＰＳＧ、ＳＯＧ、ＴＥＯＳ、ＨＬＤ及びＢＰＳＧ酸化膜で構成された群から選択されるいずれか一つを利用して形成し、第４絶縁膜４８は、第３絶縁膜４７に比べてエッチング率が高い酸化膜を利用する。
続いて、第３絶縁膜４７上に第３絶縁膜４７とエッチング選択比が異なる第４絶縁膜４８及び窒化膜４９を順次形成する。この時、第３絶縁膜４７は、ＨＤＰ、ＵＳＧ、ＰＳＧ、ＳＯＧ、ＴＥＯＳ、ＨＬＤ及びＢＰＳＧ酸化膜で構成された群から選択されるいずれか一つを利用して形成し、第４絶縁膜４８は、第３絶縁膜４７に比べてエッチング率が高い酸化膜を利用する。
一方、後続で形成される下部電極と相変化膜パターン間の接触面の面積は第４絶縁膜４８の厚さによって決定される。すなわち、第４絶縁膜４８の厚さを可能な限り薄く形成することで、後続で形成される下部電極と相変化膜パターンとの間の接触面積を小さくすることができる。この時、接触面積を決定する第４絶縁膜４８の厚さは蒸着工程によって所望する厚さに形成可能であるので、フォトリソグラフィ工程の限界よりさらに小さい寸法で接触面を形成することができる。
次に、図６に示すように、導電プラグ４３を露出させるように窒化膜４９、第４絶縁膜４８、第３絶縁膜４７及び第２絶縁膜４４を選択的にエッチングして複数の第３コンタクトホール５０を形成する。
次に、図７に示すように、第３コンタクトホール５０を導電膜で埋め込んで導電プラグ４３と電気的に連結される複数の下部電極５１を形成する。ここで、下部電極５１はポリシリコンベースの物質及び金属系物質の内のいずれか一つの物質で形成される。続いて、下部電極５１を含んだ窒化膜４９上に第５絶縁膜５２を形成する。次に、第５絶縁膜５２上に下部電極５１間の第５絶縁膜５２の所定部分が露出する感光膜パターン５３を形成する。
次に、図８に示すように、感光膜パターン５３をエッチング障壁として利用して第５絶縁膜５２、窒化膜４９及び第４絶縁膜４８をエッチングして開口部５４を形成する。その後、開口部５４と下部電極５１に残留した第４絶縁膜４８を湿式エッチングして開口部５４と連結されて下部電極５１の側壁の一部分を露出させるキャビティ（ｃａｖｉｔｙ）部Ｃを形成する。ここで、第４絶縁膜４８は第３絶縁膜４７に比べてエッチング率が高い酸化膜で形成しているので、第４絶縁膜４８の湿式エッチング時に第３絶縁膜４７はエッチングバッファー（ｂｕｆｆｅｒ）の役割をする。また、窒化膜４９も酸化膜材質の第４絶縁膜４８に比べてエッチング率が低いので、第４絶縁膜４８の湿式エッチング時にエッチングバッファーの役割をする。
次に、図９に示すように、感光膜パターンをとり除いた後、開口部５４及びキャビティ部Ｃを埋め込むように第５絶縁膜５２上に相変化膜（図示せず）を形成し、上部電極用導電膜（図示せず）及びハードマスク膜を順次形成した後、これらをパターニングして下部電極５１の一側と連結される、その断面形状が「Ｉ」字形状の相変化膜パターン５５、上部電極５６、及びハードマスク膜５７をそれぞれ形成する。
ここで、相変化膜ではＧＳＴ膜を用い、この時、ＧＳＴ膜としては、ＧｅＳｂ２Ｔｅ４膜及びＧｅ２Ｓｂ２Ｔｅ５膜の内のいずれか一つを用いて形成する。また、上部電極用導電膜としては、ポリシリコンベースの物質及び金属系物質の内のいずれか一つの物質を用いる。そして一方、下部電極５１の側壁の一部分に相変化膜パターン５５との接触面５８が形成される。
ここで、相変化膜ではＧＳＴ膜を用い、この時、ＧＳＴ膜としては、ＧｅＳｂ２Ｔｅ４膜及びＧｅ２Ｓｂ２Ｔｅ５膜の内のいずれか一つを用いて形成する。また、上部電極用導電膜としては、ポリシリコンベースの物質及び金属系物質の内のいずれか一つの物質を用いる。そして一方、下部電極５１の側壁の一部分に相変化膜パターン５５との接触面５８が形成される。
上記のような工程を通じて製造される本発明の実施例による相変化記憶素子は、下部電極５１と相変化膜パターン５５との間の接触面５８の面積が第４絶縁膜４８の蒸着厚さによって決定されるので、第４絶縁膜４８の厚さを可能な限り薄く蒸着することで、接触面５８の面積を減少させることができる。すなわち、接触面５８の面積が従来のフォトリソグラフィ工程の限界によって左右されないので、フォトリソグラフィ工程の限界よりさらに小さい寸法で接触面５８を形成することが可能となる。
尚、本発明は、上述の実施例に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
４０ 半導体基板
４１ 第１絶縁膜
４２ 第１コンタクトホール
４３ 導電プラグ
４４ 第２絶縁膜
４５ 第２コンタクトホール
４６ ビットライン
４７ 第３絶縁膜
４８ 第４絶縁膜
４９ 窒化膜
５０ 第３コンタクトホール
５１ 下部電極
５２ 第５絶縁膜
５３ 感光膜パターン
５４ 開口部
５５ 相変化膜パターン
５６ 上部電極
５７ ハードマスク膜
５８ 接触面
Ｃ キャビティ部
４１ 第１絶縁膜
４２ 第１コンタクトホール
４３ 導電プラグ
４４ 第２絶縁膜
４５ 第２コンタクトホール
４６ ビットライン
４７ 第３絶縁膜
４８ 第４絶縁膜
４９ 窒化膜
５０ 第３コンタクトホール
５１ 下部電極
５２ 第５絶縁膜
５３ 感光膜パターン
５４ 開口部
５５ 相変化膜パターン
５６ 上部電極
５７ ハードマスク膜
５８ 接触面
Ｃ キャビティ部
Claims (10)
- その上面に所定の下部構造が具備された半導体基板上に形成され、前記半導体基板の所定部分を露出させる複数の第１コンタクトホールを有した第１絶縁膜と、
前記第１コンタクトホールを埋め込む導電プラグと、
前記導電プラグを含んだ前記第１絶縁膜上に形成され、前記導電プラグ間の半導体基板の一部を露出させる第２コンタクトホールを有した第２絶縁膜と、
前記第２絶縁膜上に形成され、前記第２コンタクトホールを埋め込むビットラインと、
前記ビットラインを含んだ前記第２絶縁膜上に順次形成されて前記導電プラグを露出させる複数の第３コンタクトホールを有した第３絶縁膜、第４絶縁膜、及び窒化膜と、
前記第３コンタクトホールを埋め込む複数の下部電極と、
前記窒化膜及び第４絶縁膜内に形成され、前記下部電極間の前記第３絶縁膜の所定部分を露出させる開口部と、
前記開口部と連結されて前記下部電極の側壁の一部を露出させるキャビティ部と、
前記開口部及びキャビティ部を埋め込み前記下部電極の一側と連結される相変化膜パターンと、
前記相変化膜パターン上に形成された上部電極とを有することを特徴とする相変化記憶素子。 - 前記第３絶縁膜は、ＨＤＰ、ＵＳＧ、ＰＳＧ、ＳＯＧ、ＴＥＯＳ、ＨＬＤ及びＢＰＳＧ酸化膜で構成された群から選択されるいずれか一つで形成されることを特徴とする請求項１に記載の相変化記憶素子。
- 前記第４絶縁膜は、前記第３絶縁膜に比べてエッチング率が高い酸化膜で形成されることを特徴とする請求項１に記載の相変化記憶素子。
- 前記相変化膜パターンは、ＧｅＳｂ２Ｔｅ４膜及びＧｅ２Ｓｂ２Ｔｅ５膜の内のいずれか一つで形成されることを特徴とする請求項１に記載の相変化記憶素子。
- 前記相変化膜パターンは、その断面形状が「Ｉ」字形状を有することを特徴とする請求項１に記載の相変化記憶素子。
- 前記下部電極を含んだ前記窒化膜と前記相変化膜パターンとの間に介された第５絶縁膜をさらに有することを特徴とする請求項１に記載の相変化記憶素子。
- その上面に所定の下部構造が具備された半導体基板上に第１絶縁膜を形成してから、前記第１絶縁膜を選択的にエッチングして前記半導体基板の所定部分を露出させる複数の第１コンタクトホールを形成する段階と、
前記第１コンタクトホールを導電膜で埋め込み導電プラグを形成した後、前記導電プラグを含んだ前記第１絶縁膜上に第２絶縁膜を形成する段階と、
前記導電プラグ間の半導体基板の一部を露出させるように前記第２絶縁膜と第１絶縁膜を選択的にエッチングして第２コンタクトホールを形成する段階と、
前記第２絶縁膜上に前記第２コンタクトホールを埋め込むビットラインを形成する段階と、
前記ビットラインを含んだ前記第２絶縁膜上に第３絶縁膜、該第３絶縁膜とエッチング選択比が異なる第４絶縁膜及び窒化膜を順次形成する段階と、
前記導電プラグを露出させるように前記窒化膜、第４、第３及び第２絶縁膜を選択的にエッチングして複数の第３コンタクトホールを形成する段階と、
前記第３コンタクトホールを導電膜で埋め込み複数の下部電極を形成する段階と、
前記下部電極を含んだ前記窒化膜上に第５絶縁膜を形成してから、前記第５絶縁膜、窒化膜及び第４絶縁膜を選択的にエッチングして前記下部電極間の前記第３絶縁膜の所定部分を露出させる開口部を形成する段階と、
前記開口部を形成する段階で残留した下部電極間の前記第４絶縁膜を湿式エッチングして前記開口部と連結して前記下部電極の側壁の一部分を露出させるキャビティ部を形成する段階と、
前記開口部及びキャビティ部を埋め込むように前記第５絶縁膜上に相変化膜、上部電極用導電膜を順次形成する段階と、
前記上部電極用導電膜と相変化膜をパターニングして前記下部電極の一側と連結される相変化膜パターン及び上部電極をそれぞれ形成する段階とを有することを特徴とする相変化記憶素子の製造方法。 - 前記第２絶縁膜上に前記第２コンタクトホールを埋め込むビットラインを形成する段階は、前記第２コンタクトホールを含んだ前記第２絶縁膜上に前記第２コンタクトホールを埋め込むように金属膜を蒸着する段階と、前記金属膜をパターニングする段階とを有することを特徴とする請求項７に記載の相変化記憶素子の製造方法。
- 前記第４絶縁膜としては、前記第３絶縁膜に比べてエッチング率が高い酸化膜を利用することを特徴とする請求項７に記載の相変化記憶素子の製造方法。
- 離隔配置された一対の下部電極と、
断面形状が「Ｉ」字形状を有する、下端部の一側部分及び前記一側部分に対向する他側部分がそれぞれ対応する前記下部電極の側壁の一部分と接触する相変化膜パターンと、
前記相変化膜パターン上に形成された上部電極とを有することを特徴とする相変化記憶
素子
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