KR100668870B1 - 상변환 기억 소자 및 그의 제조방법 - Google Patents

상변환 기억 소자 및 그의 제조방법 Download PDF

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KR100668870B1
KR100668870B1 KR1020050132232A KR20050132232A KR100668870B1 KR 100668870 B1 KR100668870 B1 KR 100668870B1 KR 1020050132232 A KR1020050132232 A KR 1020050132232A KR 20050132232 A KR20050132232 A KR 20050132232A KR 100668870 B1 KR100668870 B1 KR 100668870B1
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Abstract

본 발명은 공정 단순화를 이룸과 아울러 칩 크기의 증가를 방지할 수 있는 상변환 기억 소자 및 그의 제조방법을 개시한다. 개시된 본 발명에 따른 상변환 기억 소자는, 하부패턴이 형성된 반도체기판; 상기 반도체기판의 전면 상에 하부패턴을 덮도록 형성된 제1층간절연막; 상기 제1층간절연막 내에 하부패턴과 콘택하도록 형성된 콘택플러그; 상기 제1층간절연막 상에 형성되며 상기 콘택플러그를 노출시킴과 아울러 하부전극이 형성될 영역을 한정하는 개구부가 구비된 절연막; 상기 콘택플러그를 포함한 절연막의 개구부 표면 상에 실린더 형태로 형성된 하부전극; 상기 개구부 내에 하부전극에 의해 둘러싸이도록 형성된 상변환막; 상기 하부전극 및 상변환막을 포함한 절연막 상에 형성되며 상변화막을 노출시키는 콘택홀을 구비한 제2층간절연막; 상기 제2층간절연막의 콘택홀 내에 상변환막과 콘택하도록 형성된 플러그 형태의 상부전극; 및 상기 제2층간절연막 상에 상부전극과 직접 콘택하도록 형성된 금속배선;을 포함하는 것을 특징으로 한다.

Description

상변환 기억 소자 및 그의 제조방법{Phase change RAM device and method of manufacturing the same}
도 1은 종래의 상변환 기억 소자를 도시한 단면도.
도 2는 종래의 다른 상변환 기억 소자를 도시한 단면도.
도 3a 내지 도 3e는 본 발명의 일실시예에 따른 상변환 기억 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 4는 본 발명의 다른 실시예에 따른 상변환 기억 소자의 제조방법을 설명하기 위한 단면도.
도 5는 본 발명의 또 다른 실시예에 따른 상변환 기억 소자의 제조방법을 설명하기 위한 단면도.
도 6은 본 발명의 다른 실시예에 따른 상변환 기억 소자의 제조방법을 설명하기 위한 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
31 : 반도체기판 32 : 제1층간절연막
33 : 콘택플러그 34 : 절연막
35 : 개구부 36 : 하부전극
37 : 상변환막 38 : 제2층간절연막
39,39a : 콘택홀 40,40a,40b,40c : 상부전극
41 : 금속배선 42 : 스페이서
본 발명은 상변환 기억 소자에 관한 것으로, 보다 상세하게는, 공정 단순화를 이룸과 아울러 칩 크기의 증가를 방지할 수 있는 상변환 기억 소자 및 그의 제조방법에 관한 것이다.
기억 소자는 전원이 차단되면 입력된 정보를 잃어버리는 휘발성의 램(Random Access Memory; RAM) 소자와 전원이 차단되더라도 입력된 정보의 저장 상태를 계속해서 유지하는 롬(Read Only Memory; ROM) 소자로 크게 구분된다. 상기 휘발성의 램 소자로는 디램(DRAM) 및 에스램(SRAM)을 들 수 있으며, 상기 비휘발성의 롬 소자로는 EEPROM(Elecrtically Erasable and Programmable ROM)과 같은 플래쉬 기억(Flash Memory) 소자를 들 수 있다.
그런데, 상기 디램은 잘 알려진 바와 같이 매우 우수한 기억 소자임에도 불구하고 높은 전하저장 능력이 요구되고, 이를 위해, 전극 표면적을 증가시켜야만 하므로 고집적화에 어려움이 있다. 또한, 상기 플래쉬 기억 소자는 두 개의 게이트가 적층된 구조를 갖는 것과 관련해서 전원전압에 비해 높은 동작전압이 요구되고, 이에 따라, 쓰기 및 소거 동작에 필요한 전압을 형성하기 위해 별도의 승압 회로를 필요로 하므로 고집적화에 어려움이 있다.
이에, 상기 비휘발성 기억 소자의 특성을 가지면서 고집적화를 이룰 수 있고, 또한, 구조가 단순한 새로운 기억 소자를 개발하기 위한 많은 연구들이 진행되고 있으며, 그 한 예로서 상변환 기억 소자(Phase Change RAM)가 제안되었다.
이러한 상변환 기억 소자는 하부전극과 상부전극 사이의 전류 흐름을 통해서 상기 전극들 사이에 개재된 상변환막이 결정 상태에서 비정질 상태로 상변화가 일어나는 것으로부터 결정질과 비정질에 따른 저항 차이를 이용하여 셀에 저장된 정보를 판별하는 기억 소자이다. 다시말해, 상기 상변환 기억 소자는 상변환막으로 칼코제나이드(Chalcogenide)막을 이용하는데, 칼코제나이드막은 게르마늄(Ge), 스티비움(Sb) 및 텔루리움(Te)로 이루어진 화합물막으로서, 인가된 전류, 즉, 주울 열에 의해 비정질(Amorphouse) 상태와 결정질(Crystalline) 상태 사이에서 상변화가 일어나며, 이때, 비정질 상태를 갖는 상변환막의 비저항이 결정질 상태를 갖는 상변환막의 비저항 보다 높다는 것으로부터, 읽기 모드에서 상변환막을 통하여 흐르는 전류를 감지하여 상변환 기억 셀에 저장된 정보가 논리 '1'인지 또는 논리 '0'인지를 판별하게 된다.
도 1은 종래의 상변환 기억 소자를 도시한 단면도로서, 도시된 바와 같이, 반도체기판(1) 상에 형성된 제1층간절연막(2) 내에 플러그 형태로 하부전극(3)이 형성되어 있으며, 상기 하부전극(3)을 포함한 제1층간절연막(2) 상에는 패턴 형태로 상변환막(4) 및 상부전극(5)이 차례로 형성되어 있다. 그리고, 상기 상변환막(4)과 상부전극(5)을 덮도록 제1층간절연막(2) 상에 제2층간절연막(6)이 형성되어 있으며, 상기 제2층간절연막(6) 내에는 상부전극(5)과 콘택하도록 콘택플러그(7)가 형성되어 있고, 이러한 콘택플러그(7)를 포함한 제2층간절연막(6) 상에는 비트라인에 해당하는 금속배선(8)이 형성되어 있다.
그러나, 이와 같은 종래의 상변환 기억 소자는 하부전극으로부터 상부전극으로의 전류가 윗쪽 방향으로만 향하고 있음으로 인해 상변환막 내에서의 상변화가 일정하게 일어나지 않으며, 그래서, 쓰기 전류를 높여야 하는 등의 문제점이 있다.
이에, 전술한 상변환 기억 소자의 문제점을 해결하고자 전류 흐름이 수직방향은 물론 수평방향으로도 일어나도록 한 상변환 기억 소자가 제안되었고, 이에 대해, 대한민국특허출원 제2003-0027579호로 출원되었다.
기출원된 상변환 기억 소자는, 도 2에 도시된 바와 같이, 상부전극(5)을 적층 구조로 구성하면서 제2상부전극(5b)이 상변환막(4)을 포함하여 제1상부전극(5a)을 둘러싸는 형태로 형성한 구조이다.
이와 같은 상변환 기억 소자의 구조에서, 상변환막(4) 상에 제1상부전극(5a)이 배치되어져 있는 것과 관련해 하부전극(3)으로부터 제1상부전극(5a)으로 수직방향의 전류 흐름이 일어나며, 상변환막(4)을 포함한 제1상부전극(5a)을 둘러싸도록 제2상부전극(5b)이 배치되어져 있는 것과 관련해 하부전극(3)으로부터 제2상부전극(5b)으로 수평방향의 전류 흐름이 일어난다. 따라서, 도 2에 도시된 상변환 기억 소자는 수직방향으로만 전류 흐름이 일어나는 도 1에 도시된 상변환 기억 소자에 비해 상변환막의 상변화가 다소 일정하게 일어난다.
그러나, 도 2에 도시된 상변환 기억 소자의 경우는 제1상부전극과 제2상부전극을 형성하기 위해 2회의 마스크 공정을 수행해야 하는데, 마스크 공정은 그 자체 로 감광막 도포, 노광 및 현상 공정들을 포함하는 바, 제조공정이 복잡하다는 문제점이 있다. 아울러, 이러한 상변환 기억 소자를 제조하기 위해서는 제1상부전극과 제2상부전극간 중첩(overlap) 및 틀어짐(overlay) 등을 고려해야 하는 바, 공정상의 어려움이 있다.
또한, 도 2에 도시된 상변환 기억 소자를 제조하기 위해서는 상부전극과 비트라인간을 연결하기 위해 별도의 콘택플러그를 형성해야 하므로 제2상부전극과 콘택플러그간 중첩이 필요한데, 이를 위해서는 상변환막의 크기를 크게 해주어야 하고, 이는 칩 크기를 크게 함으로써 고집적화를 어렵게 하는 문제로 이어진다.
따라서, 본 발명은 상기와 같은 종래의 제반 문제점을 해결하기 위해 안출된 것으로서, 하부전극으로부터 상부전극으로의 전류 흐름을 수직방향 및 수평방향으로 일어나도록 하면서도 공정단순화를 이룰 수 있는 상변환 기억 소자 및 그의 제조방법을 제공함에 그 목적이 있다.
또한, 본 발명은 하부전극으로부터 상부전극으로의 전류 흐름을 수직방향 및 수평방향으로 일어나도록 하면서도 칩 크기의 증가를 방지하여 고집적화가 가능하도록 할 수 있는 상변환 기억 소자를 제공함에 그 다른 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 하부패턴이 형성된 반도체기판; 상기 반도체기판의 전면 상에 하부패턴을 덮도록 형성된 제1층간절연막; 상기 제1층간절연막 내에 하부패턴과 콘택하도록 형성된 콘택플러그; 상기 제1층간절 연막 상에 형성되며 상기 콘택플러그를 노출시킴과 아울러 하부전극이 형성될 영역을 한정하는 개구부가 구비된 절연막; 상기 콘택플러그를 포함한 절연막의 개구부 표면 상에 실린더 형태로 형성된 하부전극; 상기 개구부 내에 하부전극에 의해 둘러싸이도록 형성된 상변환막; 상기 하부전극 및 상변환막을 포함한 절연막 상에 형성되며 상변화막을 노출시키는 콘택홀을 구비한 제2층간절연막; 상기 제2층간절연막의 콘택홀 내에 상변환막과 콘택하도록 형성된 플러그 형태의 상부전극; 및 상기 제2층간절연막 상에 상부전극과 직접 콘택하도록 형성된 금속배선;을 포함하는 상변환 기억 소자를 제공한다.
아울러, 본 발명은, 하부패턴이 형성된 반도체기판; 상기 반도체기판의 전면 상에 하부패턴을 덮도록 형성된 제1층간절연막; 상기 제1층간절연막 내에 하부패턴과 콘택하도록 형성된 콘택플러그; 상기 제1층간절연막 상에 형성되며 상기 콘택플러그를 노출시킴과 아울러 하부전극이 형성될 영역을 한정하는 개구부가 구비된 절연막; 상기 콘택플러그를 포함한 절연막의 개구부 표면 상에 실린더 형태로 형성된 하부전극; 상기 개구부 내에 하부전극에 의해 둘러싸이도록 형성된 상변환막; 상기 하부전극 및 상변환막을 포함한 절연막 상에 형성되며 상변화막을 노출시키는 콘택홀을 구비한 제2층간절연막; 상기 콘택홀 및 이에 인접한 제2층간절연막 부분 상에 형성된 상변환막과 콘택하도록 형성된 상부전극; 및 상기 상부전극 상에 형성된 금속배선;을 포함하는 상변환 기억 소자를 제공한다.
상기한 본 발명에 따른 상변환 기억 소자들에 있어서, 상기 콘택홀은 10∼100㎚의 크기를 갖도록 형성된다.
아울러, 상기 콘택홀의 측벽 상에 형성된 스페이서를 더 포함하며, 이 경우, 상기 콘택홀은 스페이서를 제외한 나머지 부분이 10∼100㎚의 크기를 갖도록 형성된다.
또한, 상기와 같은 목적을 달성하기 위하여, 본 발명은, 하부패턴이 형성된 반도체기판을 제공하는 단계; 상기 반도체기판의 전면 상에 하부패턴을 덮도록 제1층간절연막을 형성하는 단계; 상기 제1층간절연막 내에 하부패턴과 콘택하는 콘택플러그를 형성하는 단계; 상기 콘택플러그를 포함한 제1층간절연막 상에 절연막을 형성하는 단계; 상기 절연막을 식각하여 콘택플러그를 노출시킴과 아울러 하부전극이 형성될 영역을 한정하는 개구부를 형성하는 단계; 상기 개구부를 포함한 절연막 상에 균일한 두께의 하부전극용 물질막과 개구부를 매립시키는 두께의 상변환 물질막을 차례로 형성하는 단계; 상기 절연막이 노출되도록 상변환 물질막과 하부전극용 물질막을 CMP해서 개구부 표면에 실린더 형태의 하부전극을 형성함과 아울러 상기 하부전극에 의해 둘러싸임과 동시에 개구부를 매립하는 형태의 상변환막을 형성하는 단계; 상기 하부전극 및 상변환막을 포함한 절연막 상에 제2층간절연막을 형성하는 단계; 상기 제2층간절연막을 식각하여 상변화막을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀 내에 플러그 형태의 상부전극을 형성하는 단계; 및 상기 제2층간절연막 상에 상부전극과 직접 콘택하게 금속배선을 형성하는 단계;를 포함하는 상변환 기억 소자의 제조방법을 제공한다.
아울러, 본 발명은, 하부패턴이 형성된 반도체기판을 제공하는 단계; 상기 반도체기판의 전면 상에 하부패턴을 덮도록 제1층간절연막을 형성하는 단계; 상기 제1층간절연막 내에 하부패턴과 콘택하는 콘택플러그를 형성하는 단계; 상기 콘택플러그를 포함한 제1층간절연막 상에 절연막을 형성하는 단계; 상기 절연막을 식각하여 콘택플러그를 노출시킴과 아울러 하부전극이 형성될 영역을 한정하는 개구부를 형성하는 단계; 상기 개구부를 포함한 절연막 상에 균일한 두께의 하부전극용 물질막과 개구부를 매립시키는 두께의 상변환 물질막을 차례로 형성하는 단계; 상기 절연막이 노출되도록 상변환 물질막과 하부전극용 물질막을 CMP해서 개구부 표면에 실린더 형태의 하부전극을 형성함과 아울러 상기 하부전극에 의해 둘러싸임과 동시에 개구부를 매립하는 형태의 상변환막을 형성하는 단계; 상기 하부전극 및 상변환막을 포함한 절연막 상에 제2층간절연막을 형성하는 단계; 상기 제2층간절연막을 식각하여 상변화막을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀을 매립하도록 제2층간절연막 상에 상부전극용 물질막을 형성하는 단계; 상기 상부전극용 물질막 상에 금속막을 형성하는 단계; 및 상기 금속막을 식각하여 금속배선을 형성함과 아울러 상부전극용 물질막을 식각하여 상부전극을 형성하는 단계;를 포함하는 상변환 기억 소자의 제조방법을 제공한다.
상기한 본 발명에 따른 상변환 기억 소자의 제조방법들에 있어서, 상기 콘택홀은 10∼100㎚의 크기로 형성한다.
아울러, 상기 콘택홀을 형성하는 단계 후, 그리고, 상기 상부전극용 물질막을 형성하는 단계 전, 상기 콘택홀의 측벽 상에 스페이서를 형성하는 단계를 더 포함하며, 이 경우, 상기 콘택홀은 스페이서를 제외한 나머지 부분이 10∼100㎚의 크기를 갖도록 형성한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
먼저, 본 발명의 기술적원리를 설명하면, 본 발명은 상변환막을 하부전극에 의해 둘러싸이는 형태로 형성하며, 이 상변환막 상에 플러그의 형태로 상부전극을 형성하고, 그리고, 플러그 형태의 상부전극 상에 비트라인에 해당하는 금속배선을 형성한다.
이렇게 하면, 하부전극으로부터 상부전극으로의 전류 흐름을 수직방향은 물론 수평방향으로도 일어나도록 할 수 있으면서도 마스크 공정을 수행하지 않아도 되므로 공정 단순화를 이룰 수 있다.
또한, 비트라인과 연결되는 상부전극을 플러그의 형태로 형성하는 바, 상부전극과 비트라인간 전기적 연결을 위한 별도의 콘택플러그를 형성할 필요가 없으며, 따라서, 상변환막을 크게 형성하지 않아도 되므로 칩 크기를 줄일 수 있고, 결국, 상변환 기억 소자의 고집적화를 이룰 수 있다.
자세하게, 도 3a 내지 도 3e는 본 발명에 따른 상변환 기억 소자를 설명하기 위한 평면도로서, 이를 설명하면 다음과 같다.
도 3a를 참조하면, 트랜지스터를 포함한 하부패턴(도시안됨)이 형성된 반도체기판(31)을 마련한 후, 상기 기판(31) 상에 하부패턴을 덮도록 제1층간절연막(32)을 형성한다. 그런다음, 상기 제1층간절연막(32)을 식각하여 트랜지스터의 접합영역을 노출시키는 콘택홀을 형성한 후, 상기 콘택홀 내에 도전막을 매립시켜 트 랜지스터와 전기적으로 연통되는 콘택플러그(33)를 형성한다.
그다음, 상기 콘택플러그(33)를 포함한 제1층간절연막(32) 상에 절연막(34)를 형성한 후, 상기 절연막(34)을 식각하여 상기 콘택플러그(33)를 노출시킴과 아울러 하부전극이 형성될 영역을 한정하는 개구부(35)를 형성한다.
도 3b를 참조하면, 개구부(35)를 포함한 절연막(34) 상에 일정한 두께로 하부전극용 물질막을 증착한 후, 상기 하부전극용 물질막 상에 개구부(35)를 완전 매립할 정도의 두께로 상변환 물질막을 증착한다. 그런다음, 상기 절연막(34)이 노출되도록 상변환 물질막과 하부전극용 물질막을 CMP(Chemical Mechanical Polishing)해서 개구부(35)의 표면에 실린더 형상의 하부전극(36)을 형성함과 아울러 개구부(35)를 매립함과 아울러 상기 하부전극(36)에 의해 둘러싸이는 상변환막(37)을 형성한다.
도 3c를 참조하면, 하부전극(36)과 상변환막(37)을 포함한 절연막(34) 상에 제2층간절연막(38)을 형성한다. 그런다음, 상기 제2층간절연막(38)을 식각하여 상변환막(37)을 노출시키는 콘택홀(39)을 형성한다. 이때, 상기 콘택홀(39)은 100㎚ 이하, 바람직하게, 10 내지 100㎚의 크기를 갖도록 형성한다.
도 3d를 참조하면, 콘택홀(39)을 매립하도록 제2층간절연막(38) 상에 상부전극용 물질막을 증착한다. 그런다음, 상기 제2층간절연막(38)이 노출되도록 상부전극용 물질막을 CMP하여 상기 콘택홀(39) 내에 매립되는 플러그 형태의 상부전극(40)을 형성하고, 이 결과로서, 실린더 형상의 하부전극(36)과 상기 하부전극(36) 내에 매립된 상변환막(37) 및 플러그 형상의 상부전극(40)으로 구성되는 상변환 셀 을 형성한다. 이때, 상기 상부전극(40)은 콘택홀(38)과 동일한 크기, 즉, 100㎚ 이하의 크기, 바람직하게, 10 내지 100㎚의 크기를 갖도록 형성된다.
여기서, 본 발명은 상변환막(37)이 하부전극(36)에 의해 둘러싸이고, 상부전극(40)은 이러한 상변환막(37) 상에 플러그의 형태로 형성되는 바, 상기 하부전극(36)으로부터 상부전극(40)으로의 전류 흐름은 수직방향으로 일어남은 물론 수평방향으로도 일어나며, 따라서, 상기 상변환막의 상변화가 일정하게 일어나도록 할 수 있다. 특히, 본 발명은 하부전극(36)과 상변환막(37)을 비교적 간단한 CMP 공정을 수행하여 형성할 뿐 복잡한 마스크 공정을 수행하지 않고도 형성하기 때문에 공정 단순화를 이룰 수 있다.
도 3e를 참조하면, 상부전극(40)을 포함한 제2층간절연막(38) 상에 금속막을 증착한다. 그런다음, 상기 금속막을 패터닝하여 상부전극(40)과 콘택되는 비트라인에 해당하는 금속배선(41)을 형성한다.
여기서, 본 발명은 상부전극(40)을 플러그의 형태로 형성하고, 상기 비트라인에 해당하는 금속배선(41)을 상기 플러그 형태의 상부전극(40)과 직접 콘택하도록 형성하기 때문에, 종래에서와 같이, 상부전극과 금속배선간 전기적 연결을 위한 별도의 콘택플러그를 형성할 필요는 없으며, 이에 따라, 공정 단순화를 얻을 수 있음은 물론, 콘택 마진을 고려해 상변환막을 크게 형성할 필요가 없으므로 칩 크기를 줄일 수 있고, 결과적으로, 고집적화를 이룰 수 있다.
이후, 도시하지는 않았으나, 공지된 일련의 후속 공정들을 차례로 진행하여 본 발명에 따른 상변환 기억 소자의 제조를 완성한다.
도 4는 본 발명의 다른 실시예에 따른 상변환 기억 소자의 제조방법을 설명하기 위한 단면도로서, 도시된 바와 같이, 이 실시예에서는 상부전극용 콘택홀을 안정적으로 형성하기 위해서, 우선, 소망하는 상부전극의 크기 보다 큰 크기로 콘택홀(39a)을 형성한 후, 절연막 증착 및 이에 대한 전면식각을 행하여 상기 콘택홀(39a)의 측벽에 스페이서(42)을 형성하고, 그리고나서, 콘택홀(39a) 내에 상부전극용 물질막을 매립시켜 소망하는 크기의 상부전극(40a)을 형성한다.
여기서, 상기 콘택홀(39a)은 스페이서를 제외한 나머지 부분의 크기가 소망하는 상부전극(40a)의 크기, 즉, 이전 실시예와 마찬가지로 10∼100㎚의 크기를 갖도록 형성함이 바람직하다.
한편, 그 이외의 나머지 구성요소들은 이전 실시예의 그것들과 동일하다.
도 5는 본 발명의 또 다른 실시예에 따른 상변환 기억 소자의 제조방법을 설명하기 위한 단면도로서, 도시된 바와 같이, 이 실시예에서는 공정 단순화를 이루기 위해 상부전극(40b)을 금속배선(41)과 동시에 형성한다.
자세하게, 이 실시예에서는 제2층간절연막(38)을 식각하여 상부전극이 형성될 콘택홀(39)을 형성한 후, 상기 콘택홀(39)을 포함한 제2층간절연막(38) 상에 상부전극용 물질막과 금속막을 차례로 증착하고, 그런다음, 상기 금속막과 상부전극용 물질막을 식각하여 콘택홀(39) 및 이에 인접한 제2층간절연막 부분 상에 상변환막(37)과 콘택되는 상부전극(40b)과 금속배선(41)을 형성한다.
한편, 그 이외의 나머지 구성요소들은 이전 실시예의 그것들과 동일하다.
도 6은 본 발명의 다른 실시예에 따른 상변환 기억 소자의 제조방법을 설명 하기 위한 단면도로서, 도시된 바와 같이, 이 실시예에서는 상부전극용 콘택홀을 안정적으로 형성하기 소망하는 상부전극의 크기 보다 큰 크기로 콘택홀(39a)을 형성함과 아울러 상기 콘택홀(39a)의 측벽에 스페이서(42)을 형성하고, 또한, 공정 단순화를 이루기 위해 상기 콘택홀(39a)을 포함한 제2층간절연막(38) 상에 상부전극용 물질막과 금속막을 차례로 증착한 후, 이들을 식각하여 상부전극(40c)과 금속배선(41)을 동시에 형성한다. 여기서, 상기 콘택홀(39a)은 앞서와 마찬가지로 스페이서(42)를 제외한 나머지 부분의 크기가 소망하는 상부전극(40a)의 크기에 해당하는 10∼100㎚의 크기를 갖도록 형성함이 바람직하다.
한편, 그 이외의 나머지 구성요소들은 이전 실시예의 그것들과 동일하다.
이상에서와 같이, 본 발명은 상변환막을 하부전극에 의해 둘러싸이는 형태로 형성함과 아울러 플러그의 형태로 상부전극을 형성한 후 상부전극에 직접 콘택되게 금속배선을 형성하기 때문에, 하부전극으로부터 상부전극으로의 전류 흐름을 수직방향은 물론 수평방향으로도 일어나도록 할 수 있으면서도 마스크 공정을 수행하지 않음으로써 공정 단순화를 이룰 수 있고, 아울러, 상부전극과 금속배선(=비트라인)간 전기적 연결을 위한 별도의 콘택플러그를 형성할 필요가 없어서 상변환막을 크게 형성하지 않아도 되는 바, 칩 크기를 줄일 수 있음은 물론 상변환 기억 소자의 고집적화를 이룰 수 있다.
이상, 여기에서는 본 발명을 몇 가지 예를 들어 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자 라면 본 발명의 사상에서 벗어나지 않으면서 많은 수정과 변형을 가할 수 있음을 이해할 것이다.

Claims (16)

  1. 하부패턴이 형성된 반도체기판;
    상기 반도체기판의 전면 상에 하부패턴을 덮도록 형성된 제1층간절연막;
    상기 제1층간절연막 내에 하부패턴과 콘택하도록 형성된 콘택플러그;
    상기 제1층간절연막 상에 형성되며 상기 콘택플러그를 노출시킴과 아울러 하부전극이 형성될 영역을 한정하는 개구부가 구비된 절연막;
    상기 콘택플러그를 포함한 절연막의 개구부 표면 상에 실린더 형태로 형성된 하부전극;
    상기 개구부 내에 하부전극에 의해 둘러싸이도록 형성된 상변환막;
    상기 하부전극 및 상변환막을 포함한 절연막 상에 형성되며 상변화막을 노출시키는 콘택홀을 구비한 제2층간절연막;
    상기 제2층간절연막의 콘택홀 내에 상변환막과 콘택하도록 형성된 플러그 형태의 상부전극; 및
    상기 제2층간절연막 상에 상부전극과 직접 콘택하도록 형성된 금속배선;
    을 포함하는 것을 특징으로 하는 상변환 기억 소자.
  2. 제 1 항에 있어서,
    상기 콘택홀은 10∼100㎚의 크기를 갖도록 형성된 것을 특징으로 하는 상변환 기억 소자.
  3. 제 1 항에 있어서,
    상기 콘택홀의 측벽 상에 형성된 스페이서를 더 포함하는 것을 특징으로 하는 상변환 기억 소자.
  4. 제 3 항에 있어서,
    상기 콘택홀은 스페이서를 제외한 나머지 부분이 10∼100㎚의 크기를 갖도록 형성된 것을 특징으로 하는 상변환 기억 소자.
  5. 하부패턴이 형성된 반도체기판;
    상기 반도체기판의 전면 상에 하부패턴을 덮도록 형성된 제1층간절연막;
    상기 제1층간절연막 내에 하부패턴과 콘택하도록 형성된 콘택플러그;
    상기 제1층간절연막 상에 형성되며 상기 콘택플러그를 노출시킴과 아울러 하부전극이 형성될 영역을 한정하는 개구부가 구비된 절연막;
    상기 콘택플러그를 포함한 절연막의 개구부 표면 상에 실린더 형태로 형성된 하부전극;
    상기 개구부 내에 하부전극에 의해 둘러싸이도록 형성된 상변환막;
    상기 하부전극 및 상변환막을 포함한 절연막 상에 형성되며 상변화막을 노출시키는 콘택홀을 구비한 제2층간절연막;
    상기 콘택홀 및 이에 인접한 제2층간절연막 부분 상에 형성된 상변환막과 콘 택하도록 형성된 상부전극; 및
    상기 상부전극 상에 형성된 금속배선;
    을 포함하는 것을 특징으로 하는 상변환 기억 소자.
  6. 제 5 항에 있어서,
    상기 콘택홀은 10∼100㎚의 크기를 갖도록 형성된 것을 특징으로 하는 상변환 기억 소자.
  7. 제 5 항에 있어서,
    상기 콘택홀의 측벽 상에 형성된 스페이서를 더 포함하는 것을 특징으로 하는 상변환 기억 소자.
  8. 제 7 항에 있어서,
    상기 콘택홀은 스페이서를 제외한 나머지 부분이 10∼100㎚의 크기를 갖도록 형성된 것을 특징으로 하는 상변환 기억 소자.
  9. 하부패턴이 형성된 반도체기판을 제공하는 단계;
    상기 반도체기판의 전면 상에 하부패턴을 덮도록 제1층간절연막을 형성하는 단계;
    상기 제1층간절연막 내에 하부패턴과 콘택하는 콘택플러그를 형성하는 단계;
    상기 콘택플러그를 포함한 제1층간절연막 상에 절연막을 형성하는 단계;
    상기 절연막을 식각하여 콘택플러그를 노출시킴과 아울러 하부전극이 형성될 영역을 한정하는 개구부를 형성하는 단계;
    상기 개구부를 포함한 절연막 상에 균일한 두께의 하부전극용 물질막과 개구부를 매립시키는 두께의 상변환 물질막을 차례로 형성하는 단계;
    상기 절연막이 노출되도록 상변환 물질막과 하부전극용 물질막을 CMP해서 개구부 표면에 실린더 형태의 하부전극을 형성함과 아울러 상기 하부전극에 의해 둘러싸임과 동시에 개구부를 매립하는 형태의 상변환막을 형성하는 단계;
    상기 하부전극 및 상변환막을 포함한 절연막 상에 제2층간절연막을 형성하는 단계;
    상기 제2층간절연막을 식각하여 상변화막을 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀 내에 플러그 형태의 상부전극을 형성하는 단계; 및
    상기 제2층간절연막 상에 상부전극과 직접 콘택하게 금속배선을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 상변환 기억 소자의 제조방법.
  10. 제 9 항에 있어서,
    상기 콘택홀은 10∼100㎚의 크기로 형성하는 것을 특징으로 하는 상변환 기억 소자의 제조방법.
  11. 제 9 항에 있어서,
    상기 콘택홀을 형성하는 단계 후, 그리고, 상기 상부전극을 형성하는 단계 전, 상기 콘택홀의 측벽 상에 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 상변환 기억 소자의 제조방법.
  12. 제 11 항에 있어서,
    상기 콘택홀은 스페이서를 제외한 나머지 부분이 10∼100㎚의 크기를 갖도록 형성하는 것을 특징으로 하는 상변환 기억 소자의 제조방법.
  13. 하부패턴이 형성된 반도체기판을 제공하는 단계;
    상기 반도체기판의 전면 상에 하부패턴을 덮도록 제1층간절연막을 형성하는 단계;
    상기 제1층간절연막 내에 하부패턴과 콘택하는 콘택플러그를 형성하는 단계;
    상기 콘택플러그를 포함한 제1층간절연막 상에 절연막을 형성하는 단계;
    상기 절연막을 식각하여 콘택플러그를 노출시킴과 아울러 하부전극이 형성될 영역을 한정하는 개구부를 형성하는 단계;
    상기 개구부를 포함한 절연막 상에 균일한 두께의 하부전극용 물질막과 개구부를 매립시키는 두께의 상변환 물질막을 차례로 형성하는 단계;
    상기 절연막이 노출되도록 상변환 물질막과 하부전극용 물질막을 CMP해서 개 구부 표면에 실린더 형태의 하부전극을 형성함과 아울러 상기 하부전극에 의해 둘러싸임과 동시에 개구부를 매립하는 형태의 상변환막을 형성하는 단계;
    상기 하부전극 및 상변환막을 포함한 절연막 상에 제2층간절연막을 형성하는 단계;
    상기 제2층간절연막을 식각하여 상변화막을 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀을 매립하도록 제2층간절연막 상에 상부전극용 물질막을 형성하는 단계;
    상기 상부전극용 물질막 상에 금속막을 형성하는 단계; 및
    상기 금속막을 식각하여 금속배선을 형성함과 아울러 상부전극용 물질막을 식각하여 상부전극을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 상변환 기억 소자의 제조방법.
  14. 제 13 항에 있어서,
    상기 콘택홀은 10∼100㎚의 크기로 형성하는 것을 특징으로 하는 상변환 기억 소자의 제조방법.
  15. 제 13 항에 있어서,
    상기 콘택홀을 형성하는 단계 후, 그리고, 상기 상부전극용 물질막을 형성하는 단계 전, 상기 콘택홀의 측벽 상에 스페이서를 형성하는 단계를 더 포함하는 것 을 특징으로 하는 상변환 기억 소자의 제조방법.
  16. 제 15 항에 있어서,
    상기 콘택홀은 스페이서를 제외한 나머지 부분이 10∼100㎚의 크기를 갖도록 형성하는 것을 특징으로 하는 상변환 기억 소자의 제조방법.
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