JP2006344948A - 相変化記憶素子及びその製造方法 - Google Patents

Abstract

【課題】セル大きさの増大を防止できる相変化記憶素子及びその製造方法を提供すること。
【解決手段】相変化記憶素子は、相変化セル領域２５及び電圧印加領域２４を有する半導体基板２１と、半導体基板２１上に形成された第１酸化膜２６、窒化膜２７及び第２酸化膜２８と、第１酸化膜２６、窒化膜２７及び第２酸化膜２８に隣接して相変化セル領域に形成された第１プラグ３２と、第１酸化膜２６及び窒化膜２７に隣接して電圧印加領域に形成された第２プラグ３３と、第２プラグ３３上に形成された導電ライン３４と、第１プラグ３２、導電ライン３４及び第２酸化膜２８上に形成された第３酸化膜３５と、第３酸化膜３５に隣接し、第１プラグ３２と直接コンタクトするように第１プラグ３２の上に形成されたプラグ形状の下部電極３７と、下部電極３７上にパターン形状で形成された相変化膜３８及び上部電極３９とを備える。
【選択図】 図２Ｇ

Description

本発明は、相変化記憶素子及びその製造方法に関し、より詳しくは、セルの大きさの増大を防止することができる相変化記憶素子及びその製造方法に関する。

一般に、記憶素子は、電源が遮断されると記録された情報を失う揮発性のＲＡＭ（Random Access Memory）と、電源が遮断されても記録された情報の格納状態を引続き維持する不揮発性のＲＯＭ（Read Only Memory）とに大別される。揮発性のＲＡＭとしては、ＤＲＡＭ及びＳＲＡＭが挙げられ、不揮発性のＲＯＭとしては、ＥＥＰＲＯＭ（Electrically Erasable and Programmable ROM）などのフラッシュメモリ（Flash Memory）が挙げられる。

ところが、ＤＲＡＭはよく知られているように、非常に優れた記憶素子であるにも拘わらず、高い電荷格納能力が要求され、このために、電極表面積を増大させなければならないので高集積化が困難である。

また、フラッシュメモリは２つのゲートが積層された構造を有することと関連して電源電圧に比べて高い動作電圧が要求され、これによって、書込及び消去動作に必要な電圧を生成するための昇圧回路を必要とするので高集積化が困難である。

近年、不揮発性記憶素子の特性を有したまま高集積化を実現することができ、且つ、構造が単純な新たな記憶素子を開発するために多くの研究が進行しており、その一例として、相変化記憶素子（Phase Change memory device）が提案された。

相変化記憶素子は、下部電極と上部電極との間の電流によって、これらの電極間に介装された相変化膜が結晶状態から非晶質状態に相変化することによる結晶質と非晶質との電気抵抗値の差を用いてセルに格納された情報を判別する。

相変化記憶素子では相変化膜としてカルコゲナイド（Chalcogenide）膜を用いるが、このカルコゲナイド膜は、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）及びテルル（Ｔｅ）からなる化合物の膜であって、印加された電流による発熱、即ちジュール熱（Joule Heat）により相変化、即ち非晶質（Amorphous）状態と結晶質（Crystalline）状態との間の変化が起こる。この際、非晶質状態にある相変化膜の比抵抗が結晶質状態にある相変化膜の比抵抗よりも高いことから、相変化記憶素子では、書込及び読取モードで相変化膜を流れる電流を感知して、相変化記憶素子のセル（以下、相変化セルとも記す）に格納された情報が論理“１”であるか、または、論理“０”であるかを判別する。

図１は、従来の相変化記憶素子を示す断面図であって、これについて説明すれば次の通りである。

図示されたように、素子分離膜２により画定された半導体基板１のアクティブ領域上にゲート３が形成されており、ゲート３の両側の基板表面下にはソース領域４及びドレイン領域５が形成されている。

ゲート３を覆うように基板１の全面に層間絶縁膜である第１酸化膜６が形成されており、第１酸化膜６の、相変化セルが接続されるドレイン領域５と電圧が印加されるソース領域４との上の部分に各々第１タングステンプラグ７と第２タングステンプラグ８とが形成されている。

第１及び第２タングステンプラグ７、８並びに第１酸化膜６上に第２酸化膜９が形成されており、詳細に図示してはいないが、ダマシン（damascene）法により相変化セルが形成される領域には第１タングステンプラグ７とコンタクトするようにドット（dot）型の金属パッド１０が形成されており、併せて、電圧が印加される領域には第２タングステンプラグ８とコンタクトするようにバー（bar）形状の導電ライン１１が形成されている。

金属パッド１０、導電ライン１１及び第２酸化膜９上には第３酸化膜１２が形成されており、第３酸化膜の、相変化セルが形成される領域部分には金属パッド１０とコンタクトするようにプラグ形状の下部電極１３が形成されている。

下部電極１３とコンタクトするように第３酸化膜１２上にパターン化された相変化膜１４と上部電極１５とが積層されており、これらによって、即ち、プラグ形状の下部電極１３とその上に積層された相変化膜１４及び上部電極１５とによって相変化セルが構成されている。

そして、相変化セルを覆うように第３酸化膜１２上に第４酸化膜１６が形成されており、さらに、第４酸化膜１６上には上部電極１５とコンタクトする金属配線１７が形成されている。

前述のように、従来の相変化記憶素子では、相変化セルが形成されるドレイン領域５の上と電圧が印加されるソース領域８の上との各々の第２酸化膜部分に金属パッド及び導電ラインを同時に形成しなければならないが、このように同一層に金属パッドと導電ラインとを同時に形成する場合、それらの間に間隔を確保しなければならないので、必然的にセルの大きさが大きくなるという問題がある。

本発明は、このような従来技術の問題を解決するために案出されたものであって、その目的は、セルの大きさの増大を防止することができる相変化記憶素子及びその製造方法を提供することにある。

上記した目的を達成するために、本発明は、相変化セル領域及び電圧印加領域を有する半導体基板と、前記半導体基板上に順に形成された第１酸化膜、窒化膜及び第２酸化膜と、前記第１酸化膜、前記窒化膜及び前記第２酸化膜に隣接し、前記第１酸化膜、前記窒化膜及び前記第２酸化膜の合計の厚さに相当する高さで前記相変化セル領域の上に形成された第１プラグと、前記第１酸化膜及び前記窒化膜に隣接し、前記第１酸化膜及び前記窒化膜の合計の厚さに相当する高さで前記電圧印加領域の上に形成された第２プラグと、前記第２酸化膜に隣接し、前記第２酸化膜の厚さに相当する高さで前記第２プラグ上に形成された導電ラインと、前記第１プラグ、導電ライン及び前記第２酸化膜の上に形成された第３酸化膜と、前記第３酸化膜に隣接し、前記第１プラグと直接コンタクトするように前記第１プラグの上に、前記第３酸化膜の厚さに相当する高さで形成されたプラグ形状の下部電極と、前記下部電極上にパターン形状で順に形成された相変化膜及び上部電極と、を備える相変化記憶素子を提供する。

ここで、前記相変化セル領域はトランジスタのドレイン領域であり、前記電圧印加領域はトランジスタのソース領域であることができる。

前記第１及び第２プラグと導電ラインとはタングステンから形成され得る。

前記下部電極は、ＴｉＮ、ＴｉＷ、Ａｌ、Ｃｕ及びＷＳｉからなる群の中から選択されるいずれか一つの物質から形成され得る。

前記相変化膜は、Ｇｅ−Ｓｂ−Ｔｅと、Ｇｅ−Ｂｉ−Ｔｅと、Ａｇ、Ｉｎ及びＢｉのうちの少なくとも一つの物質がドーピングされたＳｂ−Ｔｅと、Ａｇ、Ｉｎ及びＳｎのうちの少なくとも一つの物質がドーピングされたＢｉ−Ｔｅとからなる群の中から選択されるいずれか一つの物質から形成され得る。

前記上部電極は、Ａｌ、Ｔｉ、Ｔａ、ＴａＳｉＮ、ＴａＮ、Ｒｕ、ＴｉＮ、ＴｉＷ及びＴｉＡｌＮからなる群の中から選択されるいずれか一つの物質から形成され得る。

また、本発明は、アクティブ領域を画定する素子分離膜が形成され、前記アクティブ領域上にゲートが形成され、前記ゲートの両側の表面内にソース領域及びドレイン領域が形成された半導体基板を提供するステップと、前記半導体基板の全面に第１酸化膜、窒化膜及び第２酸化膜を順に形成するステップと、前記窒化膜をエッチング停止膜に利用して前記第２酸化膜をエッチングし、前記ソース領域の上の第２酸化膜の部分にバー形状のトレンチを形成するステップと、前記第１酸化膜、前記窒化膜及び前記第２酸化膜をエッチングし、ドレイン領域を露出させる第１コンタクトホールを形成すると共に、前記トレンチの底面で前記ソース領域を露出させる第２コンタクトホールを形成するステップと、前記第１及び第２コンタクトホール、並びにトレンチ内に導電材料を埋め込み、前記第１コンタクトホール内に前記ドレイン領域とコンタクトする第１プラグを形成し、前記第２コンタクトホール内に前記ソース領域とコンタクトする第２プラグを形成し、且つ前記トレンチ内に導電ラインを形成するステップと、前記第１プラグ、前記導電ライン及び前記第２酸化膜上に第３酸化膜を形成するステップと、前記ドレイン領域の上の第３酸化膜の部分に、前記第１プラグと直接コンタクトするプラグ形状の下部電極を形成するステップと、前記下部電極及びこれに隣接した前記第３酸化膜の上にパターン形状で相変化膜及び上部電極を順に形成するステップと、を含む相変化記憶素子の製造方法を提供する。

本発明によれば、プラグ形状の下部電極を、ドレイン領域とコンタクトしたタングステンプラグと直接コンタクトさせることによって金属パッドを形成する工程を省略し、このことによって、金属パッドと電圧が印加されるソース領域上の導電ラインとの間の間隔を確保する必要がなく、従って、金属パッドと導電ラインとの間の間隔を確保するためのセル大きさの増大を効果的に防止することができる。

また、本発明によれば、プラグ形状の下部電極が形成される第３酸化膜の厚さを均一に形成することができるので、下部電極用コンタクトホール形成時のＥ−ビーム工程が容易になる。特に、工程の安定化によって、プラグ形状の下部電極を半導体基板の全領域に亘って均一な大きさにすることができるので、下部電極と相変化膜との間の接触面積の大きさを半導体基板の全領域に亘って均一にすることができ、従って、相変化膜の相変化に必要な書込電流値を低くすることができる。

以下、添付の図面を参照して本発明の好ましい実施形態を詳細に説明する。

図２Ａ〜図２Ｇは、本発明に係る相変化記憶素子の製造方法を説明するための各工程の断面図であり、工程が進行する順に示されている。

図２Ａを参照すれば、ＳＴＩ（Shallow Trench Isolation）工程によって半導体基板２１内に素子分離膜２２を形成してアクティブ領域を画定する。次に、素子分離膜２２により画定された半導体基板２１のアクティブ領域上に公知の工程によってゲート２３を形成した後、不純物の高濃度イオン注入によってゲート２３の両側の基板表面下にソース領域２４及びドレイン領域２５を形成し、トランジスタを形成する。

次に、形成されたトランジスタを覆うように基板の全面に層間絶縁膜として第１酸化膜２６を形成した後、エッチバックまたはＣＭＰ（Chemical Mechanical Polishing）によりその表面を平坦化する。次に、表面が平坦化された第１酸化膜２６上にエッチング停止膜として窒化膜２７を蒸着した後、窒化膜２７の上に第２酸化膜２８を形成する。

図２Ｂを参照すれば、窒化膜２７をエッチング停止膜に利用して第２酸化膜２８の一部分を選択的にエッチングし、これによって、電圧が印加されるソース領域２４の上に導電ラインが形成される領域としてバー（Bar）形状のトレンチ２９を形成する。

ここで、本発明では、従来技術と異なり、導電ラインが形成されるバー形状のトレンチ２９を形成するだけであり、相変化セルとコンタクトするドレイン領域２５の上に金属パッドを形成するためのドット形状のホールを形成しないので、金属パッドと導電ラインとの間の間隔を確保する必要がない。したがって、後述するように、本発明は、金属パッドと導電ラインとの間の間隔を確保するためのセルの大きさの増大を防止することができる。

図２Ｃを参照すれば、第２酸化膜２８上にソース領域２４及びドレイン領域２５を露出させるためのマスクパターン（図示せず）を形成した状態で、このマスクパターンを利用して、まず窒化膜をエッチングした後、引き続き、第２酸化膜２８と第１酸化膜２６とをエッチングして、相変化セル領域であるドレイン領域２５を露出させる第１コンタクトホール３０と電圧印加領域あるソース領域２４を露出させる第２コンタクトホール３１とを各々形成する。

図２Ｄを参照すれば、第１コンタクトホール３０及び第２コンタクトホール３１を含めてトレンチ２９を完全に埋め込むように第２酸化膜２８上にプラグ用導電材料の膜、例えば、タングステン膜を蒸着した後、これをエッチバックまたはＣＭＰして第１コンタクトホール３０内にドレイン領域２５とコンタクトする第１タングステンプラグ３２を形成すると共に、第２コンタクトホール３１内に第２タングステンプラグ３３を形成し、さらにこれと同時にトレンチ２９内に導電ライン３４を形成する。

ここで、本発明は、ドレイン領域２４の上への金属パッドの形成を省略することによって、金属パッドと導電ラインと間の間隔を確保するためにセルの大きさの増大を防止できることは勿論、導電ライン３４とタングステンプラグ３２、３３とを同時に形成するので、タングステンプラグと導電ラインとを各々形成する従来技術と比較して製造工程を単純化することができる。

図２Ｅを参照すれば、第１タングステンプラグ３２、導電ライン３４及び第２酸化膜２８上に第３酸化膜３５を形成する。次に、第３酸化膜３５をエッチングして相変化セルが形成される領域の第１タングステンプラグ３２を露出する微細な大きさの下部電極用第３コンタクトホール３６を形成する。

ここで、第３酸化膜３５は、概して平坦な下地層、即ち、第１タングステンプラグ３２、導電ライン３４及び第２酸化膜２８上に形成されているので、形成された厚さが比較的均一であり、したがって、下部電極用の第３コンタクトホール３６形成時のＥ−ビーム工程を安定的に遂行することができる。

図２Ｆを参照すれば、第３コンタクトホール３６を埋め込むように第３酸化膜３５上に下部電極物質膜、例えば、ＴｉＮ、ＴｉＷ、Ａｌ、Ｃｕ及びＷＳｉからなる群の中から選択されるいずれか一つの物質を蒸着した後、これをエッチバックし、第３コンタクトホール３６内に金属パッドを介在させずに第１タングステンプラグ３２と直接コンタクトするプラグ形状の下部電極３７を形成する。

図２Ｇを参照すれば、下部電極３７を含めて第３酸化膜３５上にＣＶＤ（Chemical Vapor Deposition）またはＡＬＤ（Atomic Layer Deposition）によって相変化物質膜を蒸着する。相変化物質膜としては、例えば、Ｇｅ−Ｓｂ−ＴｅまたはＧｅ−Ｂｉ−Ｔｅを使用する。また、相変化物質膜として、Ａｇ、Ｉｎ及びＢｉからなる群の中から選択される物質のうちの少なくとも一つの物質がドーピングされたＳｂ−Ｔｅ、あるいは、Ａｇ、Ｉｎ及びＳｎからなる群の中から選択される物質のうちの少なくとも一つの物質がドーピングされたＢｉ−Ｔｅを使用してもよい。次に、相変化物質膜上に、Ａｌ、Ｔｉ、Ｔａ、ＴａＳｉＮ、ＴａＮ、Ｒｕ、ＴｉＷ、ＴｉＮ及びＴｉＡｌＮからなる群の中から選択される物資からなる上部電極物質膜を蒸着する。

次に、上部電極物質膜及びその下の相変化物質膜をエッチングして上部電極３９及び相変化膜３８を形成し、これによって、プラグ形状の下部電極３７とその上に順に積層されたパターン形状の相変化膜３８及び上部電極３９とからなる相変化セルを形成する。

以後、図示してはいないが、金属配線工程を含めた公知の一連の後続工程を順に遂行して本発明に係る相変化記憶素子の製造を完了する。

以上、本発明の実施の形態について説明したが、本発明は上記した実施の形態に限定されず、本発明が属する技術分野で通常の知識を有する者であれば、本発明の技術的思想から逸脱しない範囲で種々の修正、変形を加えて実施することができることを理解できるはずである。

従来の相変化記憶素子を示す断面図である。 本発明の実施の形態に係る相変化記憶素子の製造方法を説明するための各工程における断面図である。 本発明の実施の形態に係る相変化記憶素子の製造方法を説明するための各工程における断面図である。 本発明の実施の形態に係る相変化記憶素子の製造方法を説明するための各工程における断面図である。 本発明の実施の形態に係る相変化記憶素子の製造方法を説明するための各工程における断面図である。 本発明の実施の形態に係る相変化記憶素子の製造方法を説明するための各工程における断面図である。 本発明の実施の形態に係る相変化記憶素子の製造方法を説明するための各工程における断面図である。 本発明の実施の形態に係る相変化記憶素子の製造方法を説明するための各工程における断面図である。

符号の説明

２１ 半導体基板
２２ 素子分離膜
２３ ゲート
２４ ソース領域
２５ ドレイン領域
２６ 第１酸化膜
２７ 窒化膜
２８ 第２酸化膜
２９ トレンチ
３０ 第１コンタクトホール
３１ 第２コンタクトホール
３２ 第１タングステンプラグ
３３ 第２タングステンプラグ
３４ 導電ライン
３５ 第３酸化膜
３６ 第３コンタクトホール
３７ 下部電極
３８ 相変化膜
３９ 上部電極

Claims (11)

1. 相変化セル領域及び電圧印加領域を有する半導体基板と、
   前記半導体基板上に順に形成された第１酸化膜、窒化膜及び第２酸化膜と、
   前記第１酸化膜、前記窒化膜及び前記第２酸化膜に隣接し、前記第１酸化膜、前記窒化膜及び前記第２酸化膜の合計の厚さに相当する高さで前記相変化セル領域の上に形成された第１プラグと、
   前記第１酸化膜及び前記窒化膜に隣接し、前記第１酸化膜及び前記窒化膜の合計の厚さに相当する高さで前記電圧印加領域の上に形成された第２プラグと、
   前記第２酸化膜に隣接し、前記第２酸化膜の厚さに相当する高さで前記第２プラグ上に形成された導電ラインと、
   前記第１プラグ、前記導電ライン及び前記第２酸化膜の上に形成された第３酸化膜と、
   前記第３酸化膜に隣接し、前記第１プラグと直接コンタクトするように前記第１プラグの上に、前記第３酸化膜の厚さに相当する高さで形成されたプラグ形状の下部電極と、
   前記下部電極上にパターン形状で順に形成された相変化膜及び上部電極と、
   を備えることを特徴とする相変化記憶素子。
2. 前記相変化セル領域がトランジスタのドレイン領域であり、
   前記電圧印加領域がトランジスタのソース領域であることを特徴とする請求項１に記載の相変化記憶素子。
3. 前記第１及び第２プラグと導電ラインとがタングステンからなることを特徴とする請求項１に記載の相変化記憶素子。
4. 前記下部電極が、ＴｉＮ、ＴｉＷ、Ａｌ、Ｃｕ及びＷＳｉからなる群の中から選択されるいずれか一つの物質からなることを特徴とする請求項１に記載の相変化記憶素子。
5. 前記相変化膜が、Ｇｅ−Ｓｂ−Ｔｅと、Ｇｅ−Ｂｉ−Ｔｅと、Ａｇ、Ｉｎ及びＢｉのうちの少なくとも一つの物質がドーピングされたＳｂ−Ｔｅと、Ａｇ、Ｉｎ及びＳｎのうちの少なくとも一つの物質がドーピングされたＢｉ−Ｔｅとからなる群の中から選択されるいずれか一つの物質からなることを特徴とする請求項１に記載の相変化記憶素子。
6. 前記上部電極が、Ａｌ、Ｔｉ、Ｔａ、ＴａＳｉＮ、ＴａＮ、Ｒｕ、ＴｉＮ、ＴｉＷ及びＴｉＡｌＮからなる群の中から選択されるいずれか一つの物質からなることを特徴とする請求項１に記載の相変化記憶素子。
7. アクティブ領域を画定する素子分離膜が形成され、前記アクティブ領域上にゲートが形成され、前記ゲートの両側の表面下にソース領域及びドレイン領域が形成された半導体基板を提供するステップと、
   前記半導体基板の全面に第１酸化膜、窒化膜及び第２酸化膜を順に形成するステップと、
   前記窒化膜をエッチング停止膜に利用して前記第２酸化膜をエッチングし、前記ソース領域の上の第２酸化膜の部分にバー形状のトレンチを形成するステップと、
   前記第１酸化膜、前記窒化膜及び前記第２酸化膜をエッチングし、前記ドレイン領域を露出させる第１コンタクトホールを形成すると共に、前記トレンチの底面で前記ソース領域を露出させる第２コンタクトホールを形成するステップと、
   前記第１及び第２コンタクトホール、並びにトレンチ内に導電材料を埋め込み、前記第１コンタクトホール内に前記ドレイン領域とコンタクトする第１プラグを形成し、前記第２コンタクトホール内に前記ソース領域とコンタクトする第２プラグを形成し、且つ前記トレンチ内に導電ラインを形成するステップと、
   前記第１プラグ、前記導電ライン及び前記第２酸化膜上に第３酸化膜を形成するステップと、
   前記ドレイン領域の上の第３酸化膜の部分に、前記第１プラグと直接コンタクトするプラグ形状の下部電極を形成するステップと、
   前記下部電極及びこれに隣接した前記第３酸化膜の上にパターン形状で相変化膜及び上部電極を順に形成するステップと、
   を含むことを特徴とする相変化記憶素子の製造方法。
8. 前記第１及び第２プラグ及び導電ラインをタングステンで形成することを特徴とする請求項７に記載の相変化記憶素子の製造方法。
9. 前記下部電極を、ＴｉＮ、ＴｉＷ、Ａｌ、Ｃｕ及びＷＳｉからなる群の中から選択されるいずれか一つの物質で形成することを特徴とする請求項７に記載の相変化記憶素子の製造方法。
10. 前記相変化膜を、Ｇｅ−Ｓｂ−Ｔｅと、Ｇｅ−Ｂｉ−Ｔｅと、Ａｇ、Ｉｎ及びＢｉのうちの少なくとも一つの物質がドーピングされたＳｂ−Ｔｅと、Ａｇ、Ｉｎ及びＳｎのうちの少なくとも一つの物質がドーピングされたＢｉ−Ｔｅとからなる群の中から選択されるいずれか一つの物質で形成することを特徴とする請求項７に記載の相変化記憶素子の製造方法。
11. 前記上部電極を、Ａｌ、Ｔｉ、Ｔａ、ＴａＳｉＮ、ＴａＮ、Ｒｕ、ＴｉＮ、ＴｉＷ及びＴｉＡｌＮからなる群の中から選択されるいずれか一つの物質で形成することを特徴とする請求項７に記載の相変化記憶素子の製造方法。

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