KR100876767B1 - 상 변화 메모리 장치의 형성 방법 - Google Patents
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Abstract
본 발명은 상 변화 메모리 장치의 형성 방법에 관한 것으로, 상 변화 저항 소자의 하부전극을 대시(Dash) 타입으로 형성하여 하부전극 면적을 감소시킬 수 있는 기술을 개시한다. 이를 위해, 본 발명은 스위칭 소자를 포함하는 제 1 절연층을 형성하는 단계와, 제 1 절연층 상부에 히터를 포함하는 제 2 절연층을 형성하는 단계와, 제 2 절연층 상부에 제 3 절연층을 형성하는 단계와, 제 3 절연층을 식각하여 히터를 노출시키는 트렌치를 형성하는 단계와, 히터 상부의 트렌치 측벽에 하부전극을 형성하는 단계와, 하부전극 상부 및 트렌치 저부에 버퍼층을 형성하는 단계와, 버퍼층 상부에 히트 싱크(Heat sink)층을 형성하는 단계와, 구조물 상부에 하부전극과 접속되는 위상 변화층 및 상부전극을 형성하는 단계를 포함한다.
상 변화 저항 소자, 히트 싱크(Heat sink)
Description
본 발명은 상 변화 메모리 장치의 형성 방법에 관한 것으로, 특히 상 변화 저항 소자의 하부전극을 대시(Dash) 타입으로 형성하여 하부전극 면적을 감소시킬 수 있는 기술이다.
일반적으로 마그네틱 메모리(Magnetic memory) 및 위상 변화 메모리(PCM; Phase Change Memory) 등의 불휘발성 메모리는 휘발성 램(RAM;Random Access Memory) 정도의 데이터 처리 속도를 갖고, 전원의 오프시에도 데이타가 보존되는 특성을 갖는다.
도 1a 및 도 1b는 종래의 상 변화 저항(PCR : Phase Change Resistor) 소자를 설명하기 위한 도면이다.
상 변화 저항 소자(4)는 상부 전극(1)과 하부 전극(3) 사이에 위상 변화층(PCM: Phase Change Material; 2)을 삽입하여 전압과 전류를 인가하면, 위상 변화층(2)에 고온이 유기되어 저항의 변화에 따른 전기 전도 상태가 변하게 된다.
여기서, 위상 변화층(2)의 재료로는 AglnSbTe가 주로 사용된다. 그리고, 위 상 변화층(2)의 재료로 칼코겐(chalcogen) 원소(S, Se, Te)를 주성분으로 하는 화합물(Chalcogenide)을 이용할 수도 있는데, 구체적으로 Ge-Sb-Te로 이루어진 게르마늄 안티몬 텔루르 합금물질(Ge2Sb2Te5)을 이용한다.
도 2a 및 도 2b는 종래의 상 변화 저항 소자의 원리를 설명하기 위한 도면이다.
도 2a에서와 같이, 상 변화 저항 소자(4)에 임계값 이하의 저전류가 흐르면 위상 변화층(2)이 결정화가 되기에 적당한 온도가 된다. 이에 따라, 위상 변화층(2)이 결정 상태(Crystalline Phase)가 되어 저저항 상태의 물질이 된다.
반면에, 도 2b에서와 같이 상 변화 저항 소자(4)에 임계값 이상의 고전류가 흐르면 위상 변화층(2)이 녹는점(Melting Point) 이상의 온도가 된다. 이에 따라, 위상 변화층(2)이 비결정 상태(Amorphous Phase)가 되어 고저항 상태의 물질이 된다.
이와 같이 상 변화 저항 소자(4)는 두 저항의 상태에 대응하는 데이터를 불휘발성으로 저장할 수 있게 된다. 즉, 상 변화 저항 소자(4)가 저저항 상태일 경우를 데이터 "1" 이라 하고, 고저항 상태일 경우를 데이터 "0"이라 하면 두 데이터의 로직 상태를 저장할 수 있다.
도 3은 종래의 상 변화 저항 셀의 라이트 동작을 설명하기 위한 도면이다.
상 변화 저항 소자(4)의 상부 전극(1)과 하부 전극(3) 사이에 일정 시간 동안 전류를 흘리게 되면 고열이 발생하게 된다. 이에 따라, 상부 전극(1)과 하부 전극(3)에 가해 준 온도 상태에 의해 위상 변화층(2)의 상태가 결정상과 비결정상으 로 변하게 된다.
이때, 일정 시간 동안 저 전류를 흘리게 되면 저온 가열 상태에 의해 결정상이 형성되어 저 저항 소자인 상 변화 소자(4)가 세트(SET) 상태가 된다. 반대로, 일정 시간 동안 고 전류를 흘리게 되면 고온 가열 상태에 의해 비결정상이 형성되어 고 저항 소자인 상 변화 저항 소자(4)가 리셋(RESET) 상태가 된다. 따라서, 이 두 개의 상(Phase) 차이가 전기적인 저항 변화로 표현되어 나타나게 된다.
이에 따라, 라이트 동작 모드시 세트(SET) 상태를 라이트 하기 위해 상 변화 저항 소자(4)에 낮은 전압을 긴 시간 동안 인가하게 된다. 반면에, 라이트 동작 모드시 리셋(RESET) 상태를 라이트 하기 위해 상 변화 저항 소자(4)에 높은 전압을 짧은 시간 동안 인가하게 된다.
그런데, 종래의 상 변화 메모리 장치는 상 변화 저항 소자의 하부전극의 사이즈가 크기 때문에, 라이트 동작 모드시 구동 전류를 많이 인가해야 하는 문제점이 있다. 또한, 하부전극에서 발생한 열에 의해 위상 변화층의 상태가 바뀌어 페일(fail)이 발생하는 문제점이 있다.
본 발명은 다음과 같은 목적이 있다.
첫째, 상 변화 저항 소자의 하부전극을 대시(Dash) 타입으로 형성하여 하부전극 면적을 감소시킬 수 있는데 그 목적이 있다.
둘째, 상 변화 저항 소자의 하부전극 면적을 감소시켜 라이트 동작 모드시 셀에 흐르는 동작 전류를 감소시킬 수 있는데 그 목적이 있다.
셋째, 상 변화 저항 소자의 하부전극 사이에 히트 싱크(Heat sink)를 형성하여 하부전극에서 발생한 열을 방출시킬 수 있는데 그 목적이 있다.
본 발명에 따른 상 변화 메모리 장치의 형성 방법은, 스위칭 소자를 포함하는 제 1 절연층을 형성하는 단계; 제 1 절연층 상부에 히터를 포함하는 제 2 절연층을 형성하는 단계; 제 2 절연층 상부에 제 3 절연층을 형성하는 단계; 제 3 절연층을 식각하여 히터를 노출시키는 트렌치를 형성하는 단계; 히터 상부의 트렌치 측벽에 하부전극을 형성하는 단계; 하부전극 상부 및 트렌치 저부에 버퍼층을 형성하는 단계; 버퍼층 상부에 히트 싱크(Heat sink)층을 형성하는 단계; 및 구조물 상부에 하부전극과 접속되는 위상 변화층 및 상부전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명은 다음과 같은 효과를 제공한다.
첫째, 상 변화 저항 소자의 하부전극을 대시(Dash) 타입으로 형성하여 하부전극 면적을 감소시킬 수 있는 효과를 제공한다.
둘째, 상 변화 저항 소자의 하부전극 면적을 감소시켜 라이트 동작 모드시 셀에 흐르는 동작 전류를 감소시킬 수 있는 효과를 제공한다.
셋째, 상 변화 저항 소자의 하부전극 사이에 히트 싱크(Heat sink)를 형성하여 하부전극에서 발생한 열을 방출시킬 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 4는 본 발명에 따른 상 변화 메모리 장치의 셀 어레이에 관한 구성도이다.
본 발명의 셀 어레이는 복수개의 비트라인 BL0~BL3이 컬럼 방향으로 배치되고, 복수개의 워드라인 WL0~WL3이 로오 방향으로 배치된다. 그리고, 셀 어레이는 복수개의 비트라인 BL0~BL3과 복수개의 워드라인 WL0~WL3이 서로 교차하는 영역에 배치된 단위 상 변화 저항 셀 C을 포함한다. 여기서, 단위 상 변화 저항 셀 C은 상 변화 저항 소자 PCR와 PN 다이오드 D를 포함한다.
상 변환 저항 소자 PCR의 일측은 워드라인 WL에 연결되며, 타측은 PN 다이오드의 N형 영역에 연결된다. PN 다이오드 D의 P형 영역은 비트라인 BL에 연결되고, N형 영역은 워드라인 WL에 연결된다. 각각의 비트라인 BL에 흐르는 세트 전류 Iset, 리셋 전류 Ireset에 따라 상 변화 저항 소자 PCR의 상(Phase)이 변화되어 데이터를 라이트 하게 된다.
센스앰프 S/A는 비트라인 BL을 통해 인가되는 셀 데이터를 감지하고 기준전압 ref과 비교하여 세트 데이터와 리셋 데이터를 구별한다. 기준전압 ref 인가단에는 레퍼런스 전류 Iref가 흐르게 된다. 그리고, 라이트 구동부 W/D는 단위 상 변화 저항 셀 C에 데이터를 라이트 할 때, 비트라인 BL에 데이터의 상태에 대응하는 라이트 전압을 공급한다.
도 5 내지 도 17은 본 발명에 따른 상 변화 메모리 장치의 형성 방법을 도시한 도면이다. 여기서, (a)는 평면도이고, 도 5 내지 도 16의 (b)는 (a)의 A-A' 절단면을 따라 도시한 단면도이며, 도 17의 (b)는 (a)의 B-B' 절단면을 따라 도시한 단면도이다.
먼저, 도 5에 도시된 바와 같이, 워드라인(10)이 형성된 반도체 기판 상부에 절연층(12)을 형성한다. 그 다음, 절연층(12)을 식각하여 복수개의 콘택홀(미도시)을 일정간격 이격되도록 형성한다.
그리고, 복수개의 콘택홀에 N형 폴리실리콘막과 P형 폴리실리콘막을 매립하여 N형 영역(14a) 및 P형 영역(14b)으로 구성되는 복수개의 PN 다이오드(14)를 형성한다. 여기서, 본 발명의 실시예에서는 스위칭 소자를 PN 다이오드를 형성하는 것을 예를 들어 설명하였으나, 이에 한정하지 않고 바이폴라 트랜지스터, MOS 트랜지스터 중 선택된 어느 하나로 형성할 수 있다.
그 다음, 전체 표면 상부에 절연층(16)을 형성한다. 그리고, 절연층(16)을 식각하여 각 PN 다이오드(14)를 노출시키는 복수개의 콘택홀을 형성한다. 그 다음, 복수개의 콘택홀에 히터용 도전막을 매립하여 각 PN 다이오드(14)와 접속되는 복수개의 히터(Heater;18)를 형성한다. 여기서, 히터(18)는 워드라인(10)과 후술하는 비트라인(40)이 교차하는 영역마다 하나씩 형성되는 것이 바람직하다.
도 6에 도시된 바와 같이, 전체 표면 상부에 절연층(20)을 형성한다. 그리고, 절연층(20)을 식각하여 인접한 히터(18) 일부 및 그 사이의 절연층(16)을 노출시키는 트렌치(22)를 형성한다.
도 7에 도시된 바와 같이, 트렌치(22)를 포함한 절연층(20) 상부에 하부전극용 도전막(24)을 형성한다. 그 다음, 도 8에 도시된 바와 같이, 절연층(20) 상부 및 트렌치(22) 저부의 하부전극용 도전막(24)을 식각하여 트렌치(22) 측벽에 하부전극용 도전막 패턴(24a)을 형성한다.
도 9에 도시된 바와 같이, 히터(18) 사이의 하부전극용 도전막 패턴(24a)을 식각하여 하부전극(24b)을 형성한다. 즉, 하부전극(24b)은 히터(18) 상부에 수직한 직선 형태의 대시(Dash) 타입으로 형성된다. 이러한 하부전극(24b)은 히터(18)를 통해 각 PN 다이오드(14)와 접속된다.
도 10에 도시된 바와 같이, 전체 표면 상부에 버퍼층(26)을 형성한다. 여기서, 버퍼층(26)은 하부전극(24b)에서 발생한 열을 후술하는 히트 싱크층(28)으로 전달하고, 또한 하부전극(24b)이 히트 싱크층(28)과 쇼트(short) 되는 현상을 방지할 수 있는 물질로 형성하는 것이 바람직하다. 예를 들어, 산화막(oxide), 다공성 절연막(porous insulator)과 같은 물질로 형성한다. 특히, 다공성 절연막으로 형성하는 것이 바람직하다.
도 11에 도시된 바와 같이, 버퍼층(26) 상부에 히트 싱크용 물질막을 형성한다. 여기서, 히트 싱크용 물질막은 하부전극(24b)으로부터 전달받은 열을 식힐 수 있는 물질로 형성하는 것이 바람직하다. 예를 들어, 알루미늄(Al), 구리(Cu)와 같은 금속 물질로 형성한다.
그 다음, 히트 싱크용 물질막을 선택적으로 식각하여 히트 싱크층(Heat sink; 28)를 형성한다. 여기서, 히트 싱크용 물질의 식각 공정은 히트 싱크층(28)이 후술하는 상부전극(34)과 쇼트(short) 되는 현상을 방지하기 위한 것으로, 히트 싱크층(28)의 상부면이 하부전극(24b)의 상부면 보다 낮게 위치하도록 형성하는 것이 바람직하다. 그리고, 히트 싱크용 물질막 식각 공정은 에치백(etch back) 방법으로 수행하는 것이 바람직하다.
도 12에 도시된 바와 같이, 전체 표면 상부에 절연층(30)을 형성한다. 그 다음, 도 13에 도시된 바와 같이, 절연층(20) 및 하부전극(24b)이 노출될 때까지 절연층(30)에 대한 평탄화 공정을 진행한다. 여기서, 평탄화 공정은 화학적기계적연마(CMP; Chemical Mechanical Polishing) 방법으로 수행하는 것이 바람직하다.
도 14에 도시된 바와 같이, 상기 구조물 상부에 하부전극(24b)과 각각 접속되는 복수개의 위상 변화층(32)을 일정 간격 이격되도록 형성한다. 여기서, 위상 변화층(32)은 AglnSbTe, Ge2Sb2Te5 중 선택된 어느 하나의 물질로 형성하는 것이 바람직하다.
그리고, 각 위상 변화층(32) 상부에 상부전극(34)을 형성한다. 이에 따라, 하부전극(24b), 위상 변화층(32) 및 상부전극(34)으로 이루어진 상 변화 저항 소자 PCR가 형성된다.
도 15에 도시된 바와 같이, 전체 표면 상부에 절연층(36)을 형성한다. 그 다음, 절연층(36)을 식각하여 상부전극(34)을 노출시키는 콘택홀(미도시)을 형성한다. 그 다음, 콘택홀에 도전막을 매립하여 비트라인 콘택플러그(38)를 형성한다.
도 16에 도시된 바와 같이, 비트라인 콘택플러그(38) 상부에 비트라인 콘택플러그(38)와 접속되는 비트라인(40)을 형성한다.
즉, 본 발명은 도 17에 도시된 바와 같이, 워드라인(10)과 평행한 방향으로 보면, 하부전극(24b)은 히터(18) 상부에 수직한 직선 형태의 대시(Dash) 타입으로 형성된다. 이에 따라, 하부전극(24b)의 면적이 감소하여 라이트 모드 동작시 상 변화 저항 소자 PCR에 흐르는 세트 전류 Iset 또는 리셋 전류 Ireset를 감소시킬 수 있다.
그리고, 비트라인(40)과 평행한 방향으로 보면, 위상 변화층(32) 및 상부전극(34)은 하부전극(24a) 상부에 라인(Line) 타입으로 연결되는 구조로 형성된다.
도 1a 및 도 1b는 종래의 상 변화 저항(PCR : Phase Change Resistor) 소자를 설명하기 위한 도면.
도 2a 및 도 2b는 종래의 상 변화 저항 소자의 원리를 설명하기 위한 도면.
도 3은 종래의 상 변화 저항 셀의 라이트 동작을 설명하기 위한 도면.
도 4는 본 발명에 따른 상 변화 메모리 장치의 셀 어레이에 관한 구성도.
도 5 내지 도 17은 본 발명에 따른 상 변화 메모리 장치의 형성 방법을 도시한 도면.
Claims (20)
- 스위칭 소자를 포함하는 제 1 절연층을 형성하는 단계;상기 제 1 절연층 상부에 히터를 포함하는 제 2 절연층을 형성하는 단계;상기 제 2 절연층 상부에 상기 히터를 노출시키는 트렌치를 포함하는 제 3 절연층을 형성하는 단계;상기 히터 상부의 상기 트렌치 측벽에 하부전극을 형성하는 단계;상기 하부전극 및 상기 트렌치 상부에 버퍼층 및 히트 싱크(Heat sink)층을 형성하는 단계; 및상기 구조물 상부에 상기 하부전극과 접속되는 위상 변화층 및 상부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 상 변화 메모리 장치의 형성 방법.
- 제 1 항에 있어서, 상기 스위칭 소자는 다이오드를 포함하는 것을 특징으로 하는 상 변화 메모리 장치의 형성 방법.
- 제 2 항에 있어서, 상기 다이오드 형성 단계는상기 제 1 절연층을 형성하는 단계;상기 제 1 절연층을 식각하여 콘택홀을 형성하는 단계; 및상기 콘택홀에 N형 폴리실리콘막과 P형 폴리실리콘막을 매립하는 단계를 포함하는 것을 특징으로 하는 상 변화 메모리 장치의 형성 방법.
- 제 1 항에 있어서, 상기 스위칭 소자는 바이폴라 트랜지스터 및 MOS 트랜지스터 중 선택된 어느 하나를 포함하는 것을 특징으로 하는 상 변화 메모리 장치의 형성 방법.
- 제 1 항에 있어서, 상기 스위칭 소자는 워드라인 상부에 형성되는 것을 특징으로 하는 상 변화 메모리 장치의 형성 방법.
- 제 1 항에 있어서, 상기 히터는 상기 스위칭 소자와 접속되는 것을 특징으로 하는 상 변화 메모리 장치의 형성 방법.
- 제 1 항에 있어서, 상기 트렌치는 인접한 상기 히터 일부 및 그 사이의 상기 제 2 절연층을 노출시키는 것을 특징으로 하는 상 변화 메모리 장치의 형성 방법.
- 제 1 항에 있어서, 상기 하부전극 형성 단계는상기 트렌치를 포함한 상기 제 3 절연층 상부에 하부전극용 도전막을 형성하는 단계;상기 하부전극용 도전막을 식각하여 상기 트렌치 측벽에 하부전극용 도전막 패턴을 형성하는 단계; 및상기 히터 사이의 상기 하부전극용 도전막 패턴을 식각하는 단계를 포함하는 것을 특징으로 하는 상 변화 메모리 장치의 형성 방법.
- 제 1 항에 있어서, 상기 하부전극은 상기 히터와 상기 위상 변화층 사이에 대시(Dash) 타입으로 연결되는 것을 특징으로 하는 상 변화 메모리 장치의 형성 방법.
- 제 1 항에 있어서, 상기 버퍼층 및 상기 히트 싱크층 형성 단계는전체 표면 상부에 버퍼용 물질막을 형성하는 단계;상기 버퍼용 물질막 상부에 히트 싱크용 물질막을 형성하는 단계;상기 히트 싱크용 물질막을 선택적으로 식각하여 상기 트렌치를 일부 매립하는 단계;전체 표면 상부에 제 4 절연층을 형성하는 단계; 및상기 하부전극이 노출될 때까지 상기 제 4 절연층 및 상기 버퍼용 물질막에 대한 평탄화 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 상 변화 메모리 장치의 형성 방법.
- 제 10 항에 있어서, 상기 버퍼용 물질막은 상기 하부전극에서 발생한 열을 상기 히트 싱크층으로 전달하고, 상기 하부전극과 상기 히트 싱크층을 절연시킬 수 있는 물질인 것을 특징으로 하는 상 변화 메모리 장치의 형성방법.
- 제 11 항에 있어서, 상기 버퍼용 물질막은 산화막 및 다공성 절연막 중 선택된 어느 하나로 형성하는 것을 특징으로 하는 상 변화 메모리 장치의 형성 방법.
- 제 10 항에 있어서, 상기 히트 싱크용 물질막은 상기 하부전극에서 발생한 열을 식힐 수 있는 물질인 것을 특징으로 하는 상 변화 메모리 장치의 형성 방법.
- 제 13 항에 있어서, 상기 히트 싱크용 물질막은 알루미늄 및 구리 중 선택된 어느 하나로 형성하는 것을 특징으로 하는 상 변화 메모리 장치의 형성 방법.
- 제 10 항에 있어서, 상기 히트 싱크용 물질막 식각 공정은 에치백(etch back) 방법으로 수행하는 것을 특징으로 하는 상 변화 메모리 장치의 형성방법.
- 제 10 항에 있어서, 상기 평탄화 공정은 화학적기계적연마(CMP) 방법으로 수행하는 것을 특징으로 하는 상 변화 메모리 장치의 형성방법.
- 제 1 항에 있어서, 상기 히트 싱크층의 상부면은 상기 하부전극의 상부면 보다 낮게 위치하는 것을 특징으로 하는 상 변화 메모리 장치의 형성 방법.
- 제 1 항에 있어서, 상기 위상 변화층은 비트라인과 평행한 방향을 기준으로 하여 라인(Line) 타입으로 형성되되, 일정 간격 이격되어 형성되는 것을 특징으로 하는 상 변화 메모리 장치의 형성 방법.
- 제 1 항에 있어서, 상기 상부전극은 비트라인과 평행한 방향을 기준으로 하여 라인(Line) 타입으로 형성되되, 일정 간격 이격되어 형성되는 것을 특징으로 하는 상 변화 메모리 장치의 형성 방법.
- 제 1 항에 있어서, 상기 상부전극 형성 단계 이후에전체 표면 상부에 제 5 절연층을 형성하는 단계;상기 제 5 절연층을 식각하여 상기 상부전극을 노출시키는 콘택홀을 형성하는 단계;상기 콘택홀에 도전막을 매립하여 비트라인 콘택플러그를 형성하는 단계; 및상기 비트라인 콘택플러그 상부에 상기 비트라인 콘택플러그와 접속되는 비트라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 상 변화 메모리 장치의 형성 방법.
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