KR20060017737A

KR20060017737A - 프로그램 가능 디바이스에 대해 원자 층 증착을 활용하는장치 및 방법

Info

Publication number: KR20060017737A
Application number: KR1020057002832A
Authority: KR
Inventors: 타일러 에이. 로우리; 챨스 에이치. 데니슨
Original assignee: 오보닉스, 아이엔씨.
Priority date: 2005-02-18
Filing date: 2002-08-21
Publication date: 2006-02-27
Also published as: KR100676342B1

Abstract

한 특징으로, 프로그램 가능 디바이스들의 상태를 설정하고 재프로그램하는 장치가 제공되었다. 한 특징으로, 개구(220)가 유전체를 통해 형성되어 콘택트를 노출시키는데, 이 콘택트(170)는 기판(100) 상에 형성된 것이다. 전극(230)은 원자 층 증착법(ALD)을 활용하여 유전체(210)의 벽 상에 컨포멀하게 피착된다. 전극 상에 프로그램 가능 재료(404)가 형성되고, 도전체(410)가 프로그램 가능 재료에 대해 형성되다. 한 특징으로, 배리어는 ALD를 활용하여 전극(230)과 프로그램 가능 재료(404) 간에 컨포멀하게 피착된다.

상 변화 메모리, 컨포멀 피착, ALD, 프로그램 가능 재료

Description

프로그램 가능 디바이스에 대해 원자 층 증착을 활용하는 장치 및 방법{UTILIZING ATOMIC LAYER DEPOSITION FOR PROGRAMMABLE DEVICE}

본 발명은 상 변화 재료(phase change material)의 상태를 변경함으로써 프로그램될 수 있는 상 변화 메모리 디바이스들을 포함하는 프로그램 가능(programmable) 디바이스에 관한 것이다.

전형적인 컴퓨터, 또는 컴퓨터 관련 디바이스들은 보통은 주 메모리 또는 램덤 액세스 메모리(RAM)로 불리는 물리적 메모리를 포함한다. 일반적으로, RAM은 컴퓨터 프로그램에 쓰이는 메모리이고, 판독 전용 메모리(ROM)는 예를 들어 컴퓨터를 부팅하고 진단을 실행하는 프로그램을 저장하는 데에 사용되는 메모리이다. 전형적인 메모리 애플리케이션들은 다이내믹 랜덤 액세스 메모리(DRAM), 정적 랜덤 액세스 메모리(SRAM), 소거 및 프로그램 가능 판독 전용 메모리(EPROM), 전기적 소거 및 프로그램 가능 판독 전용 메모리(EEPROM) 들을 포함한다.

고체 상태 메모리 디바이스들은 전형적으로는 메모리 애플리케이션들에서 각각의 메모리 비트에 대한 미소 전자 회로 소자들(예로, 비트 당 1 내지 4개의 트랜지스터)을 채택한다. 하나 또는 그 이상의 전자 회로 소자들이 각각의 메모리 비트에 대해 요구되기 때문에, 이런 디바이스들은 한 비트의 정보를 기억하는 데에 상당한 정도로 칩의 실제 면적을 소모시킬 수 있는데, 이는 메모리 칩의 밀도를 제한시킨다. EEPROM 과 같은, 이런 디바이스들의 주 비휘발성 메모리 소자는 전형적으로는, 재프로그램성(reprogrammability)을 제한시키며, 각각의 메모리 비트를 저장하기 위해 전계 효과 트랜지스터의 게이트에 전하를 유지하는 부유 게이트 전계 효과 트랜지스터를 채택한다. 이런 유형의 메모리 디바이스들은 또한 프로그램시키는 데에 비교적 느린 편이다.

상 변화 메모리 디바이스들은, 전자 메모리 애플리케이션에서, 상 변화 재료, 즉 대체적인 비결정질(amorphous) 및 대체적인 결정질(crystalline) 상태 간에 전기적 스위칭 될 수 있는 재료들을 사용한다. 미시간, 트로이에 소재한 에너지 컨버젼 디바이스 사에 의해 원래 개발된 일 유형의 메모리 소자는 일 애플리케이션에서 대체적 비결정질의 구조 상태와 대체적 결정질의 로컬 오더 간에서 또는 완전한 비결정질 및 완전한 결정질 상태들 사이의 전체 범위에 걸쳐 있는 로컬 오더가 다른 검출 가능 상태들 간에서 전기적 스위칭 될 수 있는 상 변화 재료를 사용한다. 이런 애플리케이션에 적합한 전형적인 재료는 여러 가지의 칼코지나이드(chalcogenide) 소자들을 활용한 것들을 포함한다. 이런 전기적 메모리 디바이스들은 전형적으로는 메모리 기억 소자로서 전계 효과 트랜지스터 디바이스를 사용하지 않고, 전기적인 맥락에서 보면 박막 칼코지나이드 재료로 된 일체형 보디(monolithic body)를 포함한다. 그 결과, 일 비트의 정보를 저장하는 데에 아주 작은 칩 면적만이 요구되므로, 고유하게 고밀도의 메모리 칩을 제공하게 된다. 상 변화 재료는, 저항값을 나타내는, 결정질, 반 결정질(semi-crystalline), 비결정 질, 또는 반 비결정질 상태 중의 어느 하나에 설정되었을 때, 이 저항값이 재료의 물리적 상태(예로 결정질 또는 비결정질)를 나타내므로 재프로그램될 때까지 유지된다는 점에서 진정한 비휘발성을 또한 갖는다. 따라서, 상 변화 메모리 재료는 비휘발성 메모리에 있어서 상당한 개선을 이끌어 낸다.

고체 상태 및 상 변화 메모리 디바이스들에 공통적인 한 특징은 특히 메모리 소자들을 설정하거나 재프로그래밍할 때에 상당한 정도로 전력이 소모된다는 점이다. 전력 소모 문제는 전원 셀(예로 배터리)에 의존하는 포터블 디바이스들에서 특히 중요하다. 메모리 디바이스의 전력 소모를 줄이는 것이 바람직하다.

고체 상태 및 상 변화 메모리 디바이스들에 공통적인 또다른 특징은 비결정질 및 결정질 상태로의/상태로부터의 재프로그램 가능 사이클 생명이 제한된다는 것이다. 더 나아가, 시간이 지남에 따라 상 변화 재료는 비결정질 및 결정질 상태로/상태로부터 신뢰성 있게 재프로그램하는 것에 실패할 수 있다. 상 변화 메모리 재료의 프로그램 가능 사이클 생명을 증가시키는 것이 바람직하다.

[도면의 간단한 설명]

본 발명의 이점은 이하의 상세한 설명을 읽고 도면을 참조할 때 명백해질 것이다.

도 1은 메모리 소자 어레이의 실시예를 도시한 개략도.

도 2는 기판 상에 메모리 소자를 형성하는 일 실시예에 따라서 그 내에 형성되고 메모리 셀의 z 방향 두께를 규정하는 유전체 트렌치들을 갖는 반도체 기판 부분의 단면 평탄 측면도를 개략 도시한 도면.

도 3은 도 2의 구조에서 도 2와 동일한 단면에 대해서 메모리 소자의 분리 디바이스를 형성하기 위한 도펀트 도입 후의 구조를 도시한 도면.

도 4는 도 3의 구조에 트렌치들을 형성한 구조를 도시한 도면.

도 5는 도 4의 구조의 개략 평면도.

도 6은 콘택트 형성 후의 도 4의 구조의 단면도.

도 7은 도 6의 구조에서 도 6과 동일한 단면에 대해서 마스킹 재료와 유전체 재료를 형성한 후의 구조를 도시한 도면.

도 8은 도 7의 구조에서 도 7과 동일한 단면에 대해서 유전체를 통해서 개구를 형성하여 콘택트를 노출시킨 후의 구조를 도시한 도면.

도 9는 도 8의 구조에서 도 8과 동일한 단면에 대해서 ALD를 활용하여 유전체 상과 콘택트 상에 전극 단일층들을 생성한 구조를 도시한 도면.

도 10은 도 9의 구조에서 도 9와 동일한 단면에 대해서 유전체 상과 콘택트 상에 전극을 컨포멀하게 형성한 후의 구조를 도시한 도면.

도 11은 도 10의 구조에서 도 10과 동일한 단면에 대해서 개구에 유전체를 형성하고 전극의 수평부를 제거한 후의 구조를 도시한 도면.

도 12는 도 11의 구조에서 도 11과 동일한 단면에 대해서 ALD를 활용하여 전극 상에 배리어를 컨포멀하게 형성한 후의 구조를 도시한 도면.

도 13은 도 12의 구조에서 도 12와 동일한 단면에 대해서 프로그램 가능 재료, 배리어 및 도전체를 형성하고 패터닝한 후의 구조를 도시한 도면.

도 14는 도 13의 구조에서 도 13과 동일한 단면에 대해서 도전체 상에 유전 체를 형성하고, 비아를 형성하고, 및 유전체 상에 신호선을 형성한 후의 구조를 도시한 도면.

도 15는 도 14에 의해 설명된 것과 유사한 구조를 갖는 메모리 디바이스를 형성하는 방법을 도시한 도면.

도 16은 도 14에 의해 설명된 것과 유사한 구조를 갖는 메모리를 포함하는 일 시스템 실시예를 도시한 도면.

예시적 실시예들이 특정 구성들을 참조하여 설명된다. 당업자는 첨부된 청구범위의 범위를 벗어나지 않으면서 여러 가지의 변화 및 변경들이 이루어질 수 있다는 점을 알 것이다. 더나아가, 공지된 소자들, 디바이스들, 컴포넌트들, 회로들, 처리 단계들 등은 본 발명의 요점을 흐리지 않기 위해 상세하게 설명되지는 않을 것이다.

자신의 메모리 소자들의 상태를 결정하기 위해 프로그램 가능 재료를 활용하며 비결정질 및 결정질 상태로 재프로그래밍하는 메모리 디바이스가 설명된다. 설명된 메모리 디바이스 및 방법은, 종래 디바이스와 비교할 때 향상된 디바이스 신뢰성, 향상된 프로그램 가능 주기 생명 및 감소된 전력 소모를 제공한다. 또한, 일 실시예에서, 본 장치는 종래의 프로세스 도구들 및 시설을 활용하여 제조가능하다.

일 실시예에서, 원자 층 증착(Atomic Layer Deposition, ALD)이, 메모리 디바이스에서의 리셋, 설정 및 판독 동작에 대해 요구되는 프로그래밍 전류의 감소를 포함하여 전극 디바이스 구성에 있어서 이점을 제공한다. 화학 증착법(CVD) 대신에 ALD 또는 원자 층 화학 증착법(ALCVD)을 활용함으로써 매우 얇고 컨포멀(conformal)한 막들을 증착할 수 있는 능력을 포함하여 전극 디바이스 구성의 이점이 획득된다. 막 두께는 하나의 단일 층의 두께에 의해 규정된 분해능(resolution)을 가지면서 가해지는 증착 단계의 수에 의해 제어된다. 또한, ALD 증착은 넓은 영역의 막 균일성과 정확도를 제공한다.

도 1은 여기 제공된 설명의 맥락에 따라 제시되고 형성된 다수의 메모리 소자들로 구성된 메모리 어레이의 실시예의 개략도이다. 본 예에서, 메모리 어레이(5) 회로는 메모리 소자들(30)이 칩의 일부분 상에서 분리 디바이스들(25)과 직렬로 전기적 접속되고 있는 xy 격자를 포함한다. 일 실시예에서, 어드레스선들(10)(예로, 칼럼(column)) 및 (20)(예로, 로우(row))이 종래 방식으로 외부 어드레싱 회로에 접속된다. 메모리 소자들이 분리 디바이스들과 조합되는 xy 격자 어레이의 한가지 목적은 각각의 이산 메모리 소자가 어레이 내의 인접한 또는 떨어진 메모리 소자들에 저장된 정보와 간섭하지 않으면서 판독되고 기입되는 것을 이루는 것이다.

도 1의 메모리 디바이스(5)와 같은 메모리 어레이는 기판의 전체 부분도 포함하여 기판의 부분에 형성될 수 있다. 전형적인 기판은 실리콘 기판과 같은 반도체 기판을 포함한다. 인프라 스트럭쳐의 부분으로서, 세라믹 재료, 유기 재료, 또는 유리 재료를 갖는 기판들을 포함하나 이것에만 제한되지는 않는 그밖의 기판들이 또한 적합하다. 실리콘 반도체 기판의 경우에, 메모리 어레이(5)는 기판 에어리어 상에서 웨이퍼 레벨로 제조될 수 있고, 이후에 웨이퍼는 싱귤레이션(sigulation)을 통해서 이산 다이 또는 칩들로 분할되는데, 다이 또는 칩들의 몇몇 또는 모두는 그 위에 형성된 메모리 어레이를 갖는다. 추가의 어드레싱 회로(예로, 디코더 등)가 당업자에게 공지된 대로 형성될 수 있다.

도 2 내지 도 14는 대표적인 도 1의 메모리 소자(15)의 제조 실시예를 예시하였다. 도 2는 예를 들어 반도체(예로 실리콘) 기판인 기판(100)의 일부분을 도시하였다. 본 예에서, 붕소와 같은 P형 도펀트가 부분(110)에 도입된다. 일 예에서, P형 도펀트의 적합한 농도는 입방 센티미터 당 약 5 × 10¹⁹ 내지 1 × 10²⁰원자수(atoms/㎤) 정도의 크기를 가져서 기판(100)의 부분(110)이 P⁺⁺ 로 표시되도록 한다. 기판(100)의 부분(110)의 위에 깔린 것은 P형 에피택셜 실리콘으로 된 부분(120)이다. 일 예에서, 도펀트 농도는 약 10¹⁶ 내지 10¹⁷atoms/㎤ 이다.

도 2는 기판(100)의 에피택셜 부분(120) 내에 형성된 섈로우 트렌치 분리(STI) 구조(130)를 도시하였다. 이하의 논의에서 분명해지듯이, STI 구조(130)는 한 특징으로서, 이 시점에서는 메모리 셀의 z 방향 두께만이 규정되는 식으로 메모리 셀의 z방향 두께를 규정하는 데에 쓰인다. 일 실시예에서, 메모리 셀의 z 방향 영역들 (135A) 및 (135B)은 x 방향 치수가 z 방향 치수보다 크게 되는 스트립들로서 패턴화된다. 또다른 특징으로서, STI 구조(130)들은 서로에 대해서 뿐만이 아니라 기판 내에 및 기판 위에 형성된 관련 회로 소자들(예로 트랜지스터 디바이스들)로부터 개별 메모리 소자들을 분리시키는 데에 쓰인다. 메모리 셀 영역들 (135A) 및 (135B)의 z 방향 두께를 규정하는 STI 구조들을 패터닝하는 데에 쓰이는 최신 포토리소그래피 기술들은 0.18 마이크론(㎛) 정도로 작은 피쳐 크기(z 방향 두께)를 산출할 수 있다.

도 3은 메모리 셀 영역들 (135A) 및 (135B) 내에서의 추가의 제조 공정 후의 도2의 구조를 도시한 도면이다. 각각의 메모리 셀 영역(스트립) 내에는, 신호 선 재료(140)가 기판(100)의 에피택셜 부분(120) 위에 깔려 있다. 일 예에서, 신호 선 재료(140)는 예를 들어 인 또는 비소를 약 10¹⁸ 내지 10¹⁹atoms/㎤ 정도의 농도로 도입하여 형성된 N형 도핑된 폴리실리콘(예로,N⁺실리콘)이다. 본 예에서, 신호 선 재료(140)는 어드레스 선, 로우 선 (예로, 도 1의 로우 선 20)으로서 기능한다. 분리 디바이스(예로, 도 1의 분리 디바이스 25)가 신호 선 재료 위에 깔려 있다. 일 예에서, 분리 디바이스는 N형 실리콘 부분(150)(예로, 약 10¹⁴내지 10¹⁸ atoms/㎤ 정도의 도펀트 농도를 가짐)과 P형 실리콘 부분(160)(예로, 약 10¹⁹내지 10²⁰ atoms/㎤ 정도의 도펀트 농도를 가짐)으로 형성된 PN 다이오드이다. PN 다이오드가 도시되었지만, 그밖의 분리 구조들이 비슷하게 적합할 수 있다는 것을 알아야 한다. 이런 디바이스들에는 금속 산화물 반도체(MOS) 디바이스들이 있는데, 이것에만 제한되는 것은 아니다.

도 4는 기판(100)의 에피택셜 부분(120) 내에 트렌치들(190)을 형성한 후에 xy 평면으로부터 바라본 도 3의 구조이다. 트렌치들(190)은, 본 예에서, STI 구조들(130)에 수직하게 형성된다. 트렌치들(190)은 메모리 셀의 x 방향 두께를 규정한다. 현행의 포토리소그래피 기술에 따르면, x 방향 두께에 대한 적합한 피쳐 크기는 0.25 ㎛ 정도로 작다. 도 4는 또한 STI 구조들(130)에 의해 규정된 z 방향 두께와 트렌치들(190)에 의해 규정된 x 방향 두께를 갖고, 트렌치들(190)에 의해 분리된 메모리 셀들 (145A)와 (145B)를 도시하였다. x 방향 두께를 정의하는 것은 일 실시예에서, 메모리 셀 영역(135A)의 메모리 셀들 (145A)와 (145B)를 규정하기 위한 메모리 라인 스택의 도전체 또는 신호 선(140)에 대한 에칭과 관계된다. 에칭할 때에, 이 에칭은 메모리 라인 스택을 통해서 본 예에서는 도전체 또는 신호 선(140)의 일부분에 이르기까지 진행한다. 이 시점에서 에칭을 정지시키기 위해 시간이 맞춰진 에칭이 활용될 수 있다. 패터닝 후에 N 형 도펀트는 각각의 트렌치(190)의 기저에 도입되어 메모리 셀들 (145A)와 (145B) 간에서 약 10¹⁸내지 10²⁰ atoms/㎤ 정도의 도펀트 농도를 갖는 포켓(200)(N⁺영역)들을 형성한다.

포킷(200)들의 도입에 뒤이어, 실리콘 이산화물과 같은 유전체 재료가 트렌치들(190) 내에 도입되어 STI 구조들(132)을 형성하게 된다. (보이는 바 대로의)상측 표면은 이후에 예를 들어 CMP에 의해 평탄화될 수 있다. 도 5는 메모리 셀들(예로, 메모리 셀들 145A 및 145B)가 STI 구조들(130) 및 (132)에 의해 분리되어 있는 도 4의 구조의 xz 투시도를 도시한다.

도 6은 본 예에서 코발트 실리사이드(CoSi₂) 등의 내화 금속 실리사이드 재료가 p형 실리콘 부분(160)에 형성되어 콘택트(170)를 규정한 도 4의 구조를 도시하였다. 콘택트(170)는, 한 특징으로, 칩 상의 회로 구조 중의 주변 회로(예로, 어드레싱 회로)를 제조할 때 저 저항 재료로서 기능한다.

도 7은 마스킹 재료(180)가 도입된 후의 도 6의 구조를 도시하였다. 이후에 더 명백해지는 바와 같이, 마스킹 재료(180)는, 어떤 면에서, 차순의 에칭 공정에 대한 에칭 정지층으로서 기능한다. 일 실시예에서, 마스킹 재료(180) 용으로 적합한 물질은 실리콘 질화물(Si₃N₄)와 같은 유전체 재료이다.

도 7은 본 구조 위에서 메모리 셀들 (145A) 및 (145B)를 블랭킷하기에 충분한 100 옹스트롬 내지 50,000 옹스트롬 정도의 두께를 갖도록 도입된 유전체 재료(210)를 도시하였다. 일 실시예에서, 유전체 재료(210)는 SiO₂ 이다. 또다른 실시예에서, 유전체 재료(210)는 자신의 감소된 열 전도율 κ가, 양호하게는 κ_SiO2 보다 작은 열전도율, 더 양호하게는 κ_SiO2 보다 1/3 내지 1/10 정도의 작은 값을 갖도록 선택된 재료이다. 일반 관행으로는, SiO₂ 와 Si₃N₄ 가 1.0의 κ값을 갖는다고 정한다. 따라서, SiO₂ 에 더해서, 유전체 재료(210)에 적합한 재료들은 1.0보다 작은 κ값을 갖는 재료들을 포함한다. 1.0 보다 작은 κ값을 갖는 특정 고온 중합체들은 카바이드 재료들, 에어로겔(aerogel), 쎄로겔(Xerogel)(0.1 정도의 κ 값을 가짐), 및 이들의 유도체를 포함한다.

도 8은 도 7과 동일한 단면에 대해, 유전체(210)와 마스킹 재료(180)를 통해 개구들(220)을 형성하여 콘택트(170)를 노출시킨 후의 도 7의 구조를 도시하였다. 개구들(220)의 형성은 유전체 재료(210)와 마스킹 재료(180)를 에칭하나 콘택트(170)는 에칭하지 않는 식으로(예로 콘택트 170 는 에칭 정지층으로 기능함) 선택적으로 기능하는 에천트(들)로 에칭 패터닝을 함으로써 성취될 수 있다.

도 9는 도 8과 동일한 단면에 대해, ALD를 활용하여 전극 재료(230)의 컨포멀 형성을 이룬 구조를 도시한 것이다. ALD를 활용하면 한번에 하나의 반응(reactant) 가스가 도입된다. 제1 가스는 유전체(210), 마스킹 재료(180), 및 콘택트(170)의 표면 상으로 화학 흡착되어(chemisorped) 화학 흡착층(230A)를 형성하게 된다. 과잉 가스는 이후 제거되고 제2 가스가 도입된다. 이 가스는 화학 흡착층(230A)과 반응하여 단일층의 피착된 막(230B)을 생성하게 된다. 기체 상태로 프리커서(precursor)들을 혼합시키는 일 없이, 개별 프리커서들이 순차적 방식으로 표면들 상으로 펄스된다. 각각의 개별 프리커서는, 한 번에 하나의 층이 형성되는 식으로 표면과 반응하여 원자층을 형성한다. ALD 공정은 자체 한계를 갖는다. 즉, 과잉 투입(overdosing) 모드에서 표면에 가해지는 분자들의 수에 관계없이, 한번에 하나 이상의 층이 피착되지는 않는 식으로 표면 반응이 일어나고 종료된다는 점에서 그러하다. 박막들은 주기들에서 짧은 순간에 가스가 분출되도록 함으로써 건조된다. 종래의 CVD 공정들은 전형적으로는 500℃ 이상에서 동작하고, ALD는 400℃ 이하에서 가능하기 때문에, 온도를 낮추려는 산업계의 경향과 발맞추게 된다.

측벽의 박막들은 (도 11에서 더 명백해지듯이) 전극의 x축 치수를 규정짓는데, 이 x축 치수는 디바이스 성능 면에서 볼 때 중요한 치수이다. x축 치수는 리셋, 설정 및 판독 동작을 위해 요구되는 프로그래밍 전류를 결정한다. 반복적으로 재현될 수 있는 x축 치수가 작아질수록, 디바이스를 동작시키는 데에 필요한 프로그래밍 전류들에 대한 요구 값이 더 작아진다. 이는 그 위상이 가변되고 있는 프로그램 가능 재료의 체적이 더 작아지고 열 손실이 감소된 것에 기인한다.

한 실시예에서, 전극 재료(230)(집합적으로 230A, 230B, ..., 230N 원자 층들)는 (도 11에 도시된 x 축 치수에 대하여) 균일한 막 두께와 매우 얇은 두께를 갖고, 컨포멀한 막이 된다. 한 실시예에서, 전극 재료(230)는 10 옹스트롬에서 1000 옹스트롬 정도의 x축 치수를 갖는다. 한 실시예에서, 전극 재료(230)는 텅스텐(W), 텅스텐 질화물(WN), 티타늄 질화물(TiN), 티타늄 실리콘 질화물(TiSiN), 및 탄탈륨 질화물(TaN) 중의 적어도 하나이다. 한 실시예에서, 전극 재료(230)는 0.001 내지 0.05 Ω㎝ 정도의 저항률을 갖는다.

도 10은 전극 재료(230)의 컨포멀 형성이 종료된 후의 도 9의 구조를 도시하였다. 이 도입은 전극 재료(230)가 콘택트(170)와 접촉되는 식으로 전극 재료(230)가 개구들(220)의 측벽들과 기저를 따라서 형성된다는 점에서 (전극 재료 부분들 230A, 230B, 230C 로 보여짐) 컨포멀하다. (전극 재료 230A와 같은) 단일 도전 경로의 분리는 (예로, 전극 재료 230B로부터 각도 상 벗어나는 식의) 도펀트의 경사 도입을 통해서 획득될 수 있다.

도 11은 유전체 재료(250)가 개구들(220) 내로 도입된 후의 구조를 도시하였다. 일 실시예에서, 유전체 재료(250)는 실리콘 이산화물(SiO₂)이다. 또다른 실시예에서는, 유전체 재료(250)는 SiO₂의 열 전도도 κ_SiO2 보다 작은 열 전도도 κ 를 갖는 재료인데, 양호하게는 κ_SiO2 보다 1/3 내지 1/10 정도 작다. 도입 후에, 본 구조는 전극 재료(230)의 수평 성분을 제거하는 평탄화를 겪는다. 적합한 평탄화 기술은 화학적 또는 화학 기계적 연마(CMP)와 같은, 당업자에게 공지된 것을 포함한다.

도 12는 도11과 동일한 단면에 대해, ALD를 활용한 배리어(275)의 선택적인 컨포멀 형성 후의 구조를 도시하였다. 한 실시예에서, 전극(230)은 선택적으로 에칭되고, 배리어(275)에 대한 ALD는 에칭된 에어리어를 채우는 데에 활용되고, 배리어(275)는 이후에 평탄화된다.

도 13은 도 12와 동일한 단면에 대해, 도전체(410), 배리어(408), 및 프로그램 가능 재료(404)를 형성하고 패터닝한 후의 구조를 도시하였다. 이 패터닝은 종래의 포토리소그래피 기술 및 에칭 기술을 사용하여 획득될 수 있다. 본 예에서, 이 에칭은 프로그램 가능 재료(404), 배리어(408), 및 도전체(410)의 부분을 통해 진행되어 배리어(275), 유전체(210), 및 유전체(250)의 제거에까지 이른다. 일 실시예에서, 프로그램 가능 재료(404)는 그 물리적 상태(예로, 결정질 및 비결정질 상태)가 에너지량(예로, 전기 에너지, 열 에너지)을 가하여 변경될 수 있는 속성을 갖는 상 변화 재료이다. 일반식을 갖는 칼코지나이드 재료들은 이런 목적에 적합한 것으로 알려져 있다. 한 실시예에서, 프로그램 가능 재료(404)로서 적합한 칼코지나이드 합금들은 원소 주기율표의 VI 족으로부터의 적어도 하나의 원소를 포함한다. 한 실시예에서, Ge₂Sb₂Te₅ 가 프로그램 가능 재료(404)로서 활용된다. 프로그램 가능 재료(404)로서 쓰일 수 있는 그 밖의 칼코지나이드 합금들로서는, GaSb, InSb, InSe, Sb₂Te₃, GeTe, InSbTe, GaSeTe, SnSb₂Te₄, InSbGe, AgInSbTe, (GeSn)SbTe, GeSb(SeTe), 및 Te₈₁Ge₁₅Sb₂S₂ 가 있다.

배리어(408)는 예를 들어 티타늄(Ti) 및 티타늄 질화물(TiN) 중의 하나를 포함한다. 배리어(408)는 한 특징으로, 프로그램 가능 재료(404)의 체적과 프로그램 가능 재료(404)의 체적 위를 덮는 제2 신호선 재료(예로 제2 전극 10) 간의 확산을 금지시키도록 기능한다. 신호선 재료(410)가 배리어(408) 위에 깔려 있다. 본 예에서, 신호 선 재료(410)는 어드레스 선, 칼럼 선(예로, 도 1의 칼럼 선 10)으로서 기능한다. 신호 선 재료(410)는, 일 실시예에서, 신호 선 재료(140)에 일반적으로는 직교하도록 패턴화된다(칼럼 선들은 로우 선들에 대해 직교한다). 신호 선 재료(410)는 예를 들어 알루미늄 합금과 같은 알루미늄 재료이다. 배리어(408)와 신호선 재료(410)의 도입 및 패터닝을 위한 방법은 당업자에게 공지된 기술을 포함한다.

도 14는 도전체(410) 상에 유전체 재료(412)를 형성한 후의 도 13의 구조를 도시하였다. 유전체 재료(412)는 예를 들어 도전체(410) 상에 형성되어 도전체(410)를 전기적으로 분리시키는 SiO₂, 또는 그밖의 적합한 재료이다. 이 형성에 뒤이어, 유전체 재료(412)가 평탄화되고, 비아가 유전체 재료(412), 유전체 재료(210), 및 유전체 재료(180)를 통해서 콘택트(170)에 이르기까지 구조의 일부분 내에 형성된다. 이 비아는 텅스텐(W)와 같은 도전성 재료(340)와, 티타늄(Ti)과 티타늄 질화물(TiN)의 결합과 같은 배리어 재료(350)로 채워진다. 유전체 재료(412)를 도입하고, 도전성 비아들을 형성하고 채우고, 및 평탄화하는 기술은 당업자에게 공지되어 있다. 도 14에 도시된 구조는 기판(100) 상에 형성된 신호 선 재료(140)(예로 로우 선)의 것을 미러링하도록 형성되고 패터닝된 추가의 신호선 재료(414)도 보여준다. 미러 도전체 선 재료(414)는 신호 선 재료(140)를 미러링하고 도전성 비아를 통해서 신호 선 재료(140)에 결합된다. N 형 실리콘과 같은 도핑된 반도체를 미러링함으로써, 미러 도전체 선 재료(414)는, 한 특징으로, 도 1에 예시한 메모리 어레이(5)와 같은 메모리 어레이 내의 신호 선 재료(140)의 저항을 감소시키도록 기능한다. 미러 도전체 선 재료(414)에 대해 적합한 물질은 알루미늄 합금과 같은 알루미늄 재료를 포함한다.

도 15는 한 실시예에 따라서 도 14에 도시한 것과 유사한 구조를 갖는 프로그램 가능 메모리 디바이스를 형성하는 방법을 설명하였다.

더 나아가, 도 16에 도시한 대로, 개별 메모리 셀들이 도 14를 참조하여 설명된 것과 유사한 구조를 갖는 메모리 디바이스(5)(도 1)와 같은 메모리 어레이와 이에 부수하는 장치들이 적합한 시스템 내에 통합될 수 있다. 일 실시예에서, 시스템(700)은 마이크로프로세서(704), 입/출력(I/O) 포트(706), 및 메모리(702)를 포함한다. 마이크로프로세서(704), 입/출력(I/O) 포트(706), 및 메모리(702)는 데이터 버스(712), 어드레스 버스(716), 및 제어 버스(714)에 의해 접속된다. 마이크로프로세서(704)는 어드레스 버스(716) 상에서 어드레스를 보내고 제어 버스(714) 상에서 메모리 판독 신호를 보냄으로써 메모리(702)로부터의 명령들 및 판독 데이터를 페치한다. 메모리(702)는 어드레싱된 명령 또는 데이터 워드를 데이터 버스(712) 상에서 마이크로프로세서(704)로 출력한다. 마이크로프로세서(704)는, 어드레스 버스(716) 상에서 어드레스를 보내고, 데이터 버스(712) 상에서 데이터 워드를 보내고, 및 제어 버스(714) 상에서 메모리 기입 신호를 메모리(702)로 보냄으로써 데이터 워드를 메모리(702)에 기입한다. I/O 포트(706)는 입력 디바이스(708)와 출력 디바이스(710) 중의 적어도 하나에게 결합하기 위해 활용된다.

예시적인 실시예들을 개시하였는데, 청구범위에 의해 규정된 본 발명의 사상 및 범위를 벗어나지 않고서 개시된 실시예들에 대해 변경 및 변형들이 이뤄질 수 있다.

Claims

콘택트 상에 유전체를 형성하는 단계 -상기 콘택트는 기판 상에 형성됨- 와,

상기 유전체를 통해 개구를 형성하여 상기 콘택트를 노출시키는 단계와,

원자 층 증착법(ALD)을 이용하여 상기 유전체의 벽 상에 전극을 컨포멀하게 피착시키는 단계와,

상기 전극 상에 프로그램 가능 재료를 형성하는 단계와,

상기 프로그램 가능 재료에 대해 도전체를 형성하는 단계

를 포함하는 방법.
제 1항에 있어서,

ALD를 이용하여 상기 전극과 상기 프로그램 가능 재료 간에 배리어를 피착시키는 단계 -상기 배리어는 티타늄 실리사이드와 티타늄 질화물 중의 적어도 하나를 포함함-

를 더 포함하는 방법.
제 1항에 있어서, 상기 전극을 컨포멀하게 피착시키는 단계는 전극 막 두께가 10 옹스트롬에서 1000 옹스트롬까지의 두께가 되도록 컨포멀하게 피착시키는 것을 포함하는 방법.
제 1항에 있어서, 상기 전극을 컨포멀하게 피착시키는 단계는, 0.001 Ω㎝ 내지 0.05 Ω㎝ 의 저항률을 갖는, 텅스텐(W), 텅스텐 질화물(WN), 티타늄 질화물(TiN), 티타늄 실리콘 질화물(TiSiN), 및 탄탈륨 질화물(TaN) 중의 적어도 하나를 컨포멀하게 피착시키는 단계를 포함하는 방법.
제 1항에 있어서, 프로그램 가능 재료를 형성하는 상기 단계는 칼코지나이드(chalcogenide) 메모리 소자를 형성하는 것을 포함하는 방법.
기판 상의 콘택트와,

상기 콘택트 상의 유전체 -상기 유전체는 상기 콘택트를 노출시키는 개구를 가짐- 와,

원자 층 증착법(ALD)에 의해 상기 유전체의 벽 상에 컨포멀하게 피착된 전극과,

상기 전극 상의 프로그램 가능 재료와,

상기 프로그램 가능 재료에 대해 형성된 도전체

를 포함하는 장치.
제 6항에 있어서, 상기 전극과 상기 프로그램 가능 재료 간에 ALD에 의해 피착된 배리어 -상기 배리어는 티타늄 실리사이드와 티타늄 질화물 중의 적어도 하나를 포함함- 를 더 포함하는 장치.
제 6항에 있어서, 상기 전극은 10 옹스트롬에서 1000 옹스트롬까지의 막 두께를 갖는 장치.
제 6항에 있어서, 상기 전극은, 0.001 Ω㎝ 내지 0.05 Ω㎝ 의 저항률을 갖고, 상기 전극은 텅스텐(W), 텅스텐 질화물(WN), 티타늄 질화물(TiN), 티타늄 실리콘 질화물(TiSiN), 및 탄탈륨 질화물(TaN) 중의 적어도 하나를 포함하는 장치.
제 6항에 있어서, 상기 프로그램 가능 재료는 칼코지나이드 메모리 소자를 포함하는 장치.
마이크로프로세서와,

입/출력(I/O) 포트와,

기판 상의 콘택트와, 상기 콘택트 상의 유전체 -상기 유전체는 상기 콘택트를 노출시키는 개구를 가짐- 와, 원자 층 증착법(ALD)에 의해 상기 유전체의 벽 상에 컨포멀하게 피착된 전극과, 상기 전극 상의 프로그램 가능 재료와, 상기 프로그램 가능 재료에 대해 형성된 도전체를 포함하는 메모리

를 포함하고,

상기 마이크로프로세서와 상기 I/O 포트와 상기 메모리는, 데이터 버스와 어드레스 버스와 제어 버스에 의해 접속되는 시스템.
제 11항에 있어서, 상기 전극과 상기 프로그램 가능 재료 간에 ALD에 의해피착된 배리어 -상기 배리어는 티타늄 실리사이드와 티타늄 질화물 중의 적어도 하나를 포함함- 를 더 포함하는 시스템.
제 11항에 있어서, 상기 전극은 10 옹스트롬에서 1000 옹스트롬까지의 막 두께를 갖는 시스템.
제 11항에 있어서, 상기 전극은, 0.001 Ω㎝ 내지 0.05 Ω㎝ 의 저항률을 갖고, 상기 전극은 텅스텐(W), 텅스텐 질화물(WN), 티타늄 질화물(TiN), 티타늄 실리콘 질화물(TiSiN), 및 탄탈륨 질화물(TaN) 중의 적어도 하나를 포함하는 시스템.
제 11에 있어서, 상기 프로그램 가능 재료는 칼코지나이드 메모리 소자를 포함하는 시스템.