KR20150012837A - 3차원 수평 채널을 갖는 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

3차원 반도체 장치 및 그 제조방법에 관한 기술로, 3차원 반도체 장치는, 반도체 기판; 상기 반도체 기판 상부에 형성되는 절연막; 상기 절연막 상부에 형성되는 소스 및 드레인 영역을 구비하는 액티브 라인; 상기 소스 및 드레인 영역 사이의 영역에 해당하는 상기 액티브 라인 상부에 위치되며, 상기 액티브 라인과 실질적으로 수직인 방향으로 연장되는 게이트 전극; 및 상기 소스 영역과 전기적으로 연결되도록 형성되며, 상기 게이트 전극 사이에 공간에 상기 게이트 전극과 실질적으로 평행하게 연장되는 라인형 공통 소스 노드를 포함할 수 있다.

Description

3차원 수평 채널을 갖는 반도체 장치 및 그 제조방법{3 Dimension Semiconductor Device Having a lateral channel And Method of Manufacturing The same}
본 발명은 반도체 집적 회로 장치에 관한 것으로, 보다 구체적으로는 3차원 수평 채널을 갖는 반도체 장치 및 그 제조방법에 관한 것이다.
모바일 및 디지털 정보 통신과 가전 산업의 급속한 발전에 따라, 기존의 전자의 전하 제어에 기반을 둔 소자 연구는 한계에 봉착할 것으로 전망된다. 이에, 기존 전자 전하 소자의 개념이 아닌 새로운 개념의 신 기능성 메모리 장치의 개발이 요구되고 있다. 특히, 주요 정보 기기의 메모리의 대용량화 요구를 충족시키기 위해, 차세대 대용량 초고속 및 초전력 메모리 장치의 개발이 필요하다.
현재, 차세대 메모리 장치로서 저항 소자를 메모리 매체로 사용하는 저항 변화 메모리 장치가 제안되고 있다. 대표적인 저항 변화 메모리 장치로는, 상변화 메모리 장치, 저항 메모리 장치 및 자기 저항 메모리 장치등이 있다.
저항 변화 메모리 장치는 일반적으로 스위칭 소자 및 저항 소자로 구성되는 메모리 셀들을 포함하고, 저항 소자의 상태에 따라 "0" 또는 "1"의 데이터를 저장하게 된다.
하지만, 저항 변화 메모리 장치 또한 집적 밀도 개선이 최우선 과제이며, 좁은 면적에 최대의 메모리 셀을 집적시키는 것이 관건이다.
현재, 저항 변화 메모리 장치 역시 3차원 구조로 소자를 구성하는 방법이 제안되고 있으며, 보다 좁은 선폭을 가지며 안정적으로 복수 개의 메모리 셀을 적층하는 방식에 대한 요구가 높아지고 있다.
대표적인 3차원 구조의 저항 변화 메모리 장치는 수직 필라(pillar)를 이용하여 스위칭 소자를 제작하는 방법이 있다. 그러나, 수직 필라를 이용하는 방식은 제조 공정이 복잡하고, 수직 필라의 높이로 인해 어스펙트비가 커지는 문제점이 있으며, 이로 인해, 구조적으로 불안하다는 문제점이 지적되고 있다.
3차원 수직 필라 구조의 문제점을 보완하기 위하여, 3차원 수평 채널 구조가 제안되었다. 3차원 수평 채널 구조는 기존의 베리드(buried) 타입과 달리, 수평 채널을 갖는 액티브 영역(수평 핀 구조 혹은 수평 채널 영역)을 반도체 기판 상부에 3차원 구조로 형성하는 기술이다. 일반적인 3차원 수평 채널 반도체 장치는 수평 핀 구조가 공통 소스 노드를 통해 반도체 기판과 전기적으로 연결된다.
그런데, 3차원 수평 채널 반도체 장치는 채널 액티브 영역과 공통 소스 노드간을 얼라인하는 공정 및 채널 액티브 영역 상부에 게이트(워드 라인)을 얼라인하는 공정이 수반되어야 한다. 그러므로, 제조 공정중 오정렬과 같은 공정 불량이 유발될 수 있다.
본 발명은 안정적인 구조적 특성 및 전기적 특성을 갖는 3차원 수평 채널을 갖는 반도체 장치 및 그 제조방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체 장치는, 반도체 기판, 상기 반도체 기판 상부에 형성되는 절연막, 상기 절연막 상부에 형성되는 소스 및 드레인 영역을 구비하는 액티브 라인, 상기 소스 및 드레인 영역 사이의 영역에 해당하는 상기 액티브 라인 상부에 위치되며, 상기 액티브 라인과 실질적으로 수직인 방향으로 연장되는 게이트 전극, 및 상기 소스 영역과 전기적으로 연결되도록 형성되며 상기 게이트 전극 사이에 공간에 상기 게이트 전극과 실질적으로 평행하게 연장되는 라인형 공통 소스 노드를 포함할 수 있다.
또한, 본 발명의 일 실시예에 따른 반도체 장치는, 반도체 기판, 상기 반도체 기판 상부에 부유되며, 제 1 방향을 따라 평행하게 연장되는 복수의 액티브 라인, 상기 액티브 라인 상부에 형성되며, 상기 액티브 라인과 실질적으로 직교하는 제 2 방향을 따라 평행하게 연장되는 복수의 게이트 전극, 상기 액티브 라인 상부에 형성되며, 상기 액티브 라인과 실질적으로 직교하는 제 2 방향을 따라 평행하게 연장되면서, 상기 복수의 게이트 전극 사이에 위치되는 라인 형태의 복수의 공통 소스 노드, 상기 게이트 전극 일측의 액티브 라인에 각각 형성되는 드레인 영역, 및 상기 게이트 전극 타측의 액티브 라인에 각각 형성되는 소스 영역을 포함할 수 있다.
또한, 본 발명의 일 실시예에 따른 반도체 제조방법은, 반도체 기판 상부에 제 1 반도체층 및 제 2 반도체층을 순차적으로 적층하는 단계, 상기 제 2 반도체층 및 제 1 반도체층을 패터닝하여 액티브 라인을 형성하는 단계, 상기 액티브 라인의 소정 영역에 소스 영역 및 드레인 영역을 형성하는 단계, 상기 액티브 라인을 구성하는 상기 제 1 반도체층 전체를 산화시키고, 상기 제 2 반도체층 표면에 절연막을 형성하는 단계, 상기 소스 영역 및 드레인 영역 상부를 지나도록 상기 액티브 라인과 교차하는 라인 형태의 더미 패턴을 형성하는 단계, 상기 더미 패턴 사이의 상기 게이트 예정 영역에 게이트 전극을 형성하는 단계, 상기 소스 영역을 지나는 상기 더미 패턴을 선택적으로 제거하는 단계, 및 상기 노출된 소스 영역과 전기적으로 연결되도록 상기 더미 패턴이 제거된 영역에 라인 형태의 공통 소스 노드을 형성하는 단계를 포함한다.
본 실시예에 따른 3차원 수평 채널 영역을 갖는 반도체 장치는 액티브 라인을 횡단(또는 종단)하는 라인형 공통 소스 노드를 구비할 수 있다. 이러한 라인형 공통 소스 노드는 복잡한 얼라인 공정 및 액티브 라인 하부의 제 1 반도체층을 부분적인 산화 공정이 요구되지 않으므로, 공정 에러를 줄일 수 있다. 또한, 수평 채널 구조를 이용하므로써, 반도체 장치의 어스펙트비를 개선할 수 있으며, 공통 소스 노드가 기존 패턴의 구조에서 라인의 형태로 변경됨에 따라, 전류 배출 면적 역시 증대되기 때문에, 전기적 인터랙션(interaction) 특성을 개선할 수 있다. 안정적으로 반도체 기판에 전류를 제공할 수 있으며, 리닝(leaning)과 같은 구조적인 문제점 역시 개선할 수 있다.
또한, 게이트 전극을 메탈층을 이용하여 형성할 수 있어, 게이트 전극의 도전 특성 역시 개선할 수 있다.
도 1a 내지 도 1e는 본 발명의 일 실시예에 따른 3차원 수평 채널을 갖는 반도체 장치의 제조방법을 설명하기 위한 평면도이다.
도 2a 내지 도 2e는 도 1a 내지 도 1e의 II-II'선을 따라 절단하여 나타낸 단면도이다.
도 3a 내지 도 3e는 도 1a 내지 도 1e의 III-III'선을 따라 절단하여 나타낸 단면도이다.
도 4a 내지 도 4e는 도 1a 내지 도 1e의 IV-IV'선을 따라 절단하여 나타낸 단면도이다.
도 5는 본 발명의 일 실시예에 따른 3차원 수평 채널을 갖는 반도체 장치의 사시도이다.
도 6은 본 발명의 일 실시예에 따른 마이크로프로세서를 보여주는 블록도이다.
도 7은 본 발명의 일 실시예에 따른 프로세서를 보여주는 블록도이다.
도 8은 본 발명의 일 실시예에 따른 시스템을 보여주는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
본 실시예에서는, 반도체 장치 중, 저항 변화 메모리 장치를 예를 들어 설명할 것이다.
도 1a, 도 2a, 도 3a 및 도 4a를 참조하면, 반도체 기판(100) 상부에 제 1 반도체층(105) 및 제 2 반도체층(110)을 순차적으로 형성할 수 있다. 제 1 반도체층(105)과 제 2 반도체층(110)은 서로 상이한 식각 선택비 및 상이한 산화 속도를 갖는 막으로 형성될 수 있다. 제 1 반도체층(105)은 이후 공통 소스 노드를 한정하기 위한 층으로 예를 들어, SiGe층이 이용될 수 있다. 제 2 반도체층(110)은 접합 영역 및 채널 영역이 형성될 층으로, 제 1 반도체층(110)보다 두껍게 형성될 수 있다. 제 1 및 제 2 반도체층(105,115)은 완벽한 결정 상태를 가질 수 있도록 에피택셜 성장 방식으로 형성될 수 있다. 제 2 및 제 1 반도체층(110,105)은 핀(fin) 형태로 패터닝되어, 액티브 라인(F)을 형성한다. 액티브 라인(F)은 복수 개가 형성될 수 있고, 도 1a의 x 방향으로 평행하게 연장될 수 있다. 또한, 도 1a에서, GT_P는 게이트 예정 영역을 지시하고, DGT_P는 더미 게이트 예정 영역을 지시할 수 있다. 게이트 예정 영역(GT_P)은 복수 개가 평행하게 연장될 수 있으며, 상기 액티브 라인(F)과 실질적으로 수직을 이루도록 배열될 수 있다. 또한, 더미 게이트 예정 영역(DGT_P)은 두 개의 게이트 예정 영역(GT_P) 사이 마다 하나씩 형성되어, 실질적으로 셀을 분리할 수 있다. 또한, 도 1a에서 "PS"는 공통 소스 노드 예정 영역을 지시할 수 있다.
도 1b, 도 2b, 도 3b, 및 도 4b를 참조하면, 액티브 라인(F)이 형성된 결과물 상부에 더미층을 형성하고, 게이트 예정 영역(GT_P) 사이 및 게이트 예정 영역(GT_P)과 더미 게이트 예정 영역(DGT_P) 사이에 라인 형태로 상기 더미층이 위치하도록 패터닝하여, 라인 형태를 갖는 더미 패턴(120)을 형성한다. 더미 패턴(120)은 도전층, 예를 들어, 폴리실리콘막으로 형성될 수 있다.
상기 더미 패턴(120)을 형성하기 전에, 상기 제 1 물질층 패턴(120) 하부에 해당하는 제 2 반도체층(110)에 선택적으로 소스 및 드레인 영역(S,D)을 교대로 형성할 수 있다. 상기 소스 및 드레인 영역(S,D)을 형성하는 공정은 게이트 예정 영역(GT_P) 및 더미 게이트 예정 영역(DGT_P) 상부에 마스크를 형성하고 난 후, 진행될 수 있다.
소스 및 드레인 영역(S,D)을 형성하는 공정과 더미 패턴(120)을 형성하는 공정 사이에, 노출된 반도체 기판(100) 결과물을 산화하여, 제 1 및 제 2 절연막(115,117)을 형성할 수 있다. 제 1 절연막(115)은 상기 제 1 반도체층(105)을 산화시켜 얻어질 수 있다. 제 1 반도체층(105)의 산화는 노출된 제 1 반도체층(105)의 측면을 통해 산소가 공급되어 진행될 수 있다. 또한, 제 2 절연막(117)은 반도체 기판(100) 및 제 2 반도체층(110)의 표면을 산화시켜 얻어질 수 있다. 예를 들어, 제 1 반도체층(105)이 SiGe 물질로 형성되고, 제 2 반도체층(110) 및 반도체 기판(100)이 Si 물질로 형성되는 경우, SiGe 물질이 Si 물질보다 산화 속도가 빠르기 때문에, 제 1 반도체층(105)이 전체적으로 산화될 동안, 제 2 반도체층(110) 및 반도체 기판(100) 상부에는 제 1 절연막(115) 보다 얇은 제 2 절연막(117)이 형성될 수 있다. 또한, 도 4b에 도시된 바와 같이, 제 2 절연막(117)은 제 2 반도체층(110) 표면 전체에 걸쳐 형성될 수 있다.
경우에 따라, 상기 소스 및 드레인 영역(S,D)을 형성하는 단계와 상기 제 1 및 제 2 절연막을 형성하는 단계는 바꾸어 실시될 수도 있다.
도 1c, 도 2c, 도 3c 및 도 4c를 참조하면, 노출된 더미 패턴(120) 표면에 산화막(125)을 형성한다. 다음, 상기 게이트 예정 영역(GT_P) 및 더미 게이트 예정 영역(DGT_P) 각각에 게이트 도전층을 형성한다. 본 실시예에서 게이트 도전층은 금속 물질, 예를 들어, W, Cu, TiN, TaN, WN, MoN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoSiN, MoAlN, TaSiN, TaAlN, Ti, W, Mo, Ta, Tisi, TaSi, TiW, TiON, TiAlON, WON 및 TaON 중 선택되는 하나 이상의 물질로 구성될 수 있다. 상기 게이트 도전층을 상기 게이트 예정 영역(GT_P) 및 더미 게이트 예정 영역(DGT_P) 사이의 공간의 바닥부에 잔류할 수 있도록 에치백하여 게이트 전극(130)을 형성할 수 있다. 이때, 게이트 전극(130)은 상기 더미 패턴(120)과 산화막(125)에 의해 절연될 수 있다. 게이트 전극(130) 상부에 하드 마스크막(135)을 형성할 수 있다. 하드 마스크막(135)은 상기 게이트 예정 영역(GT_P) 및 더미 게이트 예정 영역(DGT_P) 사이의 공간이 매립될 수 있도록 형성될 수 있다.
도 1d, 도 2d, 도 3d 및 도 4d를 참조하면, 공통 소스 노드 예정 영역(PS) 상에 위치되는 더미 패턴(120)을 선택적으로 제거하여, 소스 홀(H)을 형성한다. 상기 소스 홀(H)을 형성하기 위한 공정 시, 마스크 공정을 이용할 수 있다. 상기 소스 홀(H)을 형성하기 위한 공정시, 오버 에치를 실시할 수 있다. 상기 오버 에치에 의해 소스 영역(S)이 표면이 일부 식각될 수 있다. 이때, 상기 도 4d는 소스 홀(H)을 따라 절단한 부분을 도시한다.
도 1e, 도 2e, 도 3e, 및 도 4e를 참조하면, 액티브 라인(F) 상의 더미 패턴(120), 즉, 드레인 영역(D) 상의 더미 패턴(120)을 선택적으로 제거시킨 다음, 드레인 영역(D) 상부의 제 2 절연막(117)을 선택적으로 제거할 수 있다.
상기 소스 홀(H) 및 드레인 영역(D) 상부에 도전층을 매립시킬 수 있다. 이때, 상기 도전층은 도핑된 폴리실리콘막이 이용될 수 있다. 매립된 상기 도전층 및 상기 더미 패턴(120)을 소정 두께 만큼 리세스하여, 소스 영역(S) 상에 공통 소스 노드(140)를 형성하고, 드레인 영역(D) 상부에 가열 전극(145)을 형성할 수 있다. 상기 리세스 공정에 의해, 상기 공통 소스 노드(140) 및 가열 전극(145) 상부에 가변 저항 영역을 형성할 수 있다.
상기 공통 소스 노드(140)는 소스 홀(H) 내부에 형성되기 때문에, 상기 게이트 전극(130)과 평행하는 라인 형태로 형성될 수 있다. 이에 따라, 상기 액티브 라인(F) 상에서는 상기 소스 영역(S)과 콘택될 수 있고, 액티브 라인(F) 사이의 공간에서는 반도체 기판(100)과 콘택될 수 있다.
공통 소스 노드(140) 및 가열 전극(145)이 형성된 결과물 상부에 스페이서용 절연막(150)을 증착할 수 있다. 공통 소스 노드(140) 상부의 스페이서용 절연막(150)이 차폐되도록 마스크 패턴(도시되지 않음)을 형성할 수 있다. 그 후, 노출된 상기 스페이서용 절연막(150)을 공지의 스페이서 식각 공정, 예를 들어, 비등방성 식각 공정을 이용하여 식각하므로써, 가열 전극(145) 상부의 상기 가변 저항 영역의 측벽에 스페이서(155)을 형성할 수 있다.
이때, 가열 전극(145)은 상기 스페이서(155)에 노출될 수 있으며, 상기 공통 소스 노드(140)는 상기 스페이서용 절연막(150)에 의해 차폐되어 질 수 있다. 다음, 상기 마스크 패턴을 공지의 방식으로 제거한다.
다음, 상기 가변 저항 영역이 매립되도록 가변 저항 물질층(160)을 형성할 수 있다. 가변 저항 물질층(160)은 저항 메모리의 재료인 PCMO막, 상변화 메모리의 재료인 칼코게나이드막, 자기 메모리의 재료인 자성층, STTMRAM의 재료인 자화 반전 소자층 또는 폴리머 메모리의 재료인 폴리머층들이 다양하게 이용될 수 있다. 이때, 가변 저항 물질층(160)은 상기 가열 전극(145)와 전기적으로 연결되는 반면, 상기 공통 소스 노드(140)와는 전기적으로 절연될 수 있다.
그후, 도면에 도시되지는 않았지만, 상기 가변 저항 물질층(180) 상부에 비트 라인을 형성할 수 있다. 상기 비트 라인은 상기 게이트(160) 연장 방향과 실질적으로 직교하는 방향으로 형성될 수 있다.
본 실시예에 따르면, 공통 소스 노드(140)을 게이트 전극(130) 사이에 라인 형태로 형성시킴으로써, 별도의 얼라인 공정 및 복잡한 산화 제어 공정이 요구되지 않는다. 또한, 소스 영역(S)의 공통 소스 노드(140)는 소스 영역(S) 상부에 위치하고, 액티브 라인(F) 사이의 공간에서의 공통 소스 노드(140)는 기판과 콘택되도록 구성되기 때문에, 공통 소스 노드(140)를 통해 안정적으로 반도체 기판(100)으로 전류를 제공할 수 있다. 이에 따라, 자기 정렬적으로 공통 소스 노드 및 게이트가 형성되는 수평 채널 트랜지스터가 완성될 수 있다.
도 5를 참조하면, 본 실시예의 반도체 장치는, 반도체 기판(100) 상부에 제 1 절연막(115), 및 소스 영역(도시되지 않음) 및 드레인 영역(D)이 형성되어 있는 액티브 라인(F)이 형성되어 있다.
상기 소스 및 드레인 영역(D) 사이에 게이트 전극(130)이 상기 액티브 라인(F)과 실질적으로 수직을 이루도록 배열되고, 상기 게이트 전극(130) 사이에 상기 소스 영역과 콘택되도록 공통 소스 노드(140)가 형성될 수 있다.
드레인 영역(D) 상부에 가열 전극(145)이 형성되고, 가변 저항층(160)은 가열 전극(145)과는 전기적으로 콘택되고, 상기 공통 소스 노드(140)와는 절연되도록 형성될 수 있다.
본 실시예에 따른 3차원 수평 채널을 갖는 반도체 장치는 액티브 라인을 횡단(또는 종단)하는 라인형 공통 소스 노드를 구비할 수 있다. 이러한 라인형 공통 소스 노드는 복잡한 얼라인 공정 및 액티브 라인 하부의 제 1 반도체층을 부분적인 산화 공정이 요구되지 않으므로, 공정 에러를 줄일 수 있다. 또한, 수평 채널 구조를 이용하므로써, 반도체 장치의 어스펙트비를 개선할 수 있으며, 공통 소스 노드가 기존 패턴의 구조에서 라인의 형태로 변경됨에 따라, 전류 배출 면적 역시 증대되기 때문에, 전기적 인터랙션(interaction) 특성을 개선할 수 있다. 안정적으로 반도체 기판에 전류를 제공할 수 있으며, 리닝(leaning)과 같은 구조적인 문제점 역시 개선할 수 있다.
또한, 게이트 전극을 메탈층을 이용하여 형성할 수 있어, 게이트 전극의 도전 특성 역시 개선할 수 있다.
본 실시예에 따른 반도체 장치가 적용된 마이크로프로세서(Micro Processor Unit, 1000)는 도 6에 도시된 바와 같이, 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며 기억부(1010), 연산부(1020) 및 제어부(1030)를 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 처리장치 일 수 있다.
기억부(1010)는 프로세서 레지스터(Processor register) 또는 레지스터(Register)로 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분으로 데이터 레지스터, 주소 레지스터 및 부동 소수점 레지스터를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.
기억부(1010)는 반도체 장치의 실시예들 중 하나를 포함할 수 있다. 전술한 실시예에 따른 반도체 장치를 포함한 기억부(1010)는 공통 소스 노드가 라인 형태로 구성되는 수평 채널형 3차원 반도체 장치를 포함할 수 있다.
연산부(1020)는 마이크로프로세서(1000)의 내부에서 연산을 수행하는 부분으로 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행한다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU)를 포함할 수 있다.
제어부(1030)는 기억부(1010)나 연산부(1020) 및 마이크로프로세서(1000) 외부 장치로부터의 신호를 수신 받아 명령의 추출이나 해독, 입력이나 출력의 제어 등을 하고, 프로그램으로 나타내어진 처리를 실행한다.
본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있으며, 이 경우 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.
본 실시예에 따른 반도체 장치가 적용된 프로세서(1100)는 도 7에 도시된 바와 같이, 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행하는 마이크로프로세서 이외의 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있으며 코어부(1110), 캐시 메모리부(1120) 및 버스 인터페이스(1130)를 포함할 수 있다. 본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로 기억부(1111), 연산부(1112), 제어부(1113)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등 각종 시스템 온 칩(System on Chip; SoC)일 수 있다.
기억부(1111)는 프로세서 레지스터(Processor register) 또는 레지스터(Register)로 프로세서(1100) 내에서 데이터를 저장하는 부분으로 데이터 레지스터, 주소 레지스터 및 부동 소수점 레지스터를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1111)는 연산부(1112)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 연산부(1112)는 프로세서(1100)의 내부에서 연산을 수행하는 부분으로 제어부(1113)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행한다. 연산부(1112)는 하나 이상의 산술 놀리 연산 장치(Arithmetic and Logic Unit; ALU)를 포함할 수 있다. 제어부(1113)는 기억부(1111)나 연산부(1112) 및 프로세서(1100) 외부 장치로부터의 신호를 수신 받아 명령의 추출이나 해독, 입력이나 출력의 제어 등을 하고, 프로그램으로 나타내어진 처리를 실행한다.
캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와는 달리 저속의 외부 장치의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123)를 포함할 수 있다. 일반적으로 캐시 메모리부(1120)는 1차, 2차 저장부(1121, 1122)를 포함하며 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 어느 하나 이상의 저장부는 전술한 반도체 장치의 실시예들 중 하나를 포함할 수 있다. 전술한 실시예에 따른 반도체 장치를 포함한 캐시 메모리부(1120)는 공통 소스 노드가 라인 형태로 구성되는 수평 채널형 3차원 반도체 장치가 이용될 수 있다. 또한, 도 5에 있어서, 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)는 모두 코어부(1110)의 외부에 구성될 수 있으며, 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다. 또한, 캐시 메모리부(1120)의 1차 저장부(1121)는 코어부(1110)의 내부에 위치할 수 있으며 2차 저장부(1122) 및 3차 저장부(1123)는 코어부(1110)의 외부에 구성하여 처리 속도 보완을 위한 기능을 좀 더 강화시킬 수 있다.
버스 인터페이스(1430)는 코어부(1110)와 캐시 메모리부(1120)를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 버스 인터페이스(1430)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 다수의 코어부(1110)를 포함할 경우, 캐시 메모리부(1120)의 1차 저장부(1121)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고 2차 저장부(1122)와 3차 저장부(1123)는 하나로 다수의 코어부(1110)의 외부에 버스 인터페이스(1430)를 통해 공유되도록 구성될 수 있다. 여기서, 1차 저장부(1121)의 처리 속도가 2차, 3차 저장부(1122, 1123)의 처리 속도보다 빠를 수 있다.
본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신 할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170)를 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈을 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1430)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.
여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory) 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), Nor Flash Memory, NAND Flash Memory, 상변화 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM) 등을 포함할 수 있다. 본 실시예에 따른 반도체 장치는 상기 임베디드 메모리(1140)에도 적용될 수 있음은 물론이다.
통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈과 무선 네트워크와 연결할 수 있는 모듈을 모두 포함할 수 있다. 유선 네트워크 모듈은 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 관리하기 위한 것으로 각종 메모리 컨트롤러, IDE(Integrated Device ElectroniP_CS), SATA(Serial Advanced Technology Attachment), SP_CSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함 할 수 있다.
미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하여 영상, 음성 및 기타 형태로 전달되도록 외부 인터페이스 장치로 출력하는 그래픽 처리 장치(GraphiP_CS Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.
또한, 본 발명의 실시예에 따른 반도체 장치가 적용되는 시스템(1200)은 도 8에 도시된 바와 같이, 데이터를 처리하는 장치로 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있으며 프로세서(1210), 주기억 장치(1220), 보조기억 장치(1230), 인터페이스 장치(1240)를 포함할 수 있다. 본 실시예의 시스템은 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(TelematiP_CS), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.
프로세서(1210)는 입력된 명령어의 해석과 시스템에 저장된 자료의 연산, 비교 등의 처리를 제어하는 시스템의 핵심적인 구성으로 마이크로프로세서(Micro Processor Unit; MPU), 중앙 처리 장치(Central Processing Unit; CPU), 싱글/멀티 코어 프로세서(Single/Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP), 디지털 신호 처리 장치(Digital Signal Processor; DSP) 등으로 구성할 일 수 있다.
주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램이나 자료를 이동시켜 실행시킬 수 있는 기억장소로 전원이 끊어져도 기억된 내용이 보존되며 전술한 실시예에 따른 반도체 장치를 포함할 수 있다. 주기억장치(1220)는 공통 소스 노드가 라인 형태로 구성되는 수평 채널형 3차원 반도체 장치를 포함할 수 있다.
본 실시예에 따른 주기억장치(1220)는 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 더 포함 할 수 있다. 이와는 다르게, 주기억장치(1220)는 본 발명의 실시예에 따른 반도체 장치를 포함하지 않고 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 포함 할 수 있다.
보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있으며 전술한 실시예에 따른 반도체 장치를 포함할 수 있다. 보조기억장치(1230) 역시 공통 소스 노드가 라인 형태로 구성되는 수평 채널형 3차원 반도체 장치를 포함할 수 있다.
본 실시예에 따른 보조기억장치(1230)는 면적을 줄일 수 있으므로 시스템(1200)의 사이즈를 줄이고 휴대성을 높일 수 있다. 더불어, 보조기억장치(1230)는 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템을 더 포함할 수 있다. 이와는 다르게, 보조기억장치(1230)는 전술한 실시예의 반도체 장치를 포함하지 않고 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 10의 1300 참조)들을 포함할 수 있다.
인터페이스 장치(1240)는 본 실시예의 시스템과 외부 장치의 명령 및 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID)들 및 통신장치일 수 있다. 통신장치는 유선 네트워크와 연결할 수 있는 모듈과 무선 네트워크와 연결할 수 있는 모듈을 모두 포함할 수 있다. 유선 네트워크 모듈은 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
100 : 반도체 기판 105 : 제 1 반도체층
110 : 제 2 반도체층 115 : 제 1 절연막
117 : 제 2 절연막 120 : 더미 패턴
125 : 산화막 130 : 게이트 전극
140 : 공통 소스 노드 145 : 가열 전극

Claims (22)

  1. 반도체 기판;
    상기 반도체 기판 상부에 형성되는 절연막;
    상기 절연막 상부에 형성되는 소스 및 드레인 영역을 구비하는 액티브 라인;
    상기 소스 및 드레인 영역 사이의 영역에 해당하는 상기 액티브 라인 상부에 위치되며, 상기 액티브 라인과 실질적으로 수직인 방향으로 연장되는 게이트 전극; 및
    상기 소스 영역과 전기적으로 연결되도록 형성되며, 상기 게이트 전극 사이에 공간에 상기 게이트 전극과 실질적으로 평행하게 연장되는 라인형 공통 소스 노드를 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 드레인 영역 상부에 형성되는 가열 전극을 더 포함하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 가열 전극 및 상기 공통 소스 노드 상부에 각각 형성되는 가변 저항을 더 포함하며,
    상기 가변 저항은 상기 가열 전극과는 전기적으로 연결되고, 상기 공통 소스 노드와는 전기적으로 절연되도록 구성되는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 게이트 전극 상부 각각에 일정 높이의 하드 마스크막이 더 형성되며,
    상기 하드 마스크 사이에 상기 가열 전극 및 가변 저항이 위치되는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 게이트 전극과 상기 액티브 라인 사이, 상기 게이트와 상기 공통 소스 노드 사이, 및 상기 게이트와 가열 전극 사이에 각각 절연막이 더 개재되어 있는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 게이트 전극은 W, Cu, TiN, TaN, WN, MoN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoSiN, MoAlN, TaSiN, TaAlN, Ti, W, Mo, Ta, Tisi, TaSi, TiW, TiON, TiAlON, WON 및 TaON 중 선택되는 하나 이상의 물질로 구성되는 반도체 장치.
  7. 반도체 기판;
    상기 반도체 기판 상부에 부유되며, 제 1 방향을 따라 평행하게 연장되는 복수의 액티브 라인;
    상기 액티브 라인 상부에 형성되며, 상기 액티브 라인과 실질적으로 직교하는 제 2 방향을 따라 평행하게 연장되는 복수의 게이트 전극;
    상기 액티브 라인 상부에 형성되며, 상기 액티브 라인과 실질적으로 직교하는 제 2 방향을 따라 평행하게 연장되면서, 상기 복수의 게이트 전극 사이에 위치되는 라인 형태의 복수의 공통 소스 노드;
    상기 게이트 전극 일측의 액티브 라인에 각각 형성되는 드레인 영역; 및
    상기 게이트 전극 타측의 액티브 라인에 각각 형성되는 소스 영역을 포함하는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 공통 소스 노드는 상기 액티브 라인 상에서는 상기 소스 영역과 전기적으로 연결되도록 형성되고, 상기 반도체 기판 상부에서는 상기 반도체 기판과 전기적으로 연결되도록 형성되는 반도체 장치.
  9. 제 7 항에 있어서,
    상기 반도체 기판과 상기 액티브 라인 사이에 절연막이 더 개재되어 있는 반도체 장치.
  10. 제 7 항에 있어서,
    상기 드레인 영역 상부에 형성되는 가열 전극을 더 포함하는 반도체 장치.
  11. 제 10 항에 있어서,
    상기 가열 전극 및 상기 공통 소스 노드 상부에 각각 형성되는 가변 저항을 더 포함하며,
    상기 가변 저항은 상기 가열 전극과는 전기적으로 연결되고, 상기 공통 소스 노드와는 전기적으로 절연되도록 구성되는 반도체 장치.
  12. 제 11 항에 있어서,
    상기 게이트 전극 상부 각각에 일정 높이의 하드 마스크막이 더 형성되며,
    상기 하드 마스크 사이에 상기 가열 전극 및 가변 저항이 위치되는 반도체 장치.
  13. 제 7 항에 있어서,
    상기 게이트 전극과 상기 액티브 라인 사이, 상기 게이트와 상기 공통 소스 노드 사이, 및 상기 게이트와 가열 전극 사이에 각각 절연막이 더 개재되어 있는 반도체 장치.
  14. 제 7 항에 있어서,
    상기 게이트 전극은 W, Cu, TiN, TaN, WN, MoN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoSiN, MoAlN, TaSiN, TaAlN, Ti, W, Mo, Ta, Tisi, TaSi, TiW, TiON, TiAlON, WON 및 TaON 중 선택되는 하나 이상의 물질로 구성되는 반도체 장치.
  15. 반도체 기판 상부에 제 1 반도체층 및 제 2 반도체층을 순차적으로 적층하는 단계;
    상기 제 2 반도체층 및 제 1 반도체층을 패터닝하여 액티브 라인을 형성하는 단계;
    상기 액티브 라인의 소정 영역에 소스 영역 및 드레인 영역을 형성하는 단계;
    상기 액티브 라인을 구성하는 상기 제 1 반도체층 전체를 산화시키고, 상기 제 2 반도체층 표면에 절연막을 형성하는 단계;
    상기 소스 영역 및 드레인 영역 상부를 지나도록 상기 액티브 라인과 교차하는 라인 형태의 더미 패턴을 형성하는 단계;
    상기 더미 패턴 사이의 상기 게이트 예정 영역에 게이트 전극을 형성하는 단계;
    상기 소스 영역을 지나는 상기 더미 패턴을 선택적으로 제거하는 단계; 및
    상기 노출된 소스 영역과 전기적으로 연결되도록 상기 더미 패턴이 제거된 영역에 라인 형태의 공통 소스 노드을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  16. 제 15 항에 있어서,
    상기 제 1 반도체층은 상기 제 2 반도체층 보다 산화 속도가 빠른 막으로 형성하는 반도체 장치의 제조방법.
  17. 제 16 항에 있어서,
    상기 제 1 반도체층은 SiGe층으로 형성하고, 상기 제 2 반도체층은 Si층으로 형성하는 반도체 장치의 제조방법.
  18. 제 15 항에 있어서,
    상기 게이트 전극을 형성하는 단계는,
    상기 더미 패턴 사이의 공간이 매립되도록 도전층을 형성하는 단계; 및
    상기 도전층을 리세스하는 단계를 포함하는 반도체 장치의 제조방법.
  19. 제 15 항에 있어서,
    상기 게이트 전극을 형성하는 단계와, 상기 더미 패턴을 제거하는 단계 사이에 상기 게이트 전극 상부에 하드 마스크막을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  20. 제 13 항에 있어서,
    상기 소스 영역을 지나는 상기 더미 패턴을 선택적으로 제거하는 단계와 동시에, 상기 드레인 영역 상부에 위치하는 상기 더미 패턴을 선택적으로 제거하여 상기 소스 영역 및 드레인 영역을 노출시키는 단계를 더 포함하는 반도체 장치의 제조방법.
  21. 제 20 항에 있어서,
    상기 공통 소스 노드를 형성하는 단계와 동시에, 노출된 상기 드레인 영역 상부에 가열 전극을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  22. 제 21 항에 있어서,
    상기 가열 전극 및 상기 공통 소스 노드 상부에 상기 가열 전극은 노출시키고, 상기 공통 소스 노드는 차폐시키는 스페이서 절연막을 형성하는 단계; 및
    상기 가열 전극 및 상기 공통 소스 노드 상부에 가변 저항 물질층을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
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