JP2012174827A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】ヒータ電極と相変化材料の接触面積を縮小する。
【解決手段】半導体装置１は、スルーホール１０ａを有する層間絶縁膜１０と、スルーホール１０ａ内に設けられた相変化記憶素子Ｐ１とを備え、相変化記憶素子Ｐ１は、スルーホール１０ａの内壁に沿って設けられた筒型の導電膜である外部電極ＯＥと、外部電極ＯＥの内壁に沿って設けられ、かつ上端の一部が凹んで凹部１１ａを構成する筒型の絶縁膜であるバッファ絶縁膜１１と、凹部１１ａの内部を埋める相変化膜ＧＳＴと、相変化膜ＧＳＴの表面を含むバッファ絶縁膜１１の内壁に沿って設けられた導電膜である内部電極ＩＥとを有する。
【選択図】図１

Description

本発明は、半導体装置及びその製造方法に関し、特に相変化記憶素子を利用する半導体装置及びその製造方法に関する。
相変化材料と、この相変化材料を挟んで配置される上部電極及び下部電極（ヒータ電極）とによって構成される記憶素子（以下、「相変化記憶素子」という。）を備える相変化メモリ（ＰＲＡＭ：Phase change Random Access Memory）が知られている。特許文献１，２には、このような相変化メモリの一例が開示されている。相変化メモリでは、上部電極と下部電極の間に書き込み電流を流し、これによって生ずる熱で相変化材料を相変化させることによって、相変化記憶素子への書き込みが行われる。
上部電極はビット線を構成する導電体であり、相変化材料の上面と電気的に接続するよう配置される。下部電極は柱状の導電体であり、特許文献１，２にも示されるように、その上面と相変化材料の下面とが密着するように配置される。下部電極の下面は、コンタクトプラグを介してセルトランジスタの一方の拡散層と電気的に接続される。セルトランジスタの他方の拡散層はグランド配線に接続され、ゲート電極はワード線を構成する。以上の構成により、相変化メモリでは、選択されたワード線と選択されたビット線の交点にある相変化記憶素子について、書き込みや読み出しを行うことが可能になっている。
特開２００８−０７１７９７号公報 特開２００８−３１１６６４号公報
ところで、電流密度を高めて発熱効率を向上させるため、ヒータ電極（上部電極又は下部電極）と相変化材料の接触面積は小さい方が好ましい。ヒータ電極及び相変化材料は通常、絶縁膜に開けたスルーホール内に順次これらを積層することによって形成され、この方法によれば接触面積の下限は最小加工寸法によって決まるが、この下限を下回る接触面積を実現できる技術が求められている。
特許文献１の図１２や特許文献２の図１０には、そのような技術の一例が開示されている。これらの例では、ヒータ電極をリング状とし、その上面に同様なリング状で相変化材料を形成することで、接触面積の縮小を実現している。この他に、スルーホール内にサイドウォール絶縁膜を形成してスルーホールの径を縮小することで、接触面積の縮小を実現する技術も検討されている。しかしながら、いずれの技術によっても接触面積の縮小が十分に実現しているとは言い難く、接触面積をより一層縮小させられる技術が求められている。
本発明による半導体装置は、第１のスルーホールを有する層間絶縁膜と、前記第１のスルーホール内に設けられた第１の相変化記憶素子とを備え、前記第１の相変化記憶素子は、前記第１のスルーホールの内壁に沿って設けられた筒型の導電膜である第１の外部電極と、前記第１の外部電極の内壁に沿って設けられ、かつ上端の一部が凹んで第１の凹部を構成する略筒型の絶縁膜である第１のバッファ絶縁膜と、前記第１の凹部の内部を埋める第１の相変化膜と、前記第１の相変化膜の表面を含む前記第１のバッファ絶縁膜の内壁に沿って設けられた導電膜である第１の内部電極とを有することを特徴とする。
本発明による半導体装置の製造方法は、第１の層間絶縁膜を形成するステップと、前記第１の層間絶縁膜にスルーホールを形成するステップと、前記スルーホールの内壁に沿って有底筒型の導電膜である外部電極を形成するステップと、前記外部電極の内壁に沿って有底筒型の絶縁膜であるバッファ絶縁膜を形成するステップと、前記バッファ絶縁膜の内壁に沿って導電膜である内部電極を形成するステップと、表面を平坦化した後、第２の層間絶縁膜を形成するステップと、前記第２の層間絶縁膜に、前記バッファ絶縁膜の上面の一部を露出させる開口部を形成するステップと、前記開口部を通じて前記バッファ絶縁膜をエッチングすることにより、前記バッファ絶縁膜の上端に凹部を形成するステップと、前記凹部を埋める相変化膜を形成するステップとを備えることを特徴とする。
本発明によれば、第１のバッファ絶縁膜の上端すべてではなく、その一部のみに第１の相変化膜が形成される。さらに、第１の相変化膜とヒータ電極としての外部電極とが横方向に接触することになるので、第１の凹部の深さを調節することで外部電極と第１の相変化膜との接触面積を自由に調節できる。したがって、ヒータ電極と相変化材料の接触面積の縮小が実現される。また、平面視でリング状に形成される第１のバッファ絶縁膜のさらに一部分のみに凹部を設け、その凹部内に相変化膜を埋め込んで、閉じ込める構成となっているので、相変化膜の相変化領域を極めて微小な空間に限定することができ、繰り返し動作において相変化領域が経時変化して特性が変動する問題を回避することができる。
（ａ）は、本発明の好ましい第１の実施の形態による半導体装置の平面図であり、（ｂ）は、（ａ）のＡ−Ａ線断面に対応する半導体装置の断面図である。 （ａ）は、製造途中における本発明の好ましい第１の実施の形態による半導体装置の平面図である。（ｂ）は、（ａ）のＡ−Ａ線断面に対応する半導体装置の断面図である。 （ａ）は、製造途中における本発明の好ましい第１の実施の形態による半導体装置の平面図である。（ｂ）は、（ａ）のＡ−Ａ線断面に対応する半導体装置の断面図である。 （ａ）は、製造途中における本発明の好ましい第１の実施の形態による半導体装置の平面図である。（ｂ）は、（ａ）のＡ−Ａ線断面に対応する半導体装置の断面図である。 （ａ）は、製造途中における本発明の好ましい第１の実施の形態による半導体装置の平面図である。（ｂ）は、（ａ）のＡ−Ａ線断面に対応する半導体装置の断面図である。 （ａ）は、製造途中における本発明の好ましい第１の実施の形態による半導体装置の平面図である。（ｂ）は、（ａ）のＡ−Ａ線断面に対応する半導体装置の断面図である。 （ａ）は、本発明の好ましい第１の実施の形態の第１の変形例による半導体装置の平面図であり、（ｂ）は、（ａ）のＡ−Ａ線断面に対応する半導体装置の断面図である。 （ａ）は、本発明の好ましい第１の実施の形態の第２の変形例による半導体装置の平面図であり、（ｂ）は、（ａ）のＡ−Ａ線断面に対応する半導体装置の断面図である。 （ａ）は、製造途中における本発明の好ましい第２の実施の形態による半導体装置の平面図である。（ｂ）は、（ａ）のＡ−Ａ線断面に対応する半導体装置の断面図である。 （ａ）は、本発明の好ましい第２の実施の形態による半導体装置の平面図であり、（ｂ）は、（ａ）のＡ−Ａ線断面に対応する半導体装置の断面図である。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１（ａ）（ｂ）は、本発明の好ましい第１の実施の形態による半導体装置１の構成を示す図である。図１（ａ）は半導体装置１の平面図、図１（ｂ）は、図１（ａ）のＡ−Ａ線断面に対応する半導体装置１の断面図となっている。なお、図１（ａ）では、後述する相変化記憶素子以外の各構造体を透過的に示している。
半導体装置１は例えばＰＲＡＭ(Phase change Random Access Memory)などの半導体記憶装置であり、それぞれｘ方向に延伸する複数のビット線ＢＬと、それぞれｙ方向（ｘ方向と直交する方向）に延伸する複数のワード線ＷＬとを備えている。図１及び後掲の各図には、ビット線ＢＬとワード線ＷＬをそれぞれ２本ずつのみ図示しているが、実際にはより多数のこれらが配置される。
半導体装置１では、ビット線ＢＬとワード線ＷＬの交点ごとに、メモリセルが設けられる。図１（ａ）には、このうち４つのメモリセルのみを示しており、以下では、これら４つのメモリセルを特に区別して説明する必要がある場合、これらのうち図面右下のものを第１のメモリセルＳ１、第１のメモリセルＳ１とｘ方向に隣接するものを第２のメモリセルＳ２、第１のメモリセルＳ１とｙ方向に隣接するものを第３のメモリセルＳ３、残りの１つを第４のメモリセルＳ４と称する。
各メモリセルは、相変化記憶素子とセルトランジスタとによって構成される。以下では、第ｎのメモリセルＳｎに属する相変化記憶素子及びセルトランジスタをそれぞれ、第ｎの相変化記憶素子Ｐｎ及び第ｎのセルトランジスタＴｎと称する（ｎは１〜４の整数）。図１（ｂ）には、このうち第１及び第２の相変化記憶素子Ｐ１，Ｐ２と、第１及び第２のセルトランジスタＴ１，Ｔ２のみが示されている。
半導体装置１は、図１（ｂ）に示すように、単結晶基板（シリコン基板）２を備えている。基板２の表面には、素子分離領域３が形成される。素子分離領域３は、ｘ方向に延伸する部分とｙ方向に延伸する部分とを有し、これらによって複数の活性領域がマトリクス状に区画される。１つの活性領域には１本のビット線ＢＬと２本のワード線ＷＬが対応しており、したがって、１つの活性領域には２つのメモリセルが含まれる。図１（ａ）の例では、第１及び第２のメモリセルＳ１，Ｓ２は活性領域Ｋ１に含まれ、第３及び第４のメモリセルＳ３，Ｓ４は、活性領域Ｋ１とｙ方向に隣接する活性領域Ｋ２に含まれる。
以下、メモリセルの構造について、図１（ｂ）を参照しながら具体的に説明する。なお、本実施の形態では、セルトランジスタがいわゆるプレーナ型である場合を例にとって説明するが、本発明の特徴は相変化記憶素子部分にあり、セルトランジスタの構造はどのようなものであっても構わない。例えば、基板に形成した溝内にゲート絶縁膜を介してゲート電極を埋め込んで形成される立体型のセルトランジスタなど、他の種類のセルトランジスタを用いても構わない。
活性領域の内側では、図１（ｂ）に示すように、ｘ方向の中ほどに不純物拡散領域４が設けられ、ｘ方向の両端に不純物拡散領域５が設けられる。これら不純物拡散領域４，５は、基板２中の不純物と逆の導電型を有する不純物を、基板２の表面に注入することによって形成される。
不純物拡散領域４，５の間の基板２表面には、図１（ｂ）に示すように、ごく薄いゲート絶縁膜６を介してワード線ＷＬが配線される。ワード線ＷＬはセルトランジスタのゲート（制御電極）となり、不純物拡散領域４，５はソース／ドレインの一方及び他方（一方及び他方の被制御電極）となる。ｙ方向に隣接するセルトランジスタの間では、共通のワード線ＷＬが制御電極となる。
図１（ａ）の例では、第１のセルトランジスタＴ１（第１のメモリセルＳ１に含まれるセルトランジスタ。以下同様。）と第３のセルトランジスタＴ３とは互いにｙ方向に隣接しており、したがって、共通のワード線ＷＬを制御電極としている。同様に、第２のセルトランジスタＴ２と第４のセルトランジスタＴ４とは互いにｙ方向に隣接しており、したがって、共通のワード線ＷＬを制御電極としている。
基板２の表面には、図１（ｂ）に示すように、シリコン酸化膜からなる層間絶縁膜７が成膜され、ワード線ＷＬはこの層間絶縁膜７の内部に埋め込まれる。層間絶縁膜７の内部には、平面的に見て２本のワード線ＷＬの間の位置に、接地電位が供給されるプレート配線ＰＬも埋め込まれる。プレート配線ＰＬは、図１（ａ）に示すようにワード線ＷＬと同様にｙ方向に延伸する配線であり、ワード線ＷＬとは電気的に絶縁されている。プレート配線ＰＬは、層間絶縁膜７に設けられたコンタクトプラグ８によって、不純物拡散領域４と電気的に接続している。したがって、不純物拡散領域４の電位は、常時接地電位に維持される。プレート配線ＰＬは、基板２の表面より上方に配置されているが、基板２の内部に埋め込んで設けることもできる。
層間絶縁膜７の内部には、ストレージノードコンタクトプラグ９も設けられる。ストレージノードコンタクトプラグ９は、不純物拡散領域５ごとに層間絶縁膜７を貫通して設けられ、下面で対応する不純物拡散領域５と接続し、上面で対応する相変化記憶素子の外部電極ＯＥ（後述）と接続する。したがって、不純物拡散領域５と、対応する相変化記憶素子の外部電極ＯＥとは、ストレージノードコンタクトプラグ９によって電気的に接続される。
層間絶縁膜７の上面には、シリコン酸化膜からなる層間絶縁膜１０が成膜される。相変化記憶素子は、この層間絶縁膜１０を貫通するスルーホール１０ａ内に設けられる。具体的には、スルーホール１０ａ内に順次積層された外部電極ＯＥ、バッファ絶縁膜１１、内部電極ＩＥ、及びフィルイン絶縁膜１２と、相変化膜ＧＳＴとによって、相変化記憶素子が構成される。
より具体的には、外部電極ＯＥは、スルーホール１０ａの内壁に沿って設けられた有底筒型の導電膜である。バッファ絶縁膜１１は、外部電極ＯＥの内壁に沿って設けられた有底筒型の絶縁膜であるが、その上端の一部が凹んで凹部１１ａを構成している。相変化膜ＧＳＴは、この凹部１１ａに埋め込まれた相変化材料である。内部電極ＩＥは、相変化膜ＧＳＴの表面を含むバッファ絶縁膜１１の内壁に沿って設けられた有底筒型の導電膜である。フィルイン絶縁膜１２は、内部電極ＩＥの内壁に沿って設けられた柱型の絶縁膜である。スルーホール１０ａは、Ｘ方向を長手方向とする一つの活性領域Ｋの長手方向の両端に位置するように対で設けられる。凹部１１ａは、対となるスルーホール１０ａが対向する側のバッファ絶縁膜１１の一部に設けられる。また、凹部１１ａ、すなわち相変化膜ＧＳＴは、対となるスルーホール１０ａの中心を結んだ線と少なくとも重なる位置に設けられる。
ここで、本発明において「筒型」とは、内部に１つの空間を有する平面形状を、その法線方向に積み重ねることによって得られる立体形状であり、底面、上面、及び側面を有している。上面は閉じられていないが、底面は閉じられている場合と閉じられていない場合とがあり、前者を「有底筒型」、後者を「無底筒型」という。また、本発明において「略筒型」「略有底筒型」「略無底筒型」とは、それぞれ「筒型」「有底筒型」「無底筒型」の上端の一部が凹んでいる立体形状をいう。さらに、本発明において「柱型」とは、「筒型」の内部空間を、「筒型」の構成材料と同じ材料によって埋めることで得られる立体形状である。
相変化膜ＧＳＴのｙ方向の幅は、外部電極ＯＥとの接触面積ができるだけ小さくなるように決定することが好ましい。本実施の形態では、ｙ方向の幅をリソグラフィで規定される最小加工寸法とする。例えば４０ｎｍとすることができる。一方で、半導体装置１では、凹部１１ａの深さを調節することによっても、外部電極ＯＥと相変化膜ＧＳＴとの接触面積を調節可能である。これは、相変化膜ＧＳＴと外部電極ＯＥとが、横方向に接触していることによる効果である。
層間絶縁膜１０の上面には、シリコン窒化膜からなる層間絶縁膜１３と、シリコン酸化膜からなる層間絶縁膜１４とが順次積層される。層間絶縁膜１４の上面にはビット線ＢＬが形成される。層間絶縁膜１３，１４には、図１（ｂ）に示すように、メモリセルごとにビット線コンタクトプラグ１５が設けられており、各メモリセルの内部電極ＩＥは、このビット線コンタクトプラグ１５を通じてビット線ＢＬと電気的に接続する。ｘ方向に並ぶ複数のビット線コンタクトプラグ１５の上面は、共通のビット線ＢＬと接する。したがって、ｘ方向に並ぶ各メモリセルの内部電極ＩＥは、共通のビット線ＢＬと電気的に接続する。
図１（ａ）の例では、第１の相変化記憶素子Ｐ１と第２の相変化記憶素子Ｐ２とは互いにｘ方向に隣接しており、したがって、これらの内部電極ＩＥは共通のビット線ＢＬに接続している。同様に、第３の相変化記憶素子Ｐ３と第４の相変化記憶素子Ｐ４とは互いにｘ方向に隣接しており、したがって、これらの内部電極ＩＥは共通のビット線ＢＬに接続している。
次に、以上説明した構造を有する半導体装置１の動作について説明する。以下では、第１のメモリセルＳ１に対して読み書きを行う場合を取り上げて説明するが、他のメモリセルでも同様である。
初めに、第１のメモリセルＳ１に対応するワード線ＷＬを活性化させる。これにより、第１のセルトランジスタＴ１がオンとなるので、第１の外部電極ＯＥ（第１の相変化記憶素子Ｐ１の外部電極ＯＥ）とプレート配線ＰＬとが電気的に接続される。したがって、第１の外部電極ＯＥに接地電位が供給される。
次に、第１のメモリセルＳ１に対応する対応するビット線ＢＬに、所定の電位を与える。この電位は、読み出しの場合と書き込みの場合とで異なる電位である。具体的には、まず読み出しの場合には、第１の相変化膜ＧＳＴ（第１の相変化記憶素子Ｐ１の相変化膜ＧＳＴ）が相変化を起こさない程度の相対的に低い電位を与える。この電位を与えた後のビット線ＢＬの電位は、第１の内部電極ＩＥ（第１の相変化記憶素子Ｐ１の内部電極ＩＥ）から第１の相変化膜ＧＳＴを通って第１の外部電極ＯＥに流れる電流によって若干低下するが、その低下の度合いは第１の相変化膜ＧＳＴの抵抗値によって異なる。具体的には、第１の相変化膜ＧＳＴの相状態が相対的に低抵抗な結晶相であれば、相対的に高抵抗なアモルファス相である場合に比べ、ビット線ＢＬの電位は大きく低下する。このような低下量の違いを検出することにより、第１の相変化膜ＧＳＴの相状態を読み出す。
一方、書き込みの場合には、第１の相変化膜ＧＳＴが相変化を起こす程度の相対的に高い電位を与える。また、第１の相変化膜ＧＳＴを高抵抗状態にするリセット動作と、第１の相変化膜ＧＳＴを低抵抗状態にするセット動作とでは、電位を上昇させた後の低下にかける時間を異ならせる。具体的には、リセット動作では、電位を上昇させた後、相対的に急激に電位を０に戻す。その結果、第１の相変化膜ＧＳＴは急激に冷やされ、高抵抗なアモルファス相となる。一方、セット動作では、電位を上昇させた後、相対的にゆっくりと電位を０に戻す。その結果、第１の相変化膜ＧＳＴは徐々に冷やされ、低抵抗な結晶相となる。以上のように、電位の低下時間を制御することで、第１の相変化膜ＧＳＴに所望の相状態を書き込む。
以上説明したように、半導体装置１によれば、筒型のバッファ絶縁膜１１の上端すべてではなく、その一部のみに相変化膜ＧＳＴが形成される。さらに、相変化膜ＧＳＴとヒータ電極としての外部電極ＯＥとが横方向に接触することになるので、凹部１１ａの深さを調節することで外部電極ＯＥと相変化膜ＧＳＴとの接触面積を自由に調節できる。したがって、ヒータ電極と相変化材料の接触面積の縮小が実現される。
また、平面視でリング状に形成されるバッファ絶縁膜１１のさらに一部分のみに凹部１１ａを設け、その凹部１１ａ内に相変化膜ＧＳＴを埋め込んで閉じ込める構成となっているので、相変化膜ＧＳＴの相変化領域を極めて微小な空間に限定することができ、繰り返し動作において相変化領域が経時変化して特性が変動する問題を回避することができる。
また、半導体装置１では、フィルイン絶縁膜１２を用いた分、内部電極ＩＥの体積が小さくなっている。したがって、内部電極ＩＥによるヒーターシンク効果が弱まり、発熱効率が向上している。
次に、半導体装置１の製造方法について説明する。
図２〜図６の（ａ）は、製造途中における半導体装置１の平面図である。また、図２〜図６の（ｂ）は、対応する（ａ）のＡ−Ａ線断面に対応する半導体装置１の断面図である。以下、これらの図を参照しながら、本実施の形態による半導体装置１の製造方法について説明する。
まず、図２に示すように、基板２の表面に素子分離領域３、不純物拡散領域４，５、ゲート絶縁膜６、ワード線ＷＬ、及び酸化シリコンからなる層間絶縁膜７の一部（プレート配線ＰＬの下面より下の部分）を形成し、この層間絶縁膜７の一部に不純物拡散層４の上面を露出させるスルーホールを形成する。そして、このスルーホール内に導電材料を埋め込むことで、コンタクトプラグ８を形成する。次いで、コンタクトプラグ８の上面と接するプレート配線ＰＬを形成し、さらに層間絶縁膜７の残部を成膜する。その後、層間絶縁膜７に不純物拡散層５の上面を露出させるスルーホールを形成し、このスルーホール内に導電材料を埋め込むことで、ストレージノードコンタクトプラグ９を形成する。
次に、層間絶縁膜７の表面を平坦化し、平坦化された表面に酸化シリコンからなる層間絶縁膜１０（第１の層間絶縁膜）を成膜する。そして、この層間絶縁膜１０に、ストレージノードコンタクトプラグ９の上面を露出させるスルーホール１０ａを形成する。スルーホール１０ａは、Ｘ方向に長手方向を有する活性領域Ｋの長手方向の両端に対となるように各々形成する。スルーホール１０ａの形成は、リソグラフィとドライエッチング技術を用いて行うことが好適である。また、スルーホール１０ａは、ストレージノードコンタクトプラグ９ごとに形成する。なお、スルーホール１０ａをドライエッチングする場合のエッチングストッパー膜として、層間絶縁膜７と層間絶縁膜１０の間に、シリコン窒化膜を形成しておくことが望ましい。
スルーホール１０ａを形成したら、基板２の全面に順次、導電材料、絶縁材料、導電材料、絶縁材料を成膜する。ここで成膜する導電材料としては、例えばタングステンなどの金属材料を用いることが好ましく、絶縁材料としてはシリコン窒化膜を用いることが好ましい。また、これらの各材料の成膜量は、２回目の導電材料の成膜後もスルーホール１０ａ内に空間が残り、最後の絶縁材料の成膜によって、この空間が埋められるように設定する。具体的には、スルーホール１０ａの直径が８０ｎｍであるとすると、順次成膜する導電材料、絶縁材料、導電材料の各膜厚（サイドウォール部分の膜厚）をそれぞれ、５ｎｍ，１５ｎｍ，１０ｎｍとすることが好ましい。したがって、最後の絶縁材料（フィルイン絶縁膜１２）が埋め込まれる空間の直径は２０ｎｍとなる。ただ、これらの寸法はスルーホール１０ａの直径が変われば、それに応じて変更可能である。
次に、表面を平坦化する。この平坦化は、ＣＭＰ(Chemical Mechanical Polishing)による研磨エッチバックを用いて行うことが好適である。ここまでの工程により、図２（ｂ）に示すように、スルーホール１０ａの内壁に沿って設けられた有底筒型の導電膜である外部電極ＯＥと、外部電極ＯＥの内壁（スルーホール１０ａの中心軸側の面）に沿って設けられた有底筒型の絶縁膜であるバッファ絶縁膜１１と、バッファ絶縁膜１１の内壁（スルーホール１０ａの中心軸側の面）に沿って設けられた有底筒型の導電膜である内部電極ＩＥと、内部電極ＩＥの内壁（スルーホール１０ａの中心軸側の面）に沿って設けられた柱型の絶縁膜であるフィルイン絶縁膜１２とが形成される。
次に、平坦化した表面に、シリコン酸化膜からなる層間絶縁膜２０（第２の層間絶縁膜）を形成する。そして、この層間絶縁膜２０に、バッファ絶縁膜１１の上面の一部を露出させる開口部２０ａを形成する。開口部２０ａは、ｘ方向に細長い長方形とし、図２（ａ）に示すように、同一活性領域内の２つの相変化記憶素子を一部分ずつ露出させる位置に設ける。
開口部２０ａの形成は、フォトリソグラフィとエッチングによって行う。本実施の形態では、開口部２０ａのｘ方向の幅は、２つの相変化記憶素子それぞれについて、内部電極ＩＥが一部露出し、かつ、対となるスルーホール１０ａが対向しない側のバッファ絶縁膜１１が露出しない程度とし、ｙ方向の幅は、最小加工寸法に等しい値とする。
続いて、シリコン窒化膜をエッチングすることにより、図３（ａ）（ｂ）に示すように、対となるスルーホール１０ａが対向する側に表面が露出しているバッファ絶縁膜１１の上端に凹部１１ａを形成する。凹部１１ａは、対となるスルーホール１０ａの中心を結んだ線と少なくとも重なる位置に形成される。このエッチングには、シリコン窒化膜のエッチングレートが相対的に高く、かつシリコン酸化膜並びに内部電極ＩＥ及外部電極ＯＥを構成する導電材料のエッチングレートが相対的に低い高選択エッチングを用いる。また、相変化膜が埋め込まれる複数の凹部１１ａの容積がばらつくことを回避するために、凹部１１ａの側壁を垂直にエッチングする必要がある。このために、プラズマを利用する公知の異方性ドライエッチング法を用いる。
シリコン窒化膜のドライエッチングにはＣＦ4などをソースガスとするフッ素含有プラズマが一般的に用いらている。しかし、上記のようなフロロカーボンガスプラズマでは酸化シリコン膜も同様の速度でエッチングされてしまい、シリコン窒化膜だけを高選択でエッチングすることが困難である。そこで、本実施例では酸化シリコン膜に対してシリコン窒化膜を高選択でエッチングするために、フロロメタンガスを用いる。例えば、ＣＨ３Ｆ（フロロメタン）やＣＨ２Ｆ２（ジフロロメタン）を用いる。これらのガスは、Ｈを含有している。このＨがシリコン窒化膜を構成する窒素（Ｎ）と反応し、ＮＨ化合物となって効果的にＮを離脱させることにより、シリコン窒化膜の高選択エッチに寄与する。これらのガスプラズマを用いた異方性ドライエッチングでは、シリコン窒化膜と酸化シリコン膜とのエッチング選択比を少なくとも５０とすることができる。これによりシリコン窒化膜のエッチング深さを５０ｎｍとした場合であっても、酸化シリコン膜のエッチング量は１ｎｍ程度であり、実質的にエッチングされない状態を維持することができる。本実施の形態ではエッチング深さを２０ｎｍとすることができる。なお、このエッチングにおいては、酸化シリコン膜（層間絶縁膜１０）の他、メタル膜も露出しているが、メタル膜についてはフッ素系プラズマではエッチングされないので問題とならない。
凹部１１ａを形成したら、図４（ａ）（ｂ）に示すように、全面に相変化材料２１を成膜する。この成膜には、ＣＶＤ(Chemical Vapor Deposition)法を用いることが好ましい。このときの相変化材料２１の成膜量は、少なくとも凹部１１ａを埋められる量とすることが必要であるが、実際には、図４（ｂ）に示すように、より厚く相変化材料２１を成膜することが好ましい。
次に、図５（ａ）（ｂ）に示すように、第２の層間絶縁膜２０の下面の位置まで、表面を平坦化する。この平坦化も、ＣＭＰによる研磨エッチバックを用いて行うことが好適である。この平坦化により、相変化材料２１は凹部１１ａの内部にのみ残り、相変化膜ＧＳＴを構成することになる。また、第２の層間絶縁膜２０はすべて除去される。
続いて、図６（ａ）（ｂ）に示すように、全面にシリコン窒化膜からなる層間絶縁膜１３を成膜し、さらにその上面に、シリコン酸化膜からなる層間絶縁膜１４を成膜する。このとき、層間絶縁膜１３，１４の膜厚はそれぞれ、１０ｎｍ，５０ｎｍとすることが好ましい。そして、図１（ｂ）に示したように、内部電極ＩＥを露出させる貫通孔１５ａを、層間絶縁膜１３，１４に形成する。貫通孔１５ａは、メモリセルごとに形成する。
貫通孔１５ａの形成にあたっては、まず初めに、フォトリソグラフィとドライエッチングにより、層間絶縁膜１４に貫通孔を形成する。このドライエッチングは、シリコン酸化膜のエッチングレートが相対的に高く、かつシリコン窒化膜のエッチングレートが相対的に低い高選択エッチングとする。高選択エッチングを用いるのは、貫通孔を確実に形成するために多少オーバーエッチングを行ったとしても、内部電極ＩＥ等が削れてしまうことのないようにするためである。層間絶縁膜１４の貫通孔が形成されたら、その底面に露出したシリコン窒化膜（層間絶縁膜１３の一部分）をエッチングにより除去することで、底面に内部電極ＩＥが露出した貫通孔１５ａを完成させる。なお、貫通孔１５ａの平面的な位置は、このとき外部電極ＯＥや相変化膜ＧＳＴが露出しないよう、図１（ｂ）に示すように、相変化膜ＧＳＴとは反対側の内部電極ＩＥの側面からフィルイン絶縁膜１２の上面に跨る位置とすることが好ましい。
貫通孔１５ａが形成されたら、その内部に導電材料を埋め込む。この埋め込みはＣＶＤ法によって行うことが好ましく、また、埋め込む導電材料としてはタングステンを用いることが好ましい。タングステン層の下層にライナー膜としての窒化チタン膜をＣＶＤ法によって形成してもよい。その後、再度表面を平坦化することで図１（ａ）（ｂ）に示したビット線コンタクトプラグ１５を形成し、さらに、その上面に接するビット線ＢＬを形成することで、半導体装置１が完成する。
以上説明したように、本製造方法によれば、図１（ａ）（ｂ）に示した半導体装置１を製造することが可能になる。
図７（ａ）（ｂ）は、本発明の好ましい第１の実施の形態の第１の変形例による半導体装置１の構成を示す図である。図７（ａ）は半導体装置１の平面図、図７（ｂ）は、図７（ａ）のＡ−Ａ線断面に対応する半導体装置１の断面図となっている。なお、図７（ａ）では、相変化記憶素子以外の各構造体を透過的に示している。
本変形例は、内部電極ＩＥの形状を変更したものである。具体的には、本変形例では、フィルイン絶縁膜１２を内部電極ＩＥと同一の材料で置き換えており、その結果、本変形例による内部電極ＩＥは、図７（ａ）（ｂ）に示すように、有底筒型ではなく柱型の導電膜となっている。
本変形例によれば、内部電極ＩＥの断面積が大きくなるので、ビット線コンタクトプラグ１５と内部電極ＩＥとの接続マージンを、より大きく確保することが可能になる。
図８（ａ）（ｂ）は、本発明の好ましい第１の実施の形態の第２の変形例による半導体装置１の構成を示す図である。図８（ａ）は半導体装置１の平面図、図８（ｂ）は、図１（ａ）のＡ−Ａ線断面に対応する半導体装置１の断面図となっている。なお、図８（ａ）では、相変化記憶素子以外の各構造体を透過的に示している。
本変形例は、相変化膜ＧＳＴのｙ方向の幅を最小加工寸法より狭くしたものである。上述したように、第１の実施の形態では、相変化膜ＧＳＴのｙ方向の幅は最小加工寸法であった。本変形例では、開口部２０ａの内側壁を覆うサイドウォール絶縁膜を形成することで、開口部２０ａのｙ方向の幅を実質的に縮めている。以下、詳しく説明する。
図９（ａ）（ｂ）は製造途中における半導体装置１を示す図であり、それぞれ図２（ａ）（ｂ）に対応している。同図に示すように、本変形例では、開口部２０ａの内側壁に、シリコン窒化膜からなるサイドウォール絶縁膜２２を形成している。図３（ａ）（ｂ）を参照しながら説明したバッファ絶縁膜１１のエッチングは、このサイドウォール絶縁膜２２の形成後に行う。これにより、凹部１１ａのｙ方向の幅がサイドウォール絶縁膜２２の分だけ小さくなるので、凹部１１ａの内部に形成される相変化膜ＧＳＴのｙ方向の幅も、サイドウォール絶縁膜２２の分だけ、最小加工寸法より小さくなる。
本変形例によれば、相変化膜ＧＳＴとヒータ電極としての外部電極ＯＥとの接触面積をより一層小さくすることができる。したがって、相変化膜ＧＳＴに書き込みを行う際の電流量を軽減できる。
図１０（ａ）（ｂ）は、本発明の好ましい第２の実施の形態による半導体装置１の構成を示す図である。図１０（ａ）は半導体装置１の平面図、図１０（ｂ）は、図１０（ａ）のＡ−Ａ線断面に対応する半導体装置１の断面図となっている。なお、図１０（ａ）では、相変化記憶素子及びビット線コンタクトプラグ以外の各構造体を透過的に示している。
本実施の形態による半導体装置１は、外部電極ＯＥ及びバッファ絶縁膜１１が無底筒型の導電膜であり、柱型の導電膜である内部電極ＩＥの底面が下方（基板２側）に向けて露出している点、相変化膜ＧＳＴが、バッファ絶縁膜１１の上端のうち、同一活性領域内のもう一つの相変化記憶素子から見て遠い部分に形成されている点、ビット線コンタクトプラグ１５に代え、同一活性領域内の２つのメモリセルに共通なビット線コンタクトプラグ１６が設けられている点で、第１の実施の形態の第１の変形例（図７）による半導体装置１と異なっている。
また、本実施の形態による半導体装置１では、ビット線コンタクトプラグ１６を介してビット線ＢＬと接続するのは外部電極ＯＥであり、ストレージノードコンタクトプラグ９を介してセルトランジスタと接続するのは内部電極ＩＥである。さらに、外部電極ＯＥの下面は、ストレージノードコンタクトプラグ９と接触しないよう、内部電極ＩＥの下面に比べて少し上の位置に設けられている。
以上の構成により、本実施の形態による半導体装置１によっても、第１の実施の形態と同様、ヒータ電極と相変化材料の接触面積の縮小が実現される。
次に、本実施の形態による半導体装置１のうち相変化記憶素子の製造方法について、簡単に説明する。
第１の実施の形態では、スルーホール１０ａ内に、導電材料（外部電極ＯＥ）、シリコン窒化膜（バッファ絶縁膜１１）、導電材料（内部電極ＩＥ）、絶縁材料（フィルイン絶縁膜１２）を順次成膜したが、本実施の形態では、初めにシリコン酸化膜と、外部電極ＯＥとなる導電材料とを順次スルーホール１０ａ内に成膜し、異方性エッチングにより底部の水平部分のみを除去する。次に、バッファ絶縁膜１１となるシリコン窒化膜をスルーホール１０ａ内に成膜し、異方性エッチングにより底部の水平部分のみを除去する。最後に、内部電極ＩＥとなる導電材料でスルーホール１０ａ内を埋める。
次に、表面を平坦化した後、バッファ絶縁膜１１のうち相変化膜ＧＳＴとなる位置に凹部１１ａを設け、その内部に相変化材料を埋め込み、さらに表面を平坦化することで、図１０（ｂ）に示すような形状の相変化記憶素子が得られる。
以上のように、本製造方法によれば、本実施の形態による相変化記憶素子を製造することが可能になる。本実施の形態による半導体装置１のその他の部分については、第１の実施の形態で説明したものと同様の製造方法によって製造可能である。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
例えば、第２の実施の形態による半導体装置１においても、第１の実施の形態と同様のフィルイン絶縁膜１２を用いることとしてもよい。こうすることで、内部電極ＩＥによるヒーターシンク効果が弱まり、発熱効率を向上させることが可能になる。
１ 半導体装置
２ 基板
３ 素子分離領域
４，５ 不純物拡散領域
６ ゲート絶縁膜
７ 層間絶縁膜
８ コンタクトプラグ
９ ストレージノードコンタクトプラグ
１０ 層間絶縁膜
１０ａ スルーホール
１１ バッファ絶縁膜
１１ａ 凹部
１２ フィルイン絶縁膜
１３，１４，２０ 層間絶縁膜
１５，１６ ビット線コンタクトプラグ
１５ａ 貫通孔
２０ａ 開口部
２１ 相変化材料
２２ サイドウォール絶縁膜
ＢＬ ビット線
ＧＳＴ 相変化膜
ＩＥ 内部電極
Ｋ１，Ｋ２ 活性領域
ＯＥ 外部電極
ＰＬ プレート配線
Ｓ１〜Ｓ４ メモリセル
ＷＬ ワード線

Claims (17)

  1. 第１のスルーホールを有する層間絶縁膜と、
    前記第１のスルーホール内に設けられた第１の相変化記憶素子とを備え、
    前記第１の相変化記憶素子は、
    前記第１のスルーホールの内壁に沿って設けられた筒型の導電膜である第１の外部電極と、
    前記第１の外部電極の内壁に沿って設けられ、かつ上端の一部が凹んで第１の凹部を構成する略筒型の絶縁膜である第１のバッファ絶縁膜と、
    前記第１の凹部の内部を埋める第１の相変化膜と、
    前記第１の相変化膜の表面を含む前記第１のバッファ絶縁膜の内壁に沿って設けられた導電膜である第１の内部電極とを有する
    ことを特徴とする半導体装置。
  2. 第１のセルトランジスタをさらに備え、
    前記第１の外部電極は有底筒型の導電膜であり、
    前記第１のバッファ絶縁膜は有底筒型の絶縁膜であり、
    前記第１の外部電極は、前記第１のセルトランジスタの一方の被制御電極と電気的に接続する
    ことを特徴とする請求項１に記載の半導体装置。
  3. ビット線をさらに備え、
    前記第１の内部電極は、前記ビット線と電気的に接続する
    ことを特徴とする請求項２に記載の半導体装置。
  4. 前記層間絶縁膜は、前記ビット線の延伸方向で前記第１のスルーホールと隣接する第２のスルーホールを有し、
    前記半導体装置は、前記第２のスルーホール内に設けられた第２の相変化記憶素子をさらに備え、
    前記第２の相変化記憶素子は、
    前記第２のスルーホールの内壁に沿って設けられた有底筒型の導電膜である第２の外部電極と、
    前記第２の外部電極の内壁に沿って設けられ、かつ上端の一部が凹んで第２の凹部を構成する有底筒型の第２のバッファ絶縁膜と、
    前記第２の凹部の内部を埋める第２の相変化膜と、
    前記第２の相変化膜の表面を含む前記第２のバッファ絶縁膜の内壁に沿って設けられた導電膜である第２の内部電極とを有し、
    前記半導体装置は、それぞれ前記第１及び第２の内部電極の上面に接する第１及び第２のビット線コンタクトプラグをさらに備え、
    前記ビット線は、前記第１のビット線コンタクトプラグの上面と前記第２のビット線コンタクトプラグの上面とに接することによって、前記第１及び第２の内部電極と電気的に接続する
    ことを特徴とする請求項３に記載の半導体装置。
  5. 前記層間絶縁膜は、前記第１の方向に垂直な第２の方向で前記第１のスルーホールと隣接する第３のスルーホールを有し、
    前記半導体装置は、前記第３のスルーホール内に第３の相変化記憶素子をさらに備え、
    前記第３の相変化記憶素子は、
    前記第３のスルーホールの内壁に沿って設けられた有底筒型の導電膜である第３の外部電極と、
    前記第３の外部電極の内壁に沿って設けられ、かつ上端の一部が凹んで第３の凹部を構成する略有底筒型の第３のバッファ絶縁膜と、
    前記第３の凹部の内部を埋める第３の相変化膜と、
    前記第３の相変化膜の表面を含む前記第３のバッファ絶縁膜の内壁に沿って設けられた導電膜である第３の内部電極とを有し、
    前記半導体装置は、
    第３のセルトランジスタと、
    前記ビット線と直交する方向に延伸するワード線とをさらに備え、
    前記第３の外部電極は、前記第３のセルトランジスタの一方の被制御電極と電気的に接続し、
    前記ワード線は、前記第１のセルトランジスタの制御電極と前記第３のセルトランジスタの制御電極とを構成する
    ことを特徴とする請求項４に記載の半導体装置。
  6. 第１のセルトランジスタをさらに備え、
    前記第１の外部電極は無底筒型の導電膜であり、
    前記第１のバッファ絶縁膜は無底筒型の絶縁膜であり、
    前記第１の内部電極は、前記第１のセルトランジスタの一方の被制御電極と電気的に接続する
    ことを特徴とする請求項１に記載の半導体装置。
  7. ビット線をさらに備え、
    前記第１の外部電極は、前記ビット線と電気的に接続する
    ことを特徴とする請求項６に記載の半導体装置。
  8. 前記層間絶縁膜は、前記ビット線の延伸方向で前記第１のスルーホールと隣接する第２のスルーホールを有し、
    前記半導体装置は、前記第２のスルーホール内に設けられた第２の相変化記憶素子をさらに備え、
    前記第２の相変化記憶素子は、
    前記第２のスルーホールの内壁に沿って設けられた無底筒型の導電膜である第２の外部電極と、
    前記第２の外部電極の内壁に沿って設けられ、かつ上端の一部が凹んで第２の凹部を構成する略無底筒型の第２のバッファ絶縁膜と、
    前記第２の凹部の内部を埋める第２の相変化膜と、
    前記第２の相変化膜の表面を含む前記第２のバッファ絶縁膜の内壁に沿って設けられた導電膜である第２の内部電極とを有し、
    前記半導体装置は、前記第１のスルーホールと前記第２のスルーホールの間に設けられ、かつ前記第１及び第２の外部電極の上面に接するビット線コンタクトプラグをさらに備え、
    前記ビット線は、前記ビット線コンタクトプラグの上面に接することによって、前記第１及び第２の内部電極と電気的に接続する
    ことを特徴とする請求項７に記載の半導体装置。
  9. 前記層間絶縁膜は、前記第１の方向に垂直な第２の方向で前記第１のスルーホールと隣接する第３のスルーホールを有し、
    前記半導体装置は、前記第３のスルーホール内に第３の相変化記憶素子をさらに備え、
    前記第３の相変化記憶素子は、
    前記第３のスルーホールの内壁に沿って設けられた無底筒型の導電膜である第３の外部電極と、
    前記第３の外部電極の内壁に沿って設けられ、かつ上端の一部が凹んで第３の凹部を構成する略無底筒型の第３のバッファ絶縁膜と、
    前記第３の凹部の内部を埋める第３の相変化膜と、
    前記第３の相変化膜の表面を含む前記第３のバッファ絶縁膜の内壁に沿って設けられた導電膜である第３の内部電極とを有し、
    前記半導体装置は、
    第３のセルトランジスタと、
    前記ビット線と直交する方向に延伸するワード線とをさらに備え、
    前記第３の内部電極は、前記第３のセルトランジスタの一方の被制御電極と電気的に接続し、
    前記ワード線は、前記第１のセルトランジスタの制御電極と前記第３のセルトランジスタの制御電極とを構成する
    ことを特徴とする請求項８に記載の半導体装置。
  10. 前記第１の内部電極は有底筒型の導電膜であり、
    前記第１の相変化記憶素子は、前記第１の内部電極の内壁に沿って設けられた柱型の絶縁膜であるフィルイン絶縁膜をさらに有する
    ことを特徴とする請求項１乃至９のいずれか一項に記載の半導体装置。
  11. 前記第１の内部電極は柱型の導電膜である
    ことを特徴とする請求項１乃至９のいずれか一項に記載の半導体装置。
  12. 前記第１の相変化膜のワード線延伸方向の幅は最小加工寸法より狭い
    ことを特徴とする請求項３に記載の半導体装置。
  13. 第１の層間絶縁膜を形成するステップと、
    前記第１の層間絶縁膜にスルーホールを形成するステップと、
    前記スルーホールの内壁に沿って有底筒型の導電膜である外部電極を形成するステップと、
    前記外部電極の内壁に沿って有底筒型の絶縁膜であるバッファ絶縁膜を形成するステップと、
    前記バッファ絶縁膜の内壁に沿って導電膜である内部電極を形成するステップと、
    表面を平坦化した後、第２の層間絶縁膜を形成するステップと、
    前記第２の層間絶縁膜に、前記バッファ絶縁膜の上面の一部を露出させる開口部を形成するステップと、
    前記開口部を通じて前記バッファ絶縁膜をエッチングすることにより、前記バッファ絶縁膜の上端に凹部を形成するステップと、
    前記凹部を埋める相変化膜を形成するステップと
    を備えることを特徴とする半導体装置の製造方法。
  14. 前記第１の内部電極は有底筒型の導電膜であり、
    前記内部電極の形成後、該内部電極の内壁に沿って柱型の絶縁膜であるフィルイン絶縁膜を形成するステップをさらに備える
    ことを特徴とする請求項１３に記載の半導体装置の製造方法。
  15. 前記第１の内部電極は柱型の導電膜である
    ことを特徴とする請求項１３に記載の半導体装置の製造方法。
  16. 前記開口部の内側壁を覆うサイドウォール絶縁膜を形成するステップをさらに備え、
    前記バッファ絶縁膜のエッチングは、前記サイドウォール絶縁膜の形成後に行う
    ことを特徴とする請求項１３乃至１５のいずれか一項に記載の半導体装置の製造方法。
  17. 前記相変化膜の形成後に表面を平坦化し、全面にシリコン窒化膜を成膜するステップと、
    前記シリコン窒化膜の上面にシリコン酸化膜を成膜するステップと、
    シリコン酸化膜のエッチングレートが相対的に高く、かつシリコン窒化膜のエッチングレートが相対的に低い高選択エッチングによって前記シリコン酸化膜に貫通孔を形成するステップと、
    前記シリコン窒化膜をエッチングすることにより、前記貫通孔の底面に前記第１の内部電極の上面を露出させるステップと、
    前記貫通孔の内部に導電材料を埋め込むことにより、ビット線コンタクトプラグを形成するステップと、
    前記ビット線コンタクトプラグの上面に接するビット線を形成するステップと
    を備えることを特徴とする請求項１３乃至１６のいずれか一項に記載の半導体装置の製造方法。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5658426B1 (ja) * 2013-10-03 2015-01-28 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置、及び、半導体装置の製造方法
JP5670606B1 (ja) * 2013-11-22 2015-02-18 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置、及び半導体装置の製造方法
KR101573145B1 (ko) * 2013-08-30 2015-12-01 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 가변 저항 메모리 구조물 및 그 형성 방법
JP2016066816A (ja) * 2015-12-24 2016-04-28 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 記憶装置

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150007520A (ko) * 2013-07-11 2015-01-21 에스케이하이닉스 주식회사 상변화 메모리 장치 및 그의 제조방법
KR20150012837A (ko) * 2013-07-26 2015-02-04 에스케이하이닉스 주식회사 3차원 수평 채널을 갖는 반도체 장치 및 그 제조방법
JP5838012B1 (ja) * 2014-02-28 2015-12-24 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置、及び半導体装置の製造方法
CN105449100B (zh) * 2014-08-27 2018-02-16 中芯国际集成电路制造(上海)有限公司 相变存储器及其形成方法
US10559625B1 (en) * 2018-08-08 2020-02-11 International Business Machines Corporation RRAM cells in crossbar array architecture
JP2021048160A (ja) * 2019-09-17 2021-03-25 キオクシア株式会社 半導体記憶装置
CN111146340B (zh) * 2019-12-19 2023-01-31 上海集成电路研发中心有限公司 一种相变存储器单元及其制备方法
US11489111B2 (en) * 2021-03-29 2022-11-01 International Business Machines Corporation Reversible resistive memory logic gate device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006295130A (ja) * 2005-03-15 2006-10-26 Elpida Memory Inc メモリ装置及びその製造方法
JP2007035683A (ja) * 2005-07-22 2007-02-08 Elpida Memory Inc 半導体装置及びその製造方法
JP2008131042A (ja) * 2006-11-17 2008-06-05 Qimonda North America Corp 側壁コンタクトを備えた相変化メモリセル
JP2008198979A (ja) * 2007-02-09 2008-08-28 Samsung Electronics Co Ltd マルチビット相転移メモリ素子及びその製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4267013B2 (ja) 2006-09-12 2009-05-27 エルピーダメモリ株式会社 半導体装置の製造方法
KR100888617B1 (ko) 2007-06-15 2009-03-17 삼성전자주식회사 상변화 메모리 장치 및 그 형성 방법
US7729162B2 (en) * 2007-10-09 2010-06-01 Ovonyx, Inc. Semiconductor phase change memory using multiple phase change layers
KR100979755B1 (ko) * 2008-03-28 2010-09-02 삼성전자주식회사 상변화 메모리 소자 및 그 제조방법들
US7969011B2 (en) * 2008-09-29 2011-06-28 Sandisk 3D Llc MIIM diodes having stacked structure

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006295130A (ja) * 2005-03-15 2006-10-26 Elpida Memory Inc メモリ装置及びその製造方法
JP2007035683A (ja) * 2005-07-22 2007-02-08 Elpida Memory Inc 半導体装置及びその製造方法
JP2008131042A (ja) * 2006-11-17 2008-06-05 Qimonda North America Corp 側壁コンタクトを備えた相変化メモリセル
JP2008198979A (ja) * 2007-02-09 2008-08-28 Samsung Electronics Co Ltd マルチビット相転移メモリ素子及びその製造方法

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101573145B1 (ko) * 2013-08-30 2015-12-01 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 가변 저항 메모리 구조물 및 그 형성 방법
US9419218B2 (en) 2013-08-30 2016-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Resistance variable memory structure and method of forming the same
US9837606B2 (en) 2013-08-30 2017-12-05 Taiwan Semiconductor Manufacturing Company, Ltd. Resistance variable memory structure and method of forming the same
US10164184B2 (en) 2013-08-30 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Resistance variable memory structure and method of forming the same
US10629811B2 (en) 2013-08-30 2020-04-21 Taiwan Semiconductor Manufacturing Company, Ltd. Resistance variable memory structure and method of forming the same
US10957852B2 (en) 2013-08-30 2021-03-23 Taiwan Semiconductor Manufacturing Company, Ltd. Resistance variable memory structure and method of forming the same
JP5658426B1 (ja) * 2013-10-03 2015-01-28 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置、及び、半導体装置の製造方法
WO2015049773A1 (ja) * 2013-10-03 2015-04-09 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置、及び、半導体装置の製造方法
US9929341B2 (en) 2013-10-03 2018-03-27 Unisantis Electronics Singapore Pte. Ltd. Semiconductor device and method for producing a semiconductor device
JP5670606B1 (ja) * 2013-11-22 2015-02-18 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置、及び半導体装置の製造方法
JP2016066816A (ja) * 2015-12-24 2016-04-28 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 記憶装置

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