JP2008131042A - 側壁コンタクトを備えた相変化メモリセル - Google Patents
側壁コンタクトを備えた相変化メモリセル Download PDFInfo
- Publication number
- JP2008131042A JP2008131042A JP2007294801A JP2007294801A JP2008131042A JP 2008131042 A JP2008131042 A JP 2008131042A JP 2007294801 A JP2007294801 A JP 2007294801A JP 2007294801 A JP2007294801 A JP 2007294801A JP 2008131042 A JP2008131042 A JP 2008131042A
- Authority
- JP
- Japan
- Prior art keywords
- phase change
- electrode
- memory cell
- change material
- sidewall
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000008859 change Effects 0.000 title abstract description 49
- 239000000463 material Substances 0.000 claims abstract description 123
- 239000012782 phase change material Substances 0.000 claims abstract description 117
- 238000002955 isolation Methods 0.000 claims abstract description 77
- 238000000034 method Methods 0.000 claims abstract description 20
- 239000011810 insulating material Substances 0.000 claims description 65
- 238000005530 etching Methods 0.000 claims description 30
- 238000000151 deposition Methods 0.000 claims description 21
- 238000000926 separation method Methods 0.000 claims description 12
- 229910052787 antimony Inorganic materials 0.000 claims description 7
- 229910052785 arsenic Inorganic materials 0.000 claims description 7
- 229910052732 germanium Inorganic materials 0.000 claims description 7
- 229910052738 indium Inorganic materials 0.000 claims description 7
- 229910052711 selenium Inorganic materials 0.000 claims description 7
- 229910052717 sulfur Inorganic materials 0.000 claims description 7
- 150000004767 nitrides Chemical class 0.000 claims 4
- 239000007772 electrode material Substances 0.000 description 22
- 229910004298 SiO 2 Inorganic materials 0.000 description 16
- 238000005229 chemical vapour deposition Methods 0.000 description 14
- 238000000231 atomic layer deposition Methods 0.000 description 13
- 238000001912 gas jet deposition Methods 0.000 description 13
- 230000002093 peripheral effect Effects 0.000 description 12
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 10
- 229910052718 tin Inorganic materials 0.000 description 10
- 239000003989 dielectric material Substances 0.000 description 9
- 229910004491 TaAlN Inorganic materials 0.000 description 8
- 229910004166 TaN Inorganic materials 0.000 description 8
- 229910004200 TaSiN Inorganic materials 0.000 description 8
- 229910010037 TiAlN Inorganic materials 0.000 description 8
- 229910008482 TiSiN Inorganic materials 0.000 description 8
- QRXWMOHMRWLFEY-UHFFFAOYSA-N isoniazide Chemical compound NNC(=O)C1=CC=NC=C1 QRXWMOHMRWLFEY-UHFFFAOYSA-N 0.000 description 8
- 229910052782 aluminium Inorganic materials 0.000 description 6
- 230000008018 melting Effects 0.000 description 6
- 238000002844 melting Methods 0.000 description 6
- 230000008569 process Effects 0.000 description 6
- 229910052721 tungsten Inorganic materials 0.000 description 6
- -1 chalcogenide compound Chemical class 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 4
- 229910017083 AlN Inorganic materials 0.000 description 4
- 229910005872 GeSb Inorganic materials 0.000 description 4
- 229910004541 SiN Inorganic materials 0.000 description 4
- 229910010413 TiO 2 Inorganic materials 0.000 description 4
- 238000001459 lithography Methods 0.000 description 4
- 230000007246 mechanism Effects 0.000 description 4
- 238000002425 crystallisation Methods 0.000 description 3
- 230000008025 crystallization Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000005368 silicate glass Substances 0.000 description 3
- 229910000763 AgInSbTe Inorganic materials 0.000 description 2
- 229910000618 GeSbTe Inorganic materials 0.000 description 2
- 229910005900 GeTe Inorganic materials 0.000 description 2
- 229910018321 SbTe Inorganic materials 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 150000004770 chalcogenides Chemical class 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- WPYVAWXEWQSOGY-UHFFFAOYSA-N indium antimonide Chemical compound [Sb]#[In] WPYVAWXEWQSOGY-UHFFFAOYSA-N 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 230000000737 periodic effect Effects 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- LKJPSUCKSLORMF-UHFFFAOYSA-N Monolinuron Chemical compound CON(C)C(=O)NC1=CC=C(Cl)C=C1 LKJPSUCKSLORMF-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000006978 adaptation Effects 0.000 description 1
- 239000004964 aerogel Substances 0.000 description 1
- 229910002056 binary alloy Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 229910052798 chalcogen Inorganic materials 0.000 description 1
- 150000001787 chalcogens Chemical class 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 239000002178 crystalline material Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 150000004760 silicates Chemical class 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
- H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
- H10N70/061—Shaping switching materials
- H10N70/063—Shaping switching materials by etching of pre-deposited switching material layers, e.g. lithography
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
- H10N70/061—Shaping switching materials
- H10N70/066—Shaping switching materials by filling of openings, e.g. damascene method
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/823—Device geometry adapted for essentially horizontal current flow, e.g. bridge type devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/841—Electrodes
- H10N70/8418—Electrodes adapted for focusing electric field or current, e.g. tip-shaped
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
- H10N70/8825—Selenides, e.g. GeSe
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
- H10N70/8828—Tellurides, e.g. GeSbTe
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/884—Switching materials based on at least one element of group IIIA, IVA or VA, e.g. elemental or compound semiconductors
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
【課題】相変化メモリにおいて、メモリセルをプログラムするために用いられる電力量を最小限にする方法を提供する。
【解決手段】メモリセルは、第１の電極２０２および開口部を形成する第２の電極２０８を備えている。当該開口部は、第１の側壁２１４、第２の側壁２１８、および当該第１の側壁と当該第２の側壁との間に伸びる表面部２１６によって構成されている。上記メモリセルは、上記第１の電極、上記第１の側壁、および上記第２の側壁に対しそれぞれ接触する相変化材料を含んでいる。上記メモリセルは、上記相変化材料を、第１の側壁と第２の側壁との間に伸びる上記表面部から電気的に絶縁する分離材料を含んでいる。
【選択図】図２
【解決手段】メモリセルは、第１の電極２０２および開口部を形成する第２の電極２０８を備えている。当該開口部は、第１の側壁２１４、第２の側壁２１８、および当該第１の側壁と当該第２の側壁との間に伸びる表面部２１６によって構成されている。上記メモリセルは、上記第１の電極、上記第１の側壁、および上記第２の側壁に対しそれぞれ接触する相変化材料を含んでいる。上記メモリセルは、上記相変化材料を、第１の側壁と第２の側壁との間に伸びる上記表面部から電気的に絶縁する分離材料を含んでいる。
【選択図】図２
Description
〔背景〕
メモリの１つのタイプとして、抵抗メモリがある。抵抗メモリは、メモリ素子の抵抗値を用いて、１ビットまたは複数ビットのデータを記憶する。例えば、高い抵抗値を有するようにプログラムされたメモリ素子は、論理「１」データビット値を示し、低い抵抗値を有するようにプログラムされたメモリ素子は、論理「０」データビット値を示すようにできる。メモリ素子の抵抗値は、メモリ素子に電圧パルスまたは電流パルスを印加することによって、電気的に切り替えられる。抵抗メモリの１つのタイプとして、相変化メモリがある。相変化メモリは、抵抗メモリ素子として相変化材料を用いる。
メモリの１つのタイプとして、抵抗メモリがある。抵抗メモリは、メモリ素子の抵抗値を用いて、１ビットまたは複数ビットのデータを記憶する。例えば、高い抵抗値を有するようにプログラムされたメモリ素子は、論理「１」データビット値を示し、低い抵抗値を有するようにプログラムされたメモリ素子は、論理「０」データビット値を示すようにできる。メモリ素子の抵抗値は、メモリ素子に電圧パルスまたは電流パルスを印加することによって、電気的に切り替えられる。抵抗メモリの１つのタイプとして、相変化メモリがある。相変化メモリは、抵抗メモリ素子として相変化材料を用いる。
相変化メモリは、少なくとも２つの異なる各状態を示す相変化材料に基づいている。相変化材料は、データビットを記憶するためにメモリセル内において用いられる。相変化材料の各状態は、アモルファス状態および結晶状態と称される。これらの各状態は、アモルファス状態が一般的に結晶状態よりも高い抵抗値を示すため、区別することができる。一般的には、アモルファス状態では原子構造がより不規則であり、結晶状態では格子がより規則的である。
一部の相変化材料は、例えば面心立方（FCC）状態および六方最密充てん（HCP）状態など、２つ以上の結晶状態を示す。これら２つの結晶状態は抵抗値がそれぞれ異なり、データビットを記憶するために用いることができる。以下の説明では、アモルファス状態は、一般的には抵抗値のより高い状態を指し、結晶状態は、一般的には抵抗値のより低い状態を指している。
相変化材料における相変化は、可逆的に誘導させることができる。このようにメモリは、温度変化に反応して、アモルファス状態から結晶状態、および結晶状態からアモルファス状態へと変化する。相変化材料における温度変化は、相変化材料への電流供給、あるいは、相変化材料に隣接する抵抗ヒータへの電流供給によって達成することができる。これら方法のいずれにおいても、相変化材料の加熱が制御可能であることによって、これら相変化材料内における相変化が制御可能となる。
相変化材料からなる複数の各メモリセルを有するメモリアレイを備えた相変化メモリは、データを記憶するために、相変化材料の各メモリ状態を利用してプログラム（書き込み）することができる。このような相変化メモリデバイスにおけるデータの読み出しおよび書き込みを行うための方法の１つとして、相変化材料へ印加される電流および／または電圧パルスを制御する方法がある。
電流および／または電圧のレベルは、各メモリセル内の相変化材料内において誘導される温度に対応している。各メモリセルをプログラムするために用いられる電力量を最小限にするために、メモリセルの相変化材料と少なくとも１つの電極との界面領域を最小限にする必要がある。
上記および上記以外の理由により、本発明が必要とされる。
〔概要〕
本発明の一実施形態は、メモリセルを提供する。当該メモリセルは、開口部を形成する第１の電極および第２の電極を備えている。上記開口部は、第１の側壁、第２の側壁、および当該第１の側壁と当該第２の側壁との間に伸びる表面部によって構成されている。上記メモリセルは、上記第１の電極、上記第１の側壁、および上記第２の側壁に対しそれぞれ接触する相変化材料を含んでいる。上記メモリセルは、上記第１の側壁と上記第２の側壁との間に伸びる上記表面部から上記相変化材料を電気的に絶縁する分離材料を含んでいる。
本発明の一実施形態は、メモリセルを提供する。当該メモリセルは、開口部を形成する第１の電極および第２の電極を備えている。上記開口部は、第１の側壁、第２の側壁、および当該第１の側壁と当該第２の側壁との間に伸びる表面部によって構成されている。上記メモリセルは、上記第１の電極、上記第１の側壁、および上記第２の側壁に対しそれぞれ接触する相変化材料を含んでいる。上記メモリセルは、上記第１の側壁と上記第２の側壁との間に伸びる上記表面部から上記相変化材料を電気的に絶縁する分離材料を含んでいる。
〔図面の簡単な説明〕
本発明をさらに理解するために、図面が添付されている。これらの添付図面は本明細書に組み込まれ、本明細書の一部を構成する。これらの図面は、本発明の実施形態を例証し、また本明細書における記載と共に本発明の原理を説明するためのものである。本発明の別の実施形態、および本発明の意図する多くの利点については、以下の詳細な説明を参照することによって容易に理解できるであろう。これら図面中の各素子は、実際上の互いの間での相対的なスケールとは必ずしもなっていない。同様の符号は、対応する同様の部材を示している。
本発明をさらに理解するために、図面が添付されている。これらの添付図面は本明細書に組み込まれ、本明細書の一部を構成する。これらの図面は、本発明の実施形態を例証し、また本明細書における記載と共に本発明の原理を説明するためのものである。本発明の別の実施形態、および本発明の意図する多くの利点については、以下の詳細な説明を参照することによって容易に理解できるであろう。これら図面中の各素子は、実際上の互いの間での相対的なスケールとは必ずしもなっていない。同様の符号は、対応する同様の部材を示している。
図１は、メモリデバイスの一実施形態のブロック図である。図２は、相変化メモリセルの一実施形態の断面図である。図３は、相変化メモリセルの別の実施形態の断面図である。図４は、前処理されたウェハの一実施形態の断面図である。
図５は、上記前処理されたウェハ、相変化材料層、および分離材料層の一実施形態の断面図である。図６は、エッチング後における、上記前処理されたウェハ、記憶場所、および分離材料キャップの一実施形態の断面図である。図７は、上記前処理されたウェハ、上記記憶場所、上記分離材料キャップ、および絶縁材料層の一実施形態の断面図である。
図８は、エッチング後における、上記前処理されたウェハ、上記記憶場所、上記分離材料キャップ、および上記絶縁材料層の一実施形態の断面図である。図９は、平坦化後における、上記前処理されたウェハ、上記記憶場所、上記分離材料キャップ、および上記絶縁材料層の一実施形態の断面図である。
図１０は、エッチング後における、上記前処理されたウェハ、上記記憶場所、上記分離材料キャップ、および上記絶縁材料層の一実施形態の断面図である。図１１は、本発明に係る前処理されたウェハにおける別の実施形態の断面図である。図１２は、エッチング後における、上記前処理されたウェハの一実施形態の断面図である。
図１３は、上記前処理されたウェハおよび分離材料層の一実施形態の断面図である。図１４は、エッチング後における、上記前処理されたウェハおよび上記分離材料層の一実施形態の断面図である。図１５は、上記前処理されたウェハ、上記分離材料層、および相変化材料層の一実施形態の断面図である。
図１６は、平坦化後における、上記前処理されたウェハ、上記分離材料層、および記憶場所の一実施形態の断面図である。
〔詳細な説明〕
以下の詳細な説明では添付図面を参照する、これらの添付図面は、本明細書の一部を構成するものであり、また本発明を実施し得る具体的な実施形態を例証するために示されている。これに関し、説明する（これら）図面の方向を参照して、「上」「下」「前」「後」「先端」「後端」等の方向を示す用語が使用されている。本発明の実施形態の構成要素は、多くの様々な方向に配置することができる。従って、方向を表す上記用語は、例証するために用いられているものであって、限定するものではない。なお、本発明の範囲を逸脱することなく、別の実施形態を用いること、および構造的または論理的な変化を加えることができることについて理解されたい。従って以下の詳細な説明は、限定的な意味として捉えられるものではなく、本発明の範囲は特許請求の範囲によって規定される。
以下の詳細な説明では添付図面を参照する、これらの添付図面は、本明細書の一部を構成するものであり、また本発明を実施し得る具体的な実施形態を例証するために示されている。これに関し、説明する（これら）図面の方向を参照して、「上」「下」「前」「後」「先端」「後端」等の方向を示す用語が使用されている。本発明の実施形態の構成要素は、多くの様々な方向に配置することができる。従って、方向を表す上記用語は、例証するために用いられているものであって、限定するものではない。なお、本発明の範囲を逸脱することなく、別の実施形態を用いること、および構造的または論理的な変化を加えることができることについて理解されたい。従って以下の詳細な説明は、限定的な意味として捉えられるものではなく、本発明の範囲は特許請求の範囲によって規定される。
図１は、メモリデバイス１００の一実施形態を示すブロック図である。メモリデバイス１００は、書き込み回路１０２、分配回路１０４、メモリセル１０６ａ、１０６ｂ、１０６ｃ、１０６ｄ、およびセンス回路１０８を備えている。各メモリセル１０６ａ〜１０６ｄは、メモリセル内の相変化材料がアモルファス状態であるのか結晶状態であるのかに基づいてデータを記憶する、相変化メモリセルである。
また、各メモリセル１０６ａ〜１０６ｄは、相変化材料が中間的な抵抗値を有するようにプログラムすることによって、２つ以上の各状態のうちの１つにプログラム（書き込み）することができる。各メモリセル１０６ａ〜１０６ｄのいずれか１つを中間的な抵抗値にプログラムするためには、アモルファス材料と共存している結晶性材料の量、ひいてはセル抵抗値が、適切な書き込み方式によって制御される。
各メモリセル１０６ａ〜１０６ｄは、リソグラフィに依存しないエッチングを用いて、各メモリセルの相変化材料と各メモリセルの少なくとも１つの電極との界面領域の大きさが減少化されるように形成される。各メモリセル１０６ａ〜１０６ｄは、各メモリセルのプログラミング特性を改善するために、断熱機構をさらに備えている。上記減少化された界面領域および上記断熱機構は、それぞれのメモリセルをプログラムするために使用されるリセット電力の規模を改善、つまり上記リセット電力が低減化される。
本明細書において使用される「電気的に結合」という表現は、各素子同士が直接的に結合しているという意味だけではなく、一方の素子と他方の素子との間に別の素子が介在した状態においても、「該一方の素子と該他方の素子とが電気的に結合されている」と言うことができる。
書き込み回路１０２は、信号経路１１０を介して、分配回路１０４に電気的に結合されている。分配回路１０４は、各信号経路１１２ａ〜１１２ｄを介して、各メモリセル１０６ａ〜１０６ｄのそれぞれと電気的に結合されている。分配回路１０４は、信号経路１１２ａを介して、メモリセル１０６ａに電気的に結合されている。分配回路１０４は、信号経路１１２ｂを介して、メモリセル１０６ｂに電気的に結合されている。分配回路１０４は、信号経路１１２ｃを介して、メモリセル１０６ｃに電気的に結合されている。分配回路１０４は、信号経路１１２ｄを介して、メモリセル１０６ｄに電気的に結合されている。分配回路１０４はさらに、信号経路１１４を介してセンス回路１０８に電気的に結合されており、センス回路１０８は、信号経路１１６を介して、書き込み回路１０２に電気的に結合されている。
各メモリセル１０６ａ〜１０６ｄは、温度変化の影響下において、アモルファス状態から結晶状態、または結晶状態からアモルファス状態へと変化する、相変化材料を含んでいる。従って、各メモリセル１０６ａ〜１０６ｄのいずれか１つにおいてアモルファス相変化材料と共存している結晶性相変化材料の量によって、メモリデバイス１００内にデータを記憶するための２つ以上の各状態が規定される。
アモルファス状態では、相変化材料は、結晶状態よりも遥かに高い抵抗値を示す。従って、各メモリセル１０６ａ〜１０６ｄの上記２つ以上の各状態は、それらの電気抵抗において互いに異なっている。一実施形態では、上記２つ以上の各状態は２つの各状態であり、これら２つの各状態が「０」および「１」に割り当てられたビット値である２進法が用いられる。別の実施形態では、上記２つ以上の各状態は３つの各状態であり、これら３つの各状態が「０」、「１」、および「２」に割り当てられたビット値である３進法が用いられる。さらに別の実施形態では、上記２つ以上の各状態は、「００」、「０１」、「１０」、および「１１」などの多ビット値に割り当てられた４つの各状態である。さらに別の実施形態では、上記２つ以上の各状態は、メモリセルの相変化材料内における適切な各状態の何れの数であってよい。
一実施形態では、書き込み回路１０２は、信号経路１１０を介して分配回路１０４に電圧パルスを供給し、分配回路１０４は、各信号経路１１２ａ〜１１２ｄを介して、各メモリセル１０６ａ〜１０６ｄに対し電圧パルスを制御しながら与える。一実施形態では、分配回路１０４は、各メモリセル１０６ａ〜１０６ｄに対し電圧パルスを制御しながら与える複数のトランジスタを有している。別の実施形態では、書き込み回路１０２は、信号経路１１０を介して分配回路１０４に電流パルスを供給し、分配回路１０４は、各信号経路１１２ａ〜１１２ｄを介して、各メモリセル１０６ａ〜１０６ｄに対し電流パルスを制御しながら与える。
センス回路１０８は、信号経路１１４を介して、各メモリセル１０６ａ〜１０６ｄにおける２つ以上の各状態のそれぞれを読み出す。分配回路１０４は、各信号経路１１２ａ〜１１２ｄを介して、センス回路１０８と各メモリセル１０６ａ〜１０６ｄとの間に読み出し信号を制御しながら与える。一実施形態では、分配回路１０４は、センス回路１０８と各メモリセル１０６ａ〜１０６ｄとの間に読み出し信号を制御しながら与える複数のトランジスタを有している。
一実施形態では、各メモリセル１０６ａ〜１０６ｄのいずれか１つの抵抗値を読み出すために、センス回路１０８は、各メモリセル１０６ａ〜１０６ｄのいずれか１つに流れる電流を供給し、各メモリセル１０６ａ〜１０６ｄのいずれか１つにおける電圧を読み出す。一実施形態では、センス回路１０８は、各メモリセル１０６ａ〜１０６ｄのいずれか１つに電圧を供給し、各メモリセル１０６ａ〜１０６ｄのいずれか１つに流れる電流を読み出す。
一実施形態では、書き込み回路１０２は、各メモリセル１０６ａ〜１０６ｄのいずれか１つに電圧を供給し、センス回路１０８は、各メモリセル１０６ａ〜１０６ｄのいずれか１つに流れる電流を読み出す。一実施形態では、書き込み回路１０２は、各メモリセル１０６ａ〜１０６ｄのいずれか１つに流れる電流を供給し、センス回路１０８は、各メモリセル１０６ａ〜１０６ｄのいずれか１つにおける電圧を読み出す。
メモリデバイス１００内の各メモリセル１０６ａ〜１０６ｄをプログラムするために、書き込み回路１０２は、標的メモリセル内の相変化材料を加熱する電流パルスまたは電圧パルスを生成する。一実施形態では、書き込み回路１０２は、分配回路１０４内に供給されて、適切な標的メモリセル１０６ａ〜１０６ｄに分配される、適切な電流パルスまたは電圧パルスを生成する。
この電流パルスまたは電圧パルスの振幅およびパルス幅の大きさは、メモリセルがセットされているのかリセットされているのかに応じて制御される。通常、メモリセルの「セット」動作では、標的メモリセルの相変化材料は、その結晶化温度を超えて（しかしその融点を超えないように）、結晶状態、または部分的結晶状態および部分的アモルファス状態に達するまで十分な時間加熱される。通常、メモリセルの「リセット」動作においては、標的メモリセルの相変化材料は、その融点を超えて加熱された後に急速に冷却され、これによってアモルファス状態、または部分的アモルファス状態および部分的結晶状態が達成される。
図２は、相変化メモリセル２００の一実施形態の断面図である。一実施形態では、相変化メモリセル２００はピラー型相変化メモリセルである。相変化メモリセル２００は、第１の電極２０２、相変化材料記憶場所２０４、分離材料キャップ２０６、第２の電極２０８、および絶縁材料２１０を有している。相変化材料記憶場所２０４は、１つ以上のデータビットを記憶する。一実施形態では、相変化材料記憶場所２０４は、２つ以上の各相変化材料層のスタックを有している。
第１の電極２０２は記憶場所２０４に接触し、記憶場所２０４は分離材料キャップ２０６および第２の電極２０８に接触している。一実施形態では、第２の電極２０８は、第１の側壁２１４、第２の側壁２１８、および第１の側壁２１４と第２の側壁２１８との間に伸びる表面部２１６を備えた開口部を有している。
分離材料キャップ２０６は、記憶場所２０４の最上面２１９を覆っており、また、記憶場所２０４の最上面２１９を、第２の電極２０８の表面部２１６から電気的に絶縁している。
第２の電極２０８は、分離材料キャップ２０６、および記憶場所２０４の上方周面部２１２を側方側から囲んでいる。上方周面部２１２の部位の高さは、記憶場所２０４と第２の電極２０８との界面領域を規定する、リソグラフィに依存しないエッチング処理に基づいている。
絶縁材料２１０は、第１の電極２０２、記憶場所２０４、および第２の電極２０８の側方を囲んでいる。一実施形態では、各メモリセル１０６ａ〜１０６ｄは、相変化メモリセル２００と同様である。
絶縁材料２１０は、ＳｉＯ2、ＳｉＯｘ、ＳｉＮ、フッ化ケイ酸ガラス（ＦＳＧ）、リンホウ素シリケートガラス（ＢＰＳＧ）、ホウ素シリケートガラス（ＢＳＧ）、あるいは低誘電率材料などの、任意の適切な絶縁体であってよい。分離材料キャップ２０６は、ＳｉＮ、ＳｉＯＮ、ＡｌＮ、ＴｉＯ2、Ａｌ2Ｏ3、ＳｉＯ2、低誘電率材料、多孔質ＳｉＯ2、エアロゲル、あるいはキセロゲルなどの、任意の適切な誘電体材料であってよい。
一実施形態では、分離材料キャップ２０６および絶縁材料２１０は、同じ材料を含んでいる。別の実施形態では、分離材料キャップ２０６の熱伝導率は、絶縁材料２１０よりも低い。第１の電極２０２および第２の電極２０８は、ＴｉＮ、ＴａＮ、Ｗ、Ａｌ、ＴｉＳｉＮ、ＴｉＡｌＮ、ＴａＳｉＮ、ＴａＡｌＮ、ＷＮ、またはＣｕなどの任意の適切な電極材料であってよい。
相変化材料記憶場所２０４は、本発明に従って様々な材料から形成されていてよい。一般的には、このような材料としては、周期表の第６族に属する元素を１つ以上含有したカルコゲナイド合金が有用である。一実施形態では、メモリセル２００の相変化材料記憶場所２０４は、ＧｅＳｂＴｅ、ＳｂＴｅ、ＧｅＴｅ、またはＡｇＩｎＳｂＴｅなどのカルコゲナイド化合物材料から形成されている。別の実施形態では、相変化材料記憶場所２０４は、ＧｅＳｂ、ＧｅＳｂ、ＩｎＳｂ、あるいはＧｅＧａＩｎＳｂなどのカルコゲンを含有していない材料である。さらに別の実施形態では、相変化材料記憶場所２０４は、Ｇｅ、Ｓｂ、Ｔｅ、Ｇａ、Ａｓ、Ｉｎ、Ｓｅ、およびＳを１つまたは１つ以上含有した任意の適切な材料から形成されている。
能動デバイス（例えばトランジスタまたはダイオード）などの選択デバイスは、第１の電極２０２あるいは第２の電極２０８に電気的に結合されており、第１の電極２０２あるいは第２の電極２０８の他方、従って相変化材料記憶場所２０４に対する電流パルスまたは電圧パルスの印加を制御し、これによって相変化材料をセットおよびリセットする。相変化メモリセル２００を通過する電流経路は、記憶場所２０４と第２の電極２０８との界面領域である上方周面部２１２を有している。上方周面部２１２における界面領域の高さによって、界面に流れる電流の密度、ひいてはメモリセルをプログラムするために用いられる電力が規定される。２１２における界面領域の高さを低くすることによって電流密度が高くなり、ひいてはメモリセルをプログラムするために用いられる電力が低減される。
相変化メモリセル２００の動作中において、第１の電極２０２と第２の電極２０８との間に電流パルスまたは電圧パルスが印加され、これによって相変化メモリセル２００がプログラムされる。相変化メモリセル２００のセット動作中において、セット電流または電圧パルスが第１の電極２０２に対して選択的に有効にされ、相変化材料記憶場所２０４に送られる。これによって、相変化材料が結晶化温度を超えて（しかし通常はその融点を超えないように)加熱される。このように相変化材料は、セット動作中において、結晶状態、あるいは部分的結晶および部分的アモルファス状態に達する。
相変化メモリセル２００のリセット動作中では、リセット電流または電圧パルスが第１の電極２０２に対して選択的に有効にされ、相変化材料記憶場所２０４に送られる。リセット電流または電圧は、相変化材料をその融点を超えて急速に加熱する。電流パルスまたは電圧パルスがオフにされた後、相変化材料はアモルファス状態、あるいは部分的アモルファス状態および部分的結晶状態に急速に冷却される。
図３は、相変化メモリセル２２０の別の実施形態の断面図である。本実施形態では、相変化メモリセル２２０は、ビア型相変化メモリセルである。相変化メモリセル２２０は、第１の電極２２２、分離材料２２６、相変化材料記憶場所２２４、第２の電極２２８、および絶縁材料２３０を有している。相変化材料記憶場所２２４は、１つまたは２つ以上の各データビットを記憶する。本実施形態では、相変化材料記憶場所２２４は、２つまたは３つ以上の各相変化材料層のスタックを有している。さらに別の実施形態では、２つまたは３つ以上の相変化材料は、第１の相変化材料からなる少なくとも１つの円筒が、第２の相変化材料からなる円筒を囲んでいる、円筒形として構成されている。
第１の電極２２２は、分離材料２２６および記憶場所２２４に接触しており、記憶場所２２４は、第２の電極２２８に接触している。本実施形態では、第１の電極２２２は、第１の側壁２３１、第２の側壁２３６、および第１の側壁２３１と第２の側壁２３６との間に伸びる表面部２３４を有する開口部を備えている。
分離材料２２６は、第１の電極２２２の表面部２３４の全体を覆っており、また記憶場所２２４の底面部２３８を、第１の電極２２２から電気的に絶縁している。
第１の電極２２２は、分離材料２２６および記憶場所２２４の側方を囲んでいる。第１の電極２２２は、記憶場所２２４の一部である上方周面部２３２に接触している。上方周面部２３２の部位の高さは、記憶場所２２４と第１の電極２２２との界面領域を構成する、リソグラフィに依存しないエッチング処理に基づいている。
絶縁材料２３０は、第１の電極２２２および第２の電極２２８の側方を囲んでいる。本実施形態では、各メモリセル１０６ａ〜１０６ｄは、相変化メモリセル２２０と同様である。
絶縁材料２３０は、ＳｉＯ2、ＳｉＯx、ＳｉＮ、ＦＳＧ、ＢＰＳＧ、ＢＳＧ、あるいは低誘電率材料などの、任意の適切な絶縁体であってよい。分離材料２２６は、ＳｉＮ、ＳｉＯＮ、ＡｌＮ、ＴｉＯ2、Ａｌ2Ｏ3、ＳｉＯ2、低誘電率材料、多孔質ＳｉＯ2、エアロゲル、あるいはキセロゲルなどの、任意の適切な誘電体材料であってよい。本実施形態では、分離材料２２６および絶縁材料２３０は同じ材料を含んでいる。別の実施形態では、分離材料２２６の熱伝導率は絶縁材料２３０よりも低い。第１の電極２２２および第２の電極２２８は、ＴｉＮ、ＴａＮ、Ｗ、Ａｌ、ＴｉＳｉＮ、ＴｉＡｌＮ、ＴａＳｉＮ、ＴａＡｌＮ、ＷＮ、またはＣｕなどの任意の適切な電極材料であってよい。
相変化材料記憶場所２２４は、本発明に従って様々な材料からなっていてよい。一般的には、このような材料としては、周期表の第６族に属する元素を１つまたは１つ以上含有したカルコゲナイド合金が有用である。一実施形態では、メモリセル２００の相変化材料記憶場所２０４は、ＧｅＳｂＴｅ、ＳｂＴｅ、ＧｅＴｅ、またはＡｇＩｎＳｂＴｅなどのカルコゲナイド化合物材料から形成されている。別の実施形態では、相変化材料記憶場所２２４は、ＧｅＳｂ、ＧｅＳｂ、ＩｎＳｂ、あるいはＧｅＧａＩｎＳｂなどのカルコゲンを含有していない材料である。さらに別の実施形態では、相変化材料記憶場所２２４は、Ｇｅ、Ｓｂ、Ｔｅ、Ｇａ、Ａｓ、Ｉｎ、Ｓｅ、およびＳを１つまたは１つ以上含有した任意の適切な材料から形成されている。
能動デバイス（例えばトランジスタまたはダイオード）などの選択デバイスは、第１の電極２２２あるいは第２の電極２２８に電気的に結合されており、第１の電極２２２あるいは第２の電極２２８の他方、従って相変化材料記憶場所２２４に対する電流パルスまたは電圧パルスの印加を制御し、これによって相変化材料をセットおよびリセットする。
相変化メモリセル２００を通過する電流経路は、記憶場所２２４と第１の電極２２２との界面領域である上方周面部２３２を有している。上方周面部２３２における界面領域の高さによって、上記界面領域に流れる電流の密度、ひいてはメモリセルをプログラムするために用いられる電力が規定される。上方周面部２３２における界面領域の高さを低くすることによって電流密度が高くなり、ひいてはメモリセルをプログラムするために用いられる電力が低減される。
相変化メモリセル２２０の動作中において、第１の電極２２２と第２の電極２２８との間に電流パルスまたは電圧パルスが印加され、これによって相変化メモリセル２２０がプログラムされる。相変化メモリセル２２０のセット動作中において、セット電流または電圧パルスが第１の電極２２２に対して選択的に有効にされ、相変化材料記憶場所２２４に送られる。これによって、相変化材料が結晶化温度を超えて（しかし通常はその融点を超えないように)加熱される。このように相変化材料は、セット動作中において、結晶状態あるいは部分的結晶および部分的アモルファス状態に達する。
相変化メモリセル２２０のリセット動作中では、リセット電流または電圧パルスが第１の電極２２２に対して選択的に有効にされ、そして相変化材料記憶場所２２４に送られる。リセット電流または電圧は、相変化材料をその融点を超えて急速に加熱する。電流パルスまたは電圧パルスがオフにされた後、相変化材料はアモルファス状態あるいは部分的アモルファスおよび部分的結晶状態に急速に冷却される。
以下の図４〜図１０は、図２に照らして説明および図示した相変化メモリセル２００などの相変化メモリセルを形成する方法の各実施形態を示している。
図４は、前処理されたウェハ２４０の一実施形態の断面図である。前処理されたウェハ２４０は、第１の電極２０２、絶縁材料２１０ａ、および下方ウェハ層（図示せず)を有している。一実施形態では、第１の電極２０２は、Ｗプラグ、Ｃｕプラグ、ＴｉＮプラグ、ＴａＮプラグ、Ａｌプラグ、あるいはその他の適切な導電性材料プラグなどのコンタクトプラグである。別の実施形態では、第１の電極２０２は、ＴｉＮ、ＴａＮ、ＴｉＡｌＮ、ＴｉＳｉＮ、ＴａＳｉＮ、ＴａＡｌＮ、あるいはその他の適切な材料を含有した専用コンタクト電極である。第１の電極２０２の側方は、ＳｉＯ2、ＳｉＯx、ＳｉＮ、ＦＳＧ、ＢＰＳＧ、ＢＳＧ、低誘電率材料、あるいはその他任意の適切な誘電率材料などの絶縁材料２１０ａによって囲まれている。これによって、第１の電極２０２は、隣り合うデバイス機構から電気的に絶縁されている。
図５は、前処理されたウェハ２４０、相変化材料層２０４ａ、および分離材料層２０６ａの一実施形態の断面図である。前処理されたウェハ２４０上に、カルコゲナイド化合物材料などの相変化材料、あるいはその他の適切な相変化材料が堆積され、相変化材料層２０４ａを形成している。相変化材料層２０４ａは、化学気相成長法（ＣＶＤ)、原子層堆積法（ＡＬＤ)、有機金属化学気相成長法（ＭＯＣＶＤ)、プラズマ気相成長法（ＰＶＤ)、ジェット気相堆積（ＪＶＰ)、あるいはその他の適切な堆積技術を用いて堆積される。
ＳｉＮ、ＳｉＯＮ、ＡｌＮ、ＴｉＯ2、Ａｌ2Ｏ3、ＳｉＯ2、低誘電率材料、多孔質ＳｉＯ2、エアロゲル、キセロゲル、あるいはその他任意の適切な誘電体材料である分離材料が、相変化材料層２０４ａ上に堆積されて、分離材料層２０６ａを形成している。分離材料層２０６ａは、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、あるいはその他の適切な堆積技術を用いて堆積される。
図６は、図５の分離材料層２０６ａおよび相変化材料層２０４ａについてエッチング処理した後における、前処理されたウェハ２４０、記憶場所２０４、および分離材料キャップ２０６の一実施形態の断面図である。分離材料層２０６ａおよび相変化材料層２０４ａがエッチングされて、前処理されたウェハ２４０の一部が露出され、これによって相変化材料記憶場所２０４および分離材料キャップ２０６が形成される。一実施形態では、記憶場所２０４および分離材料キャップ２０６は、筒状のピラー型を形成している。一実施形態では、記憶場所２０４および分離材料キャップ２０６は、第１の電極２０２の実質的な中心に合わせて第１の電極２０２上に立設されている。
図７は、前処理されたウェハ２４０、記憶場所２０４、分離材料キャップ２０６、および絶縁材料層２１０ｂの一実施形態の断面図である。分離材料キャップ２０６、記憶場所２０４、および前処理されたウェハ２４０の露出された部分上に、ＳｉＯ2、ＳｉＯx、ＳｉＮ、ＦＳＧ、ＢＰＳＧ、ＢＳＧ、低誘電率材料、あるいはその他任意の適切な誘電体材料などの絶縁材料が堆積され、これによって絶縁材料層が形成される。この絶縁材料層は、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、あるいはその他の適切な堆積技術を用いて堆積される。絶縁材料層２１０ｂは、表面が平坦になるように平坦化される。
図８は、図７の絶縁材料層２１０ｂをエッチング処理した後における、前処理されたウェハ２４０、記憶場所２０４、分離材料キャップ２０６、および絶縁材料層２１０ｃの一実施形態の断面図である。絶縁材料層２１０ｂはエッチングされて、開口部２４２および絶縁材料層２１０ｃが形成される。絶縁材料層２１０ｂは、選択的にエッチングされて分離材料キャップ２０６が露出され、そしてオーバーエッチングされて相変化材料記憶場所２０４の側壁部分である上方周面部２１２が露出される。上記オーバーエッチングの深さが制御されることによって、後に、相変化材料記憶場所２０４と第２の電極２０８との間に所望の界面領域が形成される。
絶縁材料層２１０ｃ、分離材料キャップ２０６、および相変化材料記憶場所２０４の露出された部分上に、ＴｉＮ、ＴａＮ、Ｗ、Ａｌ、ＴｉＳｉＮ、ＴｉＡｌＮ、ＴａＳｉＮ、ＴａＡｌＮ、ＷＮ、またはＣｕなどの電極材料、あるいはその他の適切な電極材料が堆積され、これによって電極材料層が形成される。この電極材料層は、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、あるいはその他の適切な堆積技術を用いて堆積される。上記電極材料層は平坦化され、絶縁材料層２１０ｃが露出される。これによって、図２に示されているように、第２の電極２０８および相変化メモリセル２００が形成される。
以下の図９および図１０は、図７に示されている処理工程の後に行われる、相変化メモリセル２００の形成を完了させる工程の別の実施形態を示している。
図９は、図７の絶縁材料層２１０ｂが、分離材料キャップ２０６を露出するように平坦化された後における、前処理されたウェハ２４０、記憶場所２０４、分離材料キャップ２０６、および絶縁材料層２１０ｄの本実施形態の断面図である。
図１０は、図９の絶縁材料層２１０ｄをエッチング処理した後における、前処理されたウェハ２４０、記憶場所２０４、分離材料キャップ２０６、および絶縁材料層２１０ｅの本実施形態の断面図である。絶縁材料層２１０ｄはエッチングされ、開口部２４４および絶縁材料層２１０ｅが形成される。絶縁材料層２１０ｄは選択的にエッチングされ、分離材料キャップ２０６の側壁および相変化材料記憶場所２０４の側壁部分である上方周面部２１２が露出される。このエッチングの深さが制御されることによって、後に、相変化材料記憶場所２０４と第２の電極２０８との間に所望の界面領域が形成される。
絶縁材料層２１０ｅ、分離材料キャップ２０６、および相変化材料記憶場所２０４の露出された部分上に、ＴｉＮ、ＴａＮ、Ｗ、Ａｌ、ＴｉＳｉＮ、ＴｉＡｌＮ、ＴａＳｉＮ、ＴａＡｌＮ、ＷＮ、またはＣｕなどの電極材料、あるいはその他の適切な電極材料が堆積され、これによって電極材料層が形成される。この電極材料層は、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、あるいはその他の適切な堆積技術を用いて堆積される。上記電極材料層は平坦化およびエッチングされ、これによって第２の電極２０８が形成される。
第２の電極２０８および絶縁材料層２１０ｅの露出された部分上に、ＳｉＯ2、ＳｉＯx、ＳｉＮ、ＦＳＧ、ＢＰＳＧ、ＢＳＧ、低誘電率材料、あるいはその他任意の適切な誘電体材料などの絶縁材料が堆積され、これによって絶縁材料層が形成される。この絶縁材料層は、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、あるいはその他の適切な堆積技術を用いて堆積される。上記絶縁材料層は平坦化されて、第２の電極２０８が露出される。これによって、図２に示されている相変化メモリセル２００が形成される。
以下の図１１〜図１６は、図３に照らして説明および図示した相変化メモリセル２２０といった相変化メモリセルを形成する方法の各実施形態を示している。
図１１は、前処理されたウェハ２６０の別の実施形態の断面図を示している。前処理されたウェハ２６０は、第１の電極２２２ａ、絶縁材料２３０ａ、各下方ウェハ層（図示せず)を有している。一実施形態では、第１の電極２２２ａは、Ｗプラグ、Ｃｕプラグ、ＴｉＮプラグ、ＴａＮプラグ、Ａｌプラグ、あるいはその他の適切な導電性材料プラグなどのコンタクトプラグである。別の実施形態では、第１の電極２２２ａは、ＴｉＮ、ＴａＮ、ＴｉＡｌＮ、ＴｉＳｉＮ、ＴａＳｉＮ、ＴａＡｌＮ、あるいはその他の適切な材料を含んだ専用コンタクト電極である。第１の電極２２２ａは、ＳｉＯ2、ＳｉＯx、ＳｉＮ、ＦＳＧ、ＢＰＳＧ、ＢＳＧ、低誘電率材料、あるいはその他の適切な誘電体材料である絶縁材料２３０ａによって囲まれている。これによって、第１の電極２２２ａが、隣り合うデバイス機構から電気的に絶縁されている。
図１２は、図１１の第１の電極２２２ａをエッチングした後における前処理されたウェハ２６０の一実施形態の断面図である。第１の電極２２２ａはエッチングされ、開口部２６２および第１の電極２２２が形成される。一実施形態では、開口部２６２は円筒形をしている。一実施形態では、開口部２６２は、第１の電極２２２内に第１の電極２２２の実質的な中心に合わせて穿設されている。開口部２６２は、第１の側壁２３１、第２の側壁２３６、および第１の側壁２３１と第２の側壁２３６との間に伸びる表面部２３４を有している。
図１３は、前処理されたウェハ２６０および分離材料層２２６ａの一実施形態の断面図である。ＳｉＮ、ＳｉＯＮ、ＡｌＮ、ＴｉＯ2、Ａｌ2Ｏ3、ＳｉＯ2、低誘電率材料、多孔質ＳｉＯ2、エアロゲル、あるいはキセロゲル、あるいはその他の適切な誘電体材料である分離材料が、前処理されたウェハ２６０上および開口部２６２内にコンフォーマル（厚さが均一）に堆積され、これによって分離材料層２２６ａが形成される。分離材料層２２６ａは、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、あるいはその他の適切な堆積技術を用いて堆積される。
図１４は、図１３の分離材料層２２６ａをエッチング処理した後における、前処理されたウェハ２６０および分離材料２２６の一実施形態の断面図である。上記分離材料層２２６ａはスペーサエッチングによってエッチングされ、第１の電極２２２の側壁部分である上方周面部２３２が露出される。このスペーサエッチングの深さが制御されることによって、後に、第１の電極２２２と記憶場所２２４との間に所望の界面領域が形成される。
図１５は、前処理されたウェハ２６０、分離材料２２６、および相変化材料層２２４ａの一実施形態の断面図である。前処理されたウェハ２６０および分離材料２２６の露出された部分上に、カルコゲナイド化合物材料などの相変化材料、あるいはその他の適切な相変化材料が堆積されて、相変化材料層２２４ａが形成される。相変化材料層２２４ａは、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、あるいはその他の適切な堆積技術を用いて堆積される。
図１６は、図１５の相変化材料層２２４ａを平坦化した後における、前処理されたウェハ２６０、分離材料層２２６、および相変化材料記憶場所２２４の一実施形態の断面図である。相変化材料層２２４ａは平坦化されて、第１の電極２２２の上面が露出され、そして記憶場所２２４が形成される。次に、記憶場所２２４上に第２の電極２２８が形成される。
一実施形態では、前処理されたウェハ２６０および相変化材料記憶場所２２４の露出された部分上に、ＴｉＮ、ＴａＮ、Ｗ、Ａｌ、ＴｉＳｉＮ、ＴｉＡｌＮ、ＴａＳｉＮ、ＴａＡｌＮ、ＷＮ、またはＣｕなどの電極材料、あるいはその他の適切な電極材料が堆積され、これによって電極材料層が形成される。この電極材料層は、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、あるいはその他の適切な堆積技術を用いて堆積される。上記電極材料層はエッチングされ、図３に示すように、第２の電極２２８が形成される。
第２の電極２２８、記憶場所２２４、および前処理されたウェハ２６０の露出された部分上に、ＳｉＯ2、ＳｉＯx、ＳｉＮ、ＦＳＧ、ＢＰＳＧ、ＢＳＧ、低誘電率材料、あるいはその他の適切な誘電体材料などの絶縁材料が堆積され、これによって絶縁材料層が形成される。この絶縁材料層は、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、あるいはその他の適切な堆積技術を用いて堆積される。上記絶縁材料層は平坦化され、第２の電極２２８が露出される。これによって、図３に示されている相変化メモリセル２２０が形成される。
別の実施形態では、記憶場所２２４および前処理されたウェハ２６０の露出された部分上に、ＳｉＯ2、ＳｉＯx、ＳｉＮ、ＦＳＧ、ＢＰＳＧ、ＢＳＧ、低誘電率材料、あるいはその他の適切な誘電体材料などの絶縁材料が堆積され、これによって絶縁材料層が形成される。この絶縁材料層は、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、あるいはその他の適切な堆積技術を用いて堆積される。上記絶縁材料層は、エッチングされて開口部が形成され、これによって記憶場所２２４が露出される。絶縁材料層および記憶場所２２４の露出された部分上に、ＴｉＮ、ＴａＮ、Ｗ、Ａｌ、ＴｉＳｉＮ、ＴｉＡｌＮ、ＴａＳｉＮ、ＴａＡｌＮ、ＷＮ、またはＣｕなどの電極材料、あるいはその他の適切な電極材料が堆積され、これによって電極材料層が形成される。この電極材料層は、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、あるいはその他の適切な堆積技術を用いて堆積される。上記電極材料層は平坦化され、絶縁材料層が露出される。これによって、図３に示されている第２の電極２２８および相変化メモリセル２２０が形成される。
本発明の各実施形態は、相変化材料と、リソグラフィに依存しない（つまり、マスクの使用を省略した）エッチング処理によって構成される電極界面とを有する、相変化メモリセルを提供する。上記エッチング処理を制御することによって、所望の界面領域が形成される。この界面領域を減少化することによって、相変化材料の界面における電流の密度が高まり、これによって相変化メモリセルをプログラムするために用いられる電力が低減される。
本明細書において、具体的な各実施形態について図示および説明してきたが、当該分野において通常の知識を有する者であれば、本発明の範囲を逸脱することなく、図示および説明してきたこれらの各実施形態の代わりに、様々な別の、および／または同等の実施形態を用いることができることについて理解するであろう。本出願は、本明細書に記載の具体的な実施形態の任意の適応または改変を含んでいる。従って本発明は、特許請求の範囲および特許請求の範囲に相当する部分によってのみ限定される。
Claims (25)
- 第１の電極と、
第１の側壁、第２の側壁、および当該第１の側壁と当該第２の側壁との間に伸びる表面部によって規定される開口部が形成された第２の電極と、
上記第１の電極、上記第１の側壁および上記第２の側壁に対してそれぞれ接触している相変化材料と、
上記第１の側壁と上記第２の側壁との間に伸びる上記表面部から、上記相変化材料を電気的に絶縁している分離材料とを有している、メモリセル。 - 上記メモリセルはピラー型メモリセルを含んでいる、請求項１に記載のメモリセル。
- 上記メモリセルはビア型メモリセルを含んでいる、請求項１に記載のメモリセル。
- さらに、上記第１の電極および上記第２の電極の側方を囲んでいる絶縁材料を含んでいる、請求項１に記載のメモリセル。
- 上記分離材料は、上記絶縁材料よりも低い熱伝導率を有している、請求項４に記載のメモリセル。
- 上記相変化材料は、Ｇｅ、Ｓｂ、Ｔｅ、Ｇａ、Ａｓ、Ｉｎ、Ｓｅ、およびＳのうちの少なくとも１つを含んでいる、請求項１に記載のメモリセル。
- 第１の電極と、
上記第１の電極に接触していると共に最上面および側壁を規定している相変化材料と、
上記相変化材料の上記最上面に接触している分離材料と、
上記分離材料および上記相変化材料の上記側壁の一部に接触している第２の電極とを有しており、
上記分離材料は、上記相変化材料の上記最上面を、上記第２の電極から電気的に絶縁している、メモリセル。 - 上記第１の電極、上記第２の電極、および上記相変化材料の側方を囲んでいる絶縁材料をさらに含んでいる、請求項７に記載のメモリセル。
- 上記分離材料は、上記絶縁材料よりも低い熱伝導率を有している、請求項８に記載のメモリセル。
- 上記分離材料は窒化物を含んでいる、請求項７に記載のメモリセル。
- 上記相変化材料は、Ｇｅ、Ｓｂ、Ｔｅ、Ｇａ、Ａｓ、Ｉｎ、Ｓｅ、およびＳのうちの少なくとも１つを含んでいる、請求項７に記載のメモリセル。
- 第１の側壁、第２の側壁、および当該第１の側壁と当該第２の側壁との間に伸びる表面部を有する開口部を規定している第１の電極と、
上記第１の側壁の一部および上記第２の側壁の一部に接触している相変化材料と、
上記第１の側壁と第２の側壁との間に伸びる上記表面部から、上記相変化材料を電気的に絶縁している分離材料と、
上記相変化材料に接触している第２の電極とを有している、メモリセル。 - 上記第１の電極および上記第２の電極の側方を囲んでいる絶縁材料をさらに含んでいる、請求項１２に記載のメモリセル。
- 上記分離材料は、上記絶縁材料よりも低い熱伝導率を有している、請求項１３に記載のメモリセル。
- 上記分離材料は窒化物を含んでいる、請求項１２に記載のメモリセル。
- 上記相変化材料は、Ｇｅ、Ｓｂ、Ｔｅ、Ｇａ、Ａｓ、Ｉｎ、Ｓｅ、およびＳのうちの少なくとも１つを含んでいる、請求項１２に記載のメモリセル。
- 第１の電極を有した、前処理されたウェハを備える工程と、
上記前処理されたウェハ上に相変化材料層を堆積する工程と、
上記相変化材料層上に分離材料層を堆積する工程と、
上記分離材料層および上記相変化材料層をエッチングして、分離材料キャップと上記第１の電極とに接触する記憶場所を形成する工程と、
上記分離材料キャップ、上記記憶場所、および上記前処理されたウェハの露出された部分上に、絶縁材料を堆積する工程と、
上記絶縁材料をエッチングして、上記分離材料キャップおよび上記記憶場所の側壁の一部を露出する工程と、
上記記憶場所の露出された側壁部分に接触する第２の電極を形成する工程とを含む、メモリセルを形成するための方法。 - 上記絶縁材料層を平坦化して、上記分離材料を露出する工程をさらに含んでいる、請求項１７に記載のメモリセルを形成するための方法。
- 上記分離材料層を堆積する上記工程は、窒化物を堆積する工程を含んでいる、請求項１７に記載のメモリセルを形成するための方法。
- 上記相変化材料層は、Ｇｅ、Ｓｂ、Ｔｅ、Ｇａ、Ａｓ、Ｉｎ、Ｓｅ、およびＳのうちの少なくとも１つを含んでいる、請求項１７に記載のメモリセルを形成するための方法。
- 上記分離材料層および上記相変化材料層をエッチングする上記工程は、上記分離材料層および上記相変化材料層をエッチングしてピラー型に形成する工程を含んでいる、請求項１７に記載のメモリセルを形成するための方法。
- 第１の電極を有した、前処理されたウェハを備える工程と、
上記第１の電極をエッチングして、上記第１の電極内に開口部を形成する工程と、
上記前処理されたウェハ上および上記開口部内に、分離材料をコンフォーマルに堆積する工程と、
上記分離材料をエッチングして、上記開口部の側壁の一部を露出する工程と、
上記前処理されたウェハおよび上記分離材料の露出された部分上、および上記開口部内に、相変化材料を堆積する工程と、
上記相変化材料を平坦化して、上記第１の電極を露出する工程と、
上記相変化材料に接触する第２の電極を形成する工程とを含んでいる、メモリセルを形成するための方法。 - 上記分離材料を堆積する上記工程は、窒化物を堆積する工程を含んでいる、請求項２２に記載のメモリセルを形成するための方法。
- 上記相変化材料は、Ｇｅ、Ｓｂ、Ｔｅ、Ｇａ、Ａｓ、Ｉｎ、Ｓｅ、およびＳのうちの少なくとも１つを含んでいる、請求項２２に記載のメモリセルを形成するための方法。
- 上記第１の電極をエッチングする上記工程は、上記第１の電極をエッチングして、上記第１の電極内に円筒形の開口部を形成する工程を含んでいる、請求項２２に記載のメモリセルを形成するための方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/601,304 US7541609B2 (en) | 2006-11-17 | 2006-11-17 | Phase change memory cell having a sidewall contact |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2008131042A true JP2008131042A (ja) | 2008-06-05 |
Family
ID=39125179
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007294801A Pending JP2008131042A (ja) | 2006-11-17 | 2007-11-13 | 側壁コンタクトを備えた相変化メモリセル |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US7541609B2 (ja) |
| EP (1) | EP1923928A2 (ja) |
| JP (1) | JP2008131042A (ja) |
| KR (1) | KR20080045070A (ja) |
| CN (1) | CN101202327A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101038993B1 (ko) | 2009-06-29 | 2011-06-07 | 주식회사 하이닉스반도체 | 상변화 메모리 장치 및 그 제조 방법 |
| JP2012174827A (ja) * | 2011-02-21 | 2012-09-10 | Elpida Memory Inc | 半導体装置及びその製造方法 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4991155B2 (ja) * | 2006-01-19 | 2012-08-01 | 株式会社東芝 | 半導体記憶装置 |
| KR100822800B1 (ko) * | 2006-05-24 | 2008-04-17 | 삼성전자주식회사 | 상변화 기억소자 및 그 형성 방법 |
| US8017930B2 (en) * | 2006-12-21 | 2011-09-13 | Qimonda Ag | Pillar phase change memory cell |
| US20080272355A1 (en) * | 2007-05-04 | 2008-11-06 | Samsung Electronics Co., Ltd. | Phase change memory device and method for forming the same |
| US7960203B2 (en) * | 2008-01-29 | 2011-06-14 | International Business Machines Corporation | Pore phase change material cell fabricated from recessed pillar |
| US8097871B2 (en) * | 2009-04-30 | 2012-01-17 | Macronix International Co., Ltd. | Low operational current phase change memory structures |
| US8017433B2 (en) * | 2010-02-09 | 2011-09-13 | International Business Machines Corporation | Post deposition method for regrowth of crystalline phase change material |
| US8233345B2 (en) | 2010-09-08 | 2012-07-31 | International Business Machines Corporation | Phase change memory cycle timer and method |
| CN111769195B (zh) * | 2020-07-13 | 2024-05-14 | 上海集成电路研发中心有限公司 | 一种相变存储器单元及其制备方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002540605A (ja) * | 1999-03-25 | 2002-11-26 | オヴォニクス インコーポレイテッド | 改善された接合を有する電気的にプログラム可能なメモリ素子 |
| JP2005159325A (ja) * | 2003-11-24 | 2005-06-16 | Samsung Electronics Co Ltd | 相変化記憶素子およびその形成方法 |
| JP2006019684A (ja) * | 2004-06-30 | 2006-01-19 | Hynix Semiconductor Inc | 相変化記憶素子及びその製造方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1318552A1 (en) * | 2001-12-05 | 2003-06-11 | STMicroelectronics S.r.l. | Small area contact region, high efficiency phase change memory cell and fabrication method thereof |
| US6972430B2 (en) * | 2002-02-20 | 2005-12-06 | Stmicroelectronics S.R.L. | Sublithographic contact structure, phase change memory cell with optimized heater shape, and manufacturing method thereof |
| US6891747B2 (en) * | 2002-02-20 | 2005-05-10 | Stmicroelectronics S.R.L. | Phase change memory cell and manufacturing method thereof using minitrenches |
| KR100486306B1 (ko) | 2003-02-24 | 2005-04-29 | 삼성전자주식회사 | 셀프 히터 구조를 가지는 상변화 메모리 소자 |
| KR100491978B1 (ko) * | 2003-04-12 | 2005-05-27 | 한국전자통신연구원 | 저 전력 동작이 가능한 상변화 메모리 소자 및 그 제조 방법 |
| KR100639206B1 (ko) * | 2004-06-30 | 2006-10-30 | 주식회사 하이닉스반도체 | 상변환 기억 소자 및 그 제조방법 |
| KR100668823B1 (ko) * | 2004-06-30 | 2007-01-16 | 주식회사 하이닉스반도체 | 상변환 기억 소자 및 그 제조방법 |
-
2006
- 2006-11-17 US US11/601,304 patent/US7541609B2/en active Active
-
2007
- 2007-10-29 EP EP07021134A patent/EP1923928A2/en not_active Withdrawn
- 2007-11-13 JP JP2007294801A patent/JP2008131042A/ja active Pending
- 2007-11-16 KR KR1020070117149A patent/KR20080045070A/ko not_active Application Discontinuation
- 2007-11-16 CN CNA2007101879904A patent/CN101202327A/zh active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002540605A (ja) * | 1999-03-25 | 2002-11-26 | オヴォニクス インコーポレイテッド | 改善された接合を有する電気的にプログラム可能なメモリ素子 |
| JP2005159325A (ja) * | 2003-11-24 | 2005-06-16 | Samsung Electronics Co Ltd | 相変化記憶素子およびその形成方法 |
| JP2006019684A (ja) * | 2004-06-30 | 2006-01-19 | Hynix Semiconductor Inc | 相変化記憶素子及びその製造方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101038993B1 (ko) | 2009-06-29 | 2011-06-07 | 주식회사 하이닉스반도체 | 상변화 메모리 장치 및 그 제조 방법 |
| US8368178B2 (en) | 2009-06-29 | 2013-02-05 | SK Hynix Inc. | Phase change memory apparatus and fabrication method thereof |
| US8883590B2 (en) | 2009-06-29 | 2014-11-11 | SK Hynix Inc. | Phase change memory apparatus and fabrication method thereof |
| JP2012174827A (ja) * | 2011-02-21 | 2012-09-10 | Elpida Memory Inc | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN101202327A (zh) | 2008-06-18 |
| KR20080045070A (ko) | 2008-05-22 |
| US20080116442A1 (en) | 2008-05-22 |
| EP1923928A2 (en) | 2008-05-21 |
| US7541609B2 (en) | 2009-06-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8796101B2 (en) | Memory device | |
| JP2008131042A (ja) | 側壁コンタクトを備えた相変化メモリセル | |
| US7838860B2 (en) | Integrated circuit including vertical diode | |
| US7545668B2 (en) | Mushroom phase change memory having a multilayer electrode | |
| US7973301B2 (en) | Low power phase change memory cell with large read signal | |
| US8284596B2 (en) | Integrated circuit including an array of diodes coupled to a layer of resistance changing material | |
| US8017930B2 (en) | Pillar phase change memory cell | |
| US8189372B2 (en) | Integrated circuit including electrode having recessed portion | |
| US20080265239A1 (en) | Integrated circuit including spacer material layer | |
| US20070230238A1 (en) | Phase change memory fabricated using self-aligned processing | |
| JP2007273962A (ja) | 自己整合プロセスを用いて形成された相変化メモリ | |
| JP2007273963A (ja) | 自己整合プロセスを用いて形成された相変化メモリ | |
| JP2008091870A (ja) | 階段状のプログラミング特性を有する相変化メモリセル | |
| US20090185411A1 (en) | Integrated circuit including diode memory cells | |
| US8189374B2 (en) | Memory device including an electrode having an outer portion with greater resistivity | |
| US7745812B2 (en) | Integrated circuit including vertical diode | |
| US7718464B2 (en) | Integrated circuit fabricated using an oxidized polysilicon mask | |
| US7812333B2 (en) | Integrated circuit including resistivity changing material having a planarized surface | |
| US20080316793A1 (en) | Integrated circuit including contact contacting bottom and sidewall of electrode | |
| US7671353B2 (en) | Integrated circuit having contact including material between sidewalls | |
| US20060273297A1 (en) | Phase change memory cell having ring contacts | |
| US7696510B2 (en) | Integrated circuit including memory having reduced cross talk | |
| US7679074B2 (en) | Integrated circuit having multilayer electrode |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110624 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110705 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20110929 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20111004 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20120110 |