JP2012186424A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】下部電極の相変化膜接触面と相変化膜の下面との間で位置ずれが発生することを防止する。
【解決手段】本発明による半導体装置１の製造方法は、導電材料を成膜することにより、スルーホール１０ａ内に下部電極ＨＥを形成する工程と、層間絶縁膜１０の上面が露出する程度まで表面を平坦化する工程と、下部電極ＨＥの上面の一部を覆うマスク膜をマスクとして用いて下部電極ＨＥをエッチングすることにより、層間絶縁膜１０の上面に絶縁膜埋込用溝部を設け、その内部に絶縁膜１３ａを埋め込む工程と、層間絶縁膜１４を形成して表面を平坦化することによりマスク膜の上面を露出させる工程と、マスク膜を除去することにより、層間絶縁膜１４の上面に開口部１４ａを設ける工程と、開口部１４ａ内に相変化材料を成膜することにより、開口部１４ａ内に露出した下部電極ＨＥの上面を相変化膜ＧＳＴで覆う工程とを備える。
【選択図】図１

Description

本発明は、半導体装置の製造方法に関し、特に相変化記憶素子を利用する半導体装置の製造方法に関する。

相変化メモリ（ＰＲＡＭ：Phase change Random Access Memory）は、相変化記憶素子によって情報を記憶する半導体装置である。非特許文献１には、相変化メモリの一例が開示されている。

相変化記憶素子は、非特許文献１にも示されるように、上部電極と下部電極の間に相変化膜が配置された３層構造を有している。相変化記憶素子への書き込みは、上部電極と下部電極の間に書き換え電流を流し、これによって生ずる熱で相変化膜の結晶状態を変化させることによって行われる。

非特許文献１に開示される相変化記憶素子では、下部電極（Ｈｅａｔｅｒ）は正方形の断面を有する筒型、相変化膜（ＧＳＴ）は長方形の断面を有する逆四角錐台型であり、下部電極の上に相変化膜が積層されている。相変化膜の下面の短辺の長さは下部電極の上面の一辺の長さの１／３程度である。下部電極と相変化膜の平面的な配置は、下部電極の上面の所定の一辺の上に相変化膜が重なり、かつこの所定の一辺の延伸方向と相変化膜下面の長手方向とが直交するように決定されている。この構造によれば、下部電極と相変化膜の接触面積が小さくなることから、高い発熱効率が実現される。

Ｆ・ペリツァー他(F. Pellizer, et al)、「埋込型かつ独立型の不揮発性メモリへの応用のための新規なμトレンチ相変化メモリセル(Novel u-Trench Phase Change Memory Cell for Embedded and Stand-Alone Nonvolatile Memory Applications)」、２００４シンポジウム・オン・ＶＬＳＩテクノロジーズ(2004 Symposium on VLSI Technologies)、（米国）、 P. 18

ところで、書き込み電流低減や寄生容量防止などの観点から、下部電極の上面のうち相変化膜の下面と直接接しない部分は、上面からある程度の深さのところまで絶縁膜で置き換えておくことが好ましい。このような構造は、例えば、層間絶縁膜内に下部電極を形成した後、表面を平坦化して下部電極の上面を露出させ、露出した部分の一部（以下では、「相変化膜接触面」と称する。）をマスク膜で覆った状態で下部電極をエッチングし、それによって形成された溝部に絶縁膜を埋め込むことによって実現できる。相変化膜は、溝部に絶縁膜を埋め込んだ後、再度表面を平坦化し、さらに相変化材料を成膜した後、成膜した相変化材料をパターニングすることによって形成できる。

しかしながら、この製造方法によれば、下部電極の相変化膜接触面と相変化膜の下面との間で位置ずれが発生するおそれがある。位置ずれは下部電極と相変化膜の接触面積のばらつきを生じ、結果的に書き換え電流の電流値が製品ごとにバラつく原因となることから、位置ずれの発生を防止することが望まれる。

なお、接触面積のばらつき自体は、例えば相変化膜の下面の面積を広めに取ることによっても防止できる。しかしながら、このような方法では相変化膜の体積も増加してしまうことから、書き換え電流の電流値の増大を招く結果となり、好ましくない。

本発明による半導体装置の製造方法は、セルトランジスタと、下部電極、相変化膜、及び上部電極により構成される相変化記憶素子とを有する半導体装置の製造方法であって、前記セルトランジスタの上層に設けられた第１の層間絶縁膜にスルーホールを設ける工程と、導電材料を成膜することにより、前記スルーホール内に、下面で前記セルトランジスタの一方の被制御電極と電気的に接続する前記下部電極を形成する工程と、前記導電材料の成膜後、前記第１の層間絶縁膜の上面が露出する程度まで表面を平坦化する工程と、前記下部電極の上面の一部を覆うマスク膜を形成する工程と、前記マスク膜をマスクとして用いて前記下部電極をエッチングすることにより、前記第１の層間絶縁膜の上面に絶縁膜埋込用溝部を設ける工程と、前記絶縁膜埋込用溝部に絶縁材料を埋め込む工程と、前記マスク膜を覆う第２の層間絶縁膜を形成するとともに、表面を平坦化して前記マスク膜の上面を露出させる工程と、前記マスク膜を除去することにより、前記第２の層間絶縁膜の上面に開口部を設ける工程と、前記開口部内に相変化材料を成膜することにより、前記開口部内に露出した前記下部電極の上面を前記相変化膜で覆う工程と、前記相変化膜の上面に接するよう、前記上部電極を形成する工程とを備えることを特徴とする。

本発明の他の一側面による半導体装置の製造方法は、それぞれワード線方向に延伸する複数のワード線と、それぞれ前記ワード線方向と直交するビット線方向に延伸するビット線と、前記ワード線と前記ビット線の交点ごとに設けられる複数のメモリセルとを備え、前記複数のメモリセルは、前記ビット線方向に隣接する第１のメモリセルと第２のメモリセルを含み、前記第１のメモリセルは、前記複数のワード線のうちのひとつを制御電極とする第１のセルトランジスタと、第１の下部電極、第１の相変化膜、及び第１の上部電極により構成される相変化記憶素子とを有し、前記第２のメモリセルは、前記複数のワード線のうちの他のひとつを制御電極とする第２のセルトランジスタと、第２の下部電極、第２の相変化膜、及び第２の上部電極により構成される相変化記憶素子とを有する半導体装置の製造方法であって、前記第１及び第２のセルトランジスタの上層に設けられた第１の層間絶縁膜に第１及び第２のスルーホールを設ける工程と、導電材料を成膜することにより、前記第１のスルーホール内に、下面で前記第１のセルトランジスタの一方の被制御電極と電気的に接続する前記第１の下部電極を形成し、かつ前記第２のスルーホール内に、下面で前記第２のセルトランジスタの一方の被制御電極と電気的に接続する前記第２の下部電極を形成する工程と、前記導電材料の成膜後、前記第１の層間絶縁膜の上面が露出する程度まで表面を平坦化する工程と、前記第１の下部電極の上面から前記第２の下部電極の上面に跨って設けられ、かつ前記第１の下部電極の上面のうち前記第２の下部電極寄りの一部と、前記第２の下部電極の上面のうち前記第１の下部電極寄りの一部とを覆うマスク膜を形成する工程と、前記マスク膜をマスクとして用いて前記第１及び第２の下部電極をエッチングすることにより、前記第１の層間絶縁膜の上面に第１及び第２の絶縁膜埋込用溝部を設ける工程と、前記第１及び第２の絶縁膜埋込用溝部に絶縁材料を埋め込む工程と、前記マスク膜を覆う第２の層間絶縁膜を形成するとともに、表面を平坦化して前記マスク膜の上面を露出させる工程と、前記マスク膜を除去することにより、前記第２の層間絶縁膜の上面に開口部を設ける工程と、前記開口部内に相変化材料を成膜することにより、前記開口部内に露出した前記第１及び第２の下部電極の上面をそれぞれ前記第１及び第２の相変化膜で覆う工程と、前記第１及び第２の相変化膜の上面と電気的に接続するよう、前記ビット線を形成する工程とを備えることを特徴とする。

本発明によれば、相変化膜の下面の配置が、下部電極の相変化膜接触面の配置に対して自己整合的に決定される。したがって、下部電極の相変化膜接触面と相変化膜の下面との間で位置ずれが発生することを防止できる。また、本発明によれば、相変化膜の下面の面積を広めに取る必要もないので、書き換え電流の電流値が増大することもない。

（ａ）は、本発明の好ましい第１の実施の形態による半導体装置の平面図であり、（ｂ）は、（ａ）のＡ−Ａ線断面に対応する半導体装置の断面図である。 本発明の好ましい第１の実施の形態による下部電極の構造を示す斜視図である。 （ａ）は、製造途中における本発明の好ましい第１の実施の形態による半導体装置の平面図である。（ｂ）は、（ａ）のＡ−Ａ線断面に対応する半導体装置の断面図である。 （ａ）は、製造途中における本発明の好ましい第１の実施の形態による半導体装置の平面図である。（ｂ）は、（ａ）のＡ−Ａ線断面に対応する半導体装置の断面図である。 （ａ）は、製造途中における本発明の好ましい第１の実施の形態による半導体装置の平面図である。（ｂ）は、（ａ）のＡ−Ａ線断面に対応する半導体装置の断面図である。 （ａ）は、製造途中における本発明の好ましい第１の実施の形態による半導体装置の平面図である。（ｂ）は、（ａ）のＡ−Ａ線断面に対応する半導体装置の断面図である。 （ａ）は、製造途中における本発明の好ましい第１の実施の形態による半導体装置の平面図である。（ｂ）は、（ａ）のＡ−Ａ線断面に対応する半導体装置の断面図である。 （ａ）は、本発明の好ましい第２の実施の形態による半導体装置の平面図であり、（ｂ）は、（ａ）のＡ−Ａ線断面に対応する半導体装置の断面図である。 本発明の好ましい第２の実施の形態による下部電極の構造を示す斜視図である。 （ａ）は、製造途中における本発明の好ましい第２の実施の形態による半導体装置の平面図である。（ｂ）は、（ａ）のＡ−Ａ線断面に対応する半導体装置の断面図である。 （ａ）は、製造途中における本発明の好ましい第２の実施の形態による半導体装置の平面図である。（ｂ）は、（ａ）のＡ−Ａ線断面に対応する半導体装置の断面図である。 （ａ）は、製造途中における本発明の好ましい第２の実施の形態による半導体装置の平面図である。（ｂ）は、（ａ）のＡ−Ａ線断面に対応する半導体装置の断面図である。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１（ａ）（ｂ）は、本発明の好ましい第１の実施の形態による半導体装置１の構成を示す図である。図１（ａ）は半導体装置１の平面図、図１（ｂ）は、図１（ａ）のＡ−Ａ線断面に対応する半導体装置１の断面図となっている。なお、図１（ａ）では、後述する相変化記憶素子以外の各構造体を透過的に示している。

半導体装置１は例えばＰＲＡＭ(Phase change Random Access Memory)などの半導体記憶装置であり、それぞれｘ方向に延伸する複数のビット線ＢＬと、それぞれｙ方向（ｘ方向と直交する方向）に延伸する複数のワード線ＷＬとを備えている。図１には、ビット線ＢＬとワード線ＷＬをそれぞれ２本ずつのみ図示しているが、実際にはより多数のこれらが配置される。後掲する各図でも同様である。

半導体装置１では、ビット線ＢＬとワード線ＷＬの交点ごとに、メモリセルが設けられる。図１（ａ）には、このうち４つのメモリセルのみを示しており、以下では、これら４つのメモリセルを特に区別して説明する必要がある場合、これらのうち図面右下のものを第１のメモリセルＳ１、第１のメモリセルＳ１とｘ方向に隣接するものを第２のメモリセルＳ２、第１のメモリセルＳ１とｙ方向に隣接するものを第３のメモリセルＳ３、残りの１つを第４のメモリセルＳ４と称する。

各メモリセルは、相変化記憶素子とセルトランジスタとによって構成される。以下では、第ｎのメモリセルＳｎに属するセルトランジスタを、第ｎのセルトランジスタＴｎと称する（ｎは１〜４の整数）。図１（ｂ）には、第１及び第２のセルトランジスタＴ１，Ｔ２と、これらに対応する２つの相変化記憶素子が示されている。

半導体装置１は、図１（ｂ）に示すように、単結晶基板（シリコン基板）２を備えている。基板２の表面には、素子分離領域３が形成される。素子分離領域３は、ｘ方向に延伸する部分とｙ方向に延伸する部分とを有し、これらによって複数の活性領域がマトリクス状に区画される。１つの活性領域には１本のビット線ＢＬと２本のワード線ＷＬが対応しており、したがって、１つの活性領域には２つのメモリセルが含まれる。図１（ａ）の例では、第１及び第２のメモリセルＳ１，Ｓ２は活性領域Ｋ１に含まれ、第３及び第４のメモリセルＳ３，Ｓ４は、活性領域Ｋ１とｙ方向に隣接する活性領域Ｋ２に含まれる。

以下、メモリセルの構造について、図１（ｂ）を参照しながら具体的に説明する。なお、本実施の形態では、セルトランジスタがいわゆるプレーナ型である場合を例にとって説明するが、本発明の特徴は相変化記憶素子部分にあり、セルトランジスタの構造はどのようなものであっても構わない。例えば、基板に形成した溝内にゲート絶縁膜を介してゲート電極を埋め込んで形成される立体型のセルトランジスタなど、他の種類のセルトランジスタを用いても構わない。

図１（ｂ）に示すように、活性領域の内側に相当する基板２の表面内のうち、ｘ方向の中ほどの領域には不純物拡散領域４が設けられ、ｘ方向の両端の領域には不純物拡散領域５が設けられる。これら不純物拡散領域４，５は、基板２中の不純物と逆の導電型を有する不純物を、基板２の表面に注入することによって形成される。

不純物拡散領域４，５の間には、図１（ｂ）に示すように、ごく薄いゲート絶縁膜６を介してワード線ＷＬが配線される。ワード線ＷＬはセルトランジスタのゲート（制御電極）となり、不純物拡散領域４，５はソース／ドレインの一方及び他方（一方及び他方の被制御電極）となる。ｙ方向に隣接するセルトランジスタの間では、共通のワード線ＷＬが制御電極となる。

図１（ａ）の例では、第１のセルトランジスタＴ１（第１のメモリセルＳ１に含まれるセルトランジスタ。以下同様。）と第３のセルトランジスタＴ３とは互いにｙ方向に隣接しており、したがって、共通のワード線ＷＬを制御電極としている。同様に、第２のセルトランジスタＴ２と第４のセルトランジスタＴ４とは互いにｙ方向に隣接しており、したがって、共通のワード線ＷＬを制御電極としている。

基板２の表面には、図１（ｂ）に示すように、シリコン酸化膜からなる層間絶縁膜７が成膜され、ワード線ＷＬはこの層間絶縁膜７の内部に埋め込まれる。層間絶縁膜７の内部には、平面的に見て２本のワード線ＷＬの間の位置に、接地電位が供給されるプレート配線ＰＬも埋め込まれる。プレート配線ＰＬは、図１（ａ）に示すようにワード線ＷＬと同様にｙ方向に延伸する配線であり、ワード線ＷＬとは電気的に絶縁されている。プレート配線ＰＬは、層間絶縁膜７に設けられたコンタクトプラグ８によって、不純物拡散領域４と電気的に接続している。したがって、不純物拡散領域４の電位は、常時接地電位に維持される。なお、図１（ｂ）では、基板２の表面より上方にプレート配線ＰＬが配置されているが、基板２の内部に埋め込んでプレート配線ＰＬを設けてもよい。

層間絶縁膜７の内部には、ストレージノードコンタクトプラグ９も設けられる。ストレージノードコンタクトプラグ９は、不純物拡散領域５ごとに層間絶縁膜７を貫通して設けられ、下面で対応する不純物拡散領域５と接続し、上面で対応する相変化記憶素子の下部電極ＨＥ（後述）と接続する。つまり、不純物拡散領域５と、対応する相変化記憶素子の下部電極ＨＥとは、ストレージノードコンタクトプラグ９によって電気的に接続される。

層間絶縁膜７の上面には、シリコン酸化膜からなる層間絶縁膜１０（第１の層間絶縁膜）が成膜される。層間絶縁膜１０には、ストレージノードコンタクトプラグ９ごとにスルーホール１０ａが設けられ、スルーホール１０ａの底面には、対応するストレージノードコンタクトプラグ９の上面が露出している。スルーホール１０ａ内には、相変化記憶素子の下部電極ＨＥと、下部電極ＨＥとスルーホール１０ａの内壁の間に設けられるサイドウォール絶縁膜１１と、下部電極ＨＥの内側を埋めるフィルイン絶縁膜１２とが形成されている。

スルーホール１０ａ内の各構成についてより具体的に説明すると、サイドウォール絶縁膜１１は、スルーホール１０ａの内壁に沿って形成された筒型のシリコン窒化膜である。下部電極ＨＥは、底面が閉じられた筒型の導電膜であり、サイドウォール絶縁膜１１の内壁に沿って形成されている。下部電極ＨＥの下面は対応するストレージノードコンタクトプラグ９と接触しており、このストレージノードコンタクトプラグ９を介して、対応するセルトランジスタの不純物拡散領域５と電気的に接続している。なお、本実施の形態では、図１（ａ）にも示すように、下部電極ＨＥの平面的な形状を円形としているが、他の形状、例えば長方形や、非特許文献１にも示されるような正方形としてもよい。フィルイン絶縁膜１２は、下部電極ＨＥの内側を埋める柱型のシリコン窒化膜である。

図２は、本実施の形態による下部電極ＨＥの構造を示す斜視図である。同図に示すように、下部電極ＨＥは、上面の一部（相変化膜接触面Ｕ１）が他の部分（相変化膜非接触面Ｕ２）に比べてｚ方向（垂直方向）に突出した構造を有している。相変化膜接触面Ｕ１は層間絶縁膜１０の上面に露出しているが、相変化膜非接触面Ｕ２は層間絶縁膜１０の上面に露出していない。相変化膜非接触面Ｕ２と層間絶縁膜１０の上面の間に生ずる空間には、シリコン窒化膜からなる絶縁膜１３ａが埋め込まれている。

図１に戻る。層間絶縁膜１０の上面には、シリコン酸化膜からなる層間絶縁膜１４（第２の層間絶縁膜）が成膜される。層間絶縁膜１４には開口部１４ａが設けられており、その内部には、カルコゲナイド系合金などの相変化材料からなる相変化膜ＧＳＴが埋め込まれている。なお、本実施の形態では、図１（ａ）（ｂ）に示すように、開口部１４ａ及び相変化膜ＧＳＴを直方体形状としているが、他の形状、例えば非特許文献１にも示されるような逆四角錐台形状としてもよい。

層間絶縁膜１４と層間絶縁膜１０の間、及び相変化膜ＧＳＴと開口部１４ａの内壁の間には、シリコン窒化膜からなる絶縁膜１３が連続して形成される。上述した絶縁膜１３ａは、この絶縁膜１３の一部である。相変化膜ＧＳＴと開口部１４ａの内壁の間に絶縁膜１３を形成しているのは、層間絶縁膜１４から相変化膜ＧＳＴに対して酸素及び水分が拡散することを防止するためである。

相変化膜ＧＳＴは、長手方向がｘ方向と一致するように配置され、１つの活性領域内の２つのメモリセルに跨って設けられる。相変化膜ＧＳＴの下面は、これら２つのメモリセルそれぞれの下部電極ＨＥの相変化膜接触面Ｕ１と接する。言い換えれば、本実施の形態では、これら２つのメモリセルそれぞれに対応する相変化膜ＧＳＴ（第１及び第２の相変化膜）が一体化されている。

相変化膜ＧＳＴの下面長辺のｙ方向の位置は、対応する相変化膜接触面Ｕ１の周方向の辺（図２に示した辺Ｅ１，Ｅ２）の位置と一致している。これは、後述する半導体装置１の製造過程において、相変化膜ＧＳＴの下面の配置が、相変化膜接触面Ｕ１の配置に対して自己整合的に決定されるようにしていることによるものである。したがって、一致の精度は非常に高くなっている。

層間絶縁膜１４の上面には、図１（ｂ）に示すように、ビット線ＢＬが形成される。ビット線ＢＬは、対応する相変化膜ＧＳＴの上面と接して設けられる。本実施の形態では、ビット線ＢＬが相変化記憶素子の上部電極を兼ねている。

次に、以上説明した構造を有する半導体装置１の動作について説明する。以下では、第１のメモリセルＳ１に対して読み書きを行う場合を取り上げて説明するが、他のメモリセルでも同様である。

初めに、第１のメモリセルＳ１に対応するワード線ＷＬを活性化させる。これによって第１のセルトランジスタＴ１がオンとなり、第１のメモリセルＳ１に属する下部電極ＨＥ（以下、「第１の下部電極ＨＥ」と称する）とプレート配線ＰＬとが電気的に接続される。したがって、第１の下部電極ＨＥに接地電位が供給される。

次に、第１のメモリセルＳ１に対応する対応するビット線ＢＬに、所定の電位を与える。この電位は、読み出しの場合と書き込みの場合とで異なる電位である。具体的には、まず読み出しの場合には、第１のメモリセルＳ１に対応する相変化膜ＧＳＴが相変化を起こさない程度の相対的に低い電位を与える。この電位を与えた後のビット線ＢＬの電位は、相変化膜ＧＳＴを通って第１の下部電極ＨＥに流れる電流によって若干低下するが、その低下の度合いは相変化膜ＧＳＴの第１の下部電極ＨＥ付近での相状態によって異なる。具体的には、相状態が相対的に低抵抗な結晶相であれば、相対的に高抵抗なアモルファス相である場合に比べ、ビット線ＢＬの電位は大きく低下する。このような低下量の違いを検出することにより、相変化膜ＧＳＴの第１の下部電極ＨＥ付近での相状態を読み出す。

一方、書き込みの場合には、相変化膜ＧＳＴに相変化が発生する程度の相対的に高い電位を与える。また、相変化膜ＧＳＴを高抵抗状態にするリセット動作と、相変化膜ＧＳＴを低抵抗状態にするセット動作とでは、電位を上昇させた後の低下にかける時間を異ならせる。具体的には、リセット動作では、電位を上昇させた後、相対的に急激に電位を０に戻す。その結果、相変化膜ＧＳＴは急激に冷やされ、高抵抗なアモルファス相となる。一方、セット動作では、電位を上昇させた後、相対的にゆっくりと電位を０に戻す。その結果、相変化膜ＧＳＴは徐々に冷やされ、低抵抗な結晶相となる。以上のように、電位の低下時間を制御することで、相変化膜ＧＳＴに所望の相状態を書き込む。

次に、半導体装置１の製造方法について説明する。

図３〜図７の（ａ）は、製造途中における半導体装置１の平面図である。また、図３〜図７の（ｂ）は、対応する（ａ）のＡ−Ａ線断面に対応する半導体装置１の断面図である。以下、これらの図を参照しながら、本実施の形態による半導体装置１の製造方法について説明する。以下の説明では、図１に示した活性領域Ｋ１に着目して説明するが、他の活性領域についても同様である。

まず、図３に示すように、基板２の表面に素子分離領域３を形成することにより、活性領域Ｋ１を区画する。そして、基板２の表面のうち活性領域Ｋ１内の領域に、不純物拡散領域４，５を形成する。不純物拡散領域４は活性領域Ｋ１の中央付近に１つ設け、不純物拡散領域５は活性領域Ｋ１の両端付近に１つずつ設ける。一方の不純物拡散領域５は第１のメモリセルＳ１に対応し、他方の不純物拡散領域５は第２のメモリセルＳ２に対応する。

次に、基板２の表面のうち不純物拡散領域４と不純物拡散領域５の間の領域にゲート絶縁膜６及びワード線ＷＬを順次形成し、さらに、全体をシリコン酸化膜で覆う。このシリコン酸化膜は、層間絶縁膜７の一部（プレート配線ＰＬの下面より下の部分）を構成する。

続いて、層間絶縁膜７に、不純物拡散領域４の上面を露出させるスルーホールを形成する。そして、このスルーホール内に導電材料を埋め込むことで、コンタクトプラグ８を形成する。さらに、コンタクトプラグ８の上面と接するプレート配線ＰＬを形成し、全体をシリコン酸化膜で覆う。このシリコン酸化膜は、層間絶縁膜７の残部（プレート配線ＰＬの下面より上の部分）を構成する。その後、層間絶縁膜７に不純物拡散領域５の上面を露出させるスルーホールを形成し、このスルーホール内に導電材料を埋め込むことで、ストレージノードコンタクトプラグ９を形成する。ストレージノードコンタクトプラグ９は、不純物拡散領域５ごとに設けられる。

次に、層間絶縁膜７の表面を平坦化し、平坦化された表面にシリコン酸化膜からなる層間絶縁膜１０（第１の層間絶縁膜）を成膜する。そして、この層間絶縁膜１０に、ストレージノードコンタクトプラグ９の上面を露出させるスルーホール１０ａを、ストレージノードコンタクトプラグ９ごとに形成する。スルーホール１０ａの形成は、リソグラフィとドライエッチング技術を用いて行うことが好適である。なお、スルーホール１０ａをドライエッチングする場合のエッチングストッパー膜として、層間絶縁膜７と層間絶縁膜１０の間にシリコン窒化膜を形成しておくことが望ましい。

スルーホール１０ａを形成したら、その内部に、シリコン窒化膜からなるサイドウォール絶縁膜１１、窒化チタンなどの金属材料からなる下部電極ＨＥ、シリコン窒化膜からなるフィルイン絶縁膜１２を順次形成する。サイドウォール絶縁膜１１については、全面にシリコン窒化膜を成膜した後、異方性エッチバックを行うことにより、層間絶縁膜１０の上面及び各スルーホール１０ａの底面に成膜された部分を除去する。下部電極ＨＥ及びフィルイン絶縁膜１２については、これらの構成材料を順次全面に成膜した後、ＣＭＰ(Chemical Mechanical Polishing)による研磨エッチバックによって、層間絶縁膜１０の上面が露出する程度まで表面を平坦化することにより、形成する。この平坦化に伴い、下部電極ＨＥの上面は層間絶縁膜１０の上面に露出する。ここまでの工程により、スルーホール１０ａごとに、その底面に露出したストレージノードコンタクトプラグ９と下面で接触する筒型の下部電極ＨＥが形成される。

次に、平坦化した表面に、下部電極ＨＥの上面の一部を覆うマスク膜２０を形成する。マスク膜２０は、活性領域Ｋ１内の２つのメモリセル（第１及び第２のメモリセルＳ１，Ｓ２）それぞれの下部電極ＨＥに跨って設けられる。より具体的には、マスク膜２０は、第１のメモリセルＳ１に属する下部電極ＨＥ（第１の下部電極）の上面のうち、第２のメモリセルＳ２に属する下部電極ＨＥ（第２の下部電極）寄りの一部と、第２の下部電極ＨＥの上面のうち第１の下部電極ＨＥ寄りの一部とを覆うように設けられる。マスク膜２０の具体的な形成方法はダブルパターニング法によることが好ましく、そうすることで、マスク膜２０のｙ方向（短手方向）の幅を、リソグラフィの解像度よりも小さくすることが可能になる。

マスク膜２０の具体的な構成材料は、後の工程でのエッチングを考慮して決定される。つまり、まず、マスク膜２０は、図４に示す工程で、下部電極ＨＥをエッチングする際のマスクとして使用される。このとき、シリコン酸化膜からなる層間絶縁膜１０と、それぞれシリコン窒化膜からなるサイドウォール絶縁膜１１及びフィルイン絶縁膜１２とがエッチングされないようにする必要がある。また、マスク膜２０は、図７に示す工程で、シリコン酸化膜からなる層間絶縁膜１４及びシリコン窒化膜からなる絶縁膜１３を残しつつ、除去される必要がある。具体的には、マスク膜２０としてプラズマＣＶＤ法で形成する非晶質カーボン膜や回転塗布法で形成するポリイミド樹脂膜、あるいはそれらの材料にシリコンを含有させた膜を用いることが好ましい。

ここで、マスク膜２０として上記非晶質カーボン膜等が適当である理由は、次のとおりである。本実施の形態では、下部電極ＨＥに窒化チタンを用いている。ただし、窒化チタンに限らず、タングステンなど、他の金属膜を用いることも可能である。これらの金属膜のエッチングには、塩素ガスプラズマを用いたドライエッチングを用いることができるが、塩素ガスプラズマではシリコン酸化膜やシリコン窒化膜はエッチングされない。また、ここでエッチングされる下部電極ＨＥは、スリット内に埋設された構成となっており、エッチングに異方性を必要としない。したがって、イオン衝撃を伴う異方性ドライエッチングを用いる必要がなく、ソフトエッチングとなる等方性エッチングを用いるので、上述の非晶質カーボン膜やポリイミド樹脂膜などで充分にマスク膜としての機能を持たせることができる。また、非晶質カーボン膜やポリイミド樹脂膜などからなるマスク膜２０自体のエッチングには、これらの材料がカーボン膜からなる材料であることから酸素ガスプラズマを用いることができる。酸素ガスプラズマでは、シリコン酸化膜、シリコン窒化膜、金属膜は全くエッチングされないのでマスク膜２０自体を高選択でエッチングすることができる。

さて、マスク膜２０を形成したら、マスク膜２０をマスクとして用いて下部電極ＨＥをエッチングする。これにより、図４に示すように、層間絶縁膜１０の上面に絶縁膜埋込用溝部ＨＥａが形成される。絶縁膜埋込用溝部ＨＥａの底面は、相変化膜非接触面Ｕ２となる。このエッチングには、上述のように塩素ガスプラズマを用いた等方性エッチングを用いることが好適である。エッチング深さは、下部電極ＨＥの高さの半分程度とすることが好ましい。

次に、シリコン窒化膜を全面に成膜する。これにより、図５に示すように、サイドウォール絶縁膜１１及びフィルイン絶縁膜１２の露出面を含む層間絶縁膜１０の上面、並びにマスク膜２０の側面及び上面が絶縁膜１３に覆われ、絶縁膜埋込用溝部ＨＥａの内部には絶縁膜１３ａ（絶縁材料）が埋め込まれる。シリコン窒化膜の成膜後は、図５に示すように、マスク膜２０の上面を超える膜厚でシリコン酸化膜を全面に成膜する。このシリコン酸化膜は、層間絶縁膜１４（第２の層間絶縁膜）となる。

次に、ＣＭＰによる研磨エッチバックによって上面を平坦化することにより、図６に示すように、マスク膜２０の上面を露出させる。さらに、図７に示すように、マスク膜２０を除去し、層間絶縁膜１４に開口部１４ａを形成する。マスク膜２０の除去には、前述のように、酸素ガスプラズマを用いた等方性エッチングを用いることが好適である。このようなエッチング条件を選択することにより、開口部１４ａの側壁には、シリコン窒化膜である絶縁膜１３がサイドウォール絶縁膜として残ることになる。また、開口部１４ａの底面には、第１の下部電極ＨＥ及び第２の下部電極ＨＥそれぞれの相変化膜接触面Ｕ１が露出する。

次に、相変化膜ＧＳＴとなる相変化材料を全面に成膜する。これにより、開口部１４ａ内にも相変化材料が形成され、各下部電極ＨＥの露出面（相変化膜接触面Ｕ１）が相変化材料によって覆われることとなる。

本実施の形態では、このときの相変化材料の成膜量を、開口部１４ａが埋まる程度とする。成膜後には、ＣＭＰによって、層間絶縁膜１４の上面が露出する程度まで表面を平坦化する。ここまでの工程により相変化膜ＧＳＴが完成し、完成した相変化膜ＧＳＴの下面は、第１の下部電極ＨＥ及び第２の下部電極ＨＥそれぞれの相変化膜接触面Ｕ１と接触する。言い換えれば、第１及び第２のメモリセルＳ１，Ｓ２にそれぞれ対応する相変化膜ＧＳＴ（第１及び第２の相変化膜）が、一体で形成される。この後、平坦化された表面に導電膜を形成し、この導電膜をビット線パターンにパターニングする。これによってビット線ＢＬが形成され、図１に示した半導体装置１が完成する。

以上説明した本実施の形態による半導体装置１の製造方法によれば、層間絶縁膜１４の上面に設ける開口部１４ａの平面的な配置（＝相変化膜ＧＳＴの下面の配置）が、下部電極ＨＥのエッチングに用いたマスク膜２０の平面的な配置（＝下部電極ＨＥの相変化膜接触面Ｕ１の配置）に対して自己整合的に決定される。したがって、下部電極ＨＥの相変化膜接触面Ｕ１と相変化膜ＧＳＴの下面との間で位置ずれが発生することを防止できる。

また、本実施の形態による半導体装置１の製造方法によれば、相変化膜ＧＳＴの下面の面積を広めに取る必要もないので、下部電極ＨＥと相変化膜ＧＳＴの接触面積を確保する代償としての書き換え電流の電流値の増大も発生しない。

さらに、本実施の形態による半導体装置１の製造方法によれば、開口部１４ａの側壁に絶縁膜１３を残していることから、上述したように、層間絶縁膜１４から相変化膜ＧＳＴに対する酸素及び水分の拡散が防止される。したがって、これらの拡散による相変化膜ＧＳＴの膜質劣化や特性変動が防止される。

図８（ａ）（ｂ）は、本発明の好ましい第２の実施の形態による半導体装置１の構成を示す図である。図８（ａ）は半導体装置１の平面図、図８（ｂ）は、図８（ａ）のＡ−Ａ線断面に対応する半導体装置１の断面図となっている。なお、図８（ａ）では、相変化記憶素子以外の各構造体を透過的に示している。

本実施の形態による半導体装置１は、図８（ａ）（ｂ）に示すように、下部電極ＨＥの相変化膜接触面Ｕ１が層間絶縁膜１０の上面より低い位置に配置され、相変化膜接触面Ｕ１と層間絶縁膜１０の上面との間に相変化膜ＧＳＴが設けられる点、層間絶縁膜１０の上面に絶縁膜１３及び層間絶縁膜１４ではなく層間絶縁膜２１（第３の層間絶縁膜）が設けられ、さらに層間絶縁膜２１を貫通する上部電極２２が設けられる点で、第１の実施の形態による半導体装置１と異なっている。以下、相違点を中心に説明する。

図９は、本実施の形態による下部電極ＨＥ及び相変化膜ＧＳＴの構造を示す斜視図である。同図に示すように、本実施の形態による下部電極ＨＥは、上面の一部（相変化膜接触面Ｕ１）が他の部分（相変化膜非接触面Ｕ２）に比べて垂直方向に突出した構造を有している点では第１の実施の形態と同様であるが、相変化膜非接触面Ｕ２だけでなく相変化膜接触面Ｕ１も層間絶縁膜１０の上面に露出していない。相変化膜ＧＳＴは、相変化膜接触面Ｕ１と層間絶縁膜１０の上面の間に生ずる空間内に、メモリセルごとに設けられる。なお、相変化膜非接触面Ｕ２と層間絶縁膜１０の上面の間に生ずる空間には、第１の実施の形態と同様に、絶縁膜１３ａが埋め込まれる。

本実施の形態では、図９に示すように、相変化膜ＧＳＴの下面と、対応する相変化膜接触面Ｕ１とが、水平面内の位置及びサイズの点で完全に一致する。したがって、当然のことであるが、相変化膜ＧＳＴの下面長辺のｙ方向の位置は、第１の実施の形態と同様、対応する相変化膜接触面Ｕ１の周方向の辺（図９に示した辺Ｅ１，Ｅ２）の位置と高精度に一致している。これも、製造過程において、相変化膜ＧＳＴの下面の配置が、相変化膜接触面Ｕ１の配置に対して自己整合的に決定されるようにしていることによるものである。

図８に戻る。層間絶縁膜１０の上面には、シリコン酸化膜からなる層間絶縁膜２１が成膜される。この層間絶縁膜２１は、第１の実施の形態で説明した層間絶縁膜１４とは異なるものである。つまり、本実施の形態では、層間絶縁膜１４は製造過程において一旦すべて取り除かれる。層間絶縁膜２１は、その後別途の工程により積層したものである。詳しくは後述する。

層間絶縁膜２１内には、層間絶縁膜２１を貫通する上部電極２２が設けられる。上部電極２２は柱型の導電膜であり、活性領域ごとに設けられる。上部電極２２の下面は、対応する活性領域内の２つのメモリセルそれぞれの相変化膜ＧＳＴと接触しており、上部電極２２の上面は、対応するビット線ＢＬと接触している。

次に、本実施の形態による半導体装置１の製造方法について説明する。

図１０〜図１２の（ａ）は、製造途中における半導体装置１の平面図である。また、図１０〜図１２の（ｂ）は、対応する（ａ）のＡ−Ａ線断面に対応する半導体装置１の断面図である。以下、これらの図を参照しながら、本実施の形態による半導体装置１の製造方法について説明する。以下の説明では、図８に示した活性領域Ｋ１に着目して説明するが、他の活性領域についても同様である。

初めに、第１の実施の形態と同様の工程により、図７に示した段階まで、半導体装置１を作製する。なお、層間絶縁膜１４及び絶縁膜１３の垂直方向の膜厚は、第１の実施の形態での膜厚よりも小さくして構わない。第１の実施の形態では、相変化膜ＧＳＴの膜厚をこれらの膜厚より厚くすることはできないためにある程度の膜厚が必要とされるが、本実施の形態では、相変化膜ＧＳＴの膜厚との間にそのような関係はないからである。

図７の段階に達したら、第２の層間絶縁膜をマスクとして用いて、下部電極ＨＥをエッチングする。このエッチングには、上述した塩素ガスプラズマを用いた等方性エッチングを用いることが好適である。これにより、図１０に示すように、相変化膜接触面Ｕ１の垂直方向の位置が層間絶縁膜１０の上面よりも低い位置まで下げられ、層間絶縁膜１０の上面に相変化膜埋込用溝部ＨＥｂが形成される。

次に、図１１に示すように、相変化膜ＧＳＴとなる相変化材料を全面に成膜する。これにより、相変化膜埋込用溝部ＨＥｂ内を含む開口部１４ａ内にも相変化材料が形成され、各下部電極ＨＥの露出面（相変化膜接触面Ｕ１）が相変化材料によって覆われることとなる。

本実施の形態では、このときの相変化材料の成膜量は、相変化膜埋込用溝部ＨＥｂが埋まる程度とすればよい。成膜後には、図１２に示すように、ＣＭＰによって、層間絶縁膜１０の上面が露出する程度まで表面を平坦化する。ここまでの工程により、メモリセルごとに相変化膜ＧＳＴが完成する。完成した相変化膜ＧＳＴの下面は、対応する下部電極ＨＥの相変化膜接触面Ｕ１と接触する。

この後、平坦化された表面に層間絶縁膜２１を堆積する。そして、層間絶縁膜２１に貫通孔を設け、全面に導電膜を成膜してから再度ＣＭＰによって表面を平坦化することにより、上部電極２２を形成する。そして、平坦化された表面に導電膜を形成し、この導電膜をビット線パターンにパターニングする。これによってビット線ＢＬが形成され、図８に示した半導体装置１が完成する。

以上説明した本実施の形態による半導体装置１の製造方法によっても、層間絶縁膜１４の上面に設ける開口部１４ａの配置（＝相変化膜ＧＳＴの下面の配置）が、下部電極ＨＥのエッチングに用いたマスク膜２０の配置（＝下部電極ＨＥの相変化膜接触面Ｕ１の配置）に対して自己整合的に決定される。したがって、下部電極ＨＥの相変化膜接触面Ｕ１と相変化膜ＧＳＴの下面との間で位置ずれが発生することを防止できる。

また、本実施の形態による半導体装置１の製造方法によれば、第１の実施の形態に比べて相変化膜ＧＳＴの体積を小さくすることができる。したがって、書き換え電流の電流値を低減できる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上記各実施の形態では、下部電極ＨＥを筒型の導電膜としていた。これは、下部電極ＨＥと相変化膜ＧＳＴの接触面積をできるだけ低減するためであるが、本発明は、下部電極ＨＥを柱型の導電膜とした場合にも適用可能である。この場合、フィルイン絶縁膜１２は用いない。

また、本発明は次のように物の発明として構成することも可能であるので、以下に付記する。

本発明による半導体装置は、第１の層間絶縁膜に設けられたスルーホールと、前記スルーホールの内壁に沿って形成された筒型の導電膜であり、上面の一部が前記第１の層間絶縁膜の上面に露出する一方、上面の残部が前記第１の層間絶縁膜の上面に露出しない下部電極と、前記下部電極の上面の前記残部と前記第１の層間絶縁膜の上面との間に配置された絶縁膜と、前記第１の層間絶縁膜の上面に設けられ、前記下部電極の上面の前記一部と接する相変化膜と、前記相変化膜の上面に接する上部電極とを備え、前記下部電極の上面の前記一部の周方向の辺の位置と、前記相変化膜の下面の辺の位置とが一致していることを特徴とする半導体装置である。

本発明の他の一側面による半導体装置は、第１の層間絶縁膜に設けられたスルーホールと、前記スルーホールの内壁に沿って形成された筒型の導電膜であり、上面が前記第１の層間絶縁膜の上面に露出しない下部電極と、前記下部電極の上面の一部と前記第１の層間絶縁膜の上面との間に配置された相変化膜と、前記下部電極の上面の残部と前記第１の層間絶縁膜の上面との間に配置された絶縁膜と、前記第１の層間絶縁膜の上面に設けられ、前記相変化膜の上面と接する上部電極とを備え、前記下部電極の上面の前記一部の周方向の辺の位置と、前記相変化膜の下面の辺の位置とが一致していることを特徴とする半導体装置である。

１ 半導体装置
２ 基板
３ 素子分離領域
４，５ 不純物拡散領域
６ ゲート絶縁膜
７ 層間絶縁膜
８ コンタクトプラグ
９ ストレージノードコンタクトプラグ
１０ 層間絶縁膜
１０ａ スルーホール
１１ サイドウォール絶縁膜
１２ フィルイン絶縁膜
１３，１３ａ 絶縁膜
１４ 層間絶縁膜
１４ａ 開口部
２０ マスク膜
２１ 層間絶縁膜
２２ 上部電極
ＢＬ ビット線
Ｅ１，Ｅ２ 相変化膜接触面Ｕ１の辺
ＧＳＴ 相変化膜
ＨＥ 下部電極
ＨＥａ 絶縁膜埋込用溝部
ＨＥｂ 相変化膜埋込用溝部
Ｋ１，Ｋ２ 活性領域
ＰＬ プレート配線
Ｓ１〜Ｓ４ メモリセル
Ｔ１〜Ｔ４ セルトランジスタ
Ｕ１ 相変化膜接触面
Ｕ２ 相変化膜非接触面
ＷＬ ワード線

Claims (16)

1. セルトランジスタと、下部電極、相変化膜、及び上部電極により構成される相変化記憶素子とを有する半導体装置の製造方法であって、
   前記セルトランジスタの上層に設けられた第１の層間絶縁膜にスルーホールを設ける工程と、
   導電材料を成膜することにより、前記スルーホール内に、下面で前記セルトランジスタの一方の被制御電極と電気的に接続する前記下部電極を形成する工程と、
   前記導電材料の成膜後、前記第１の層間絶縁膜の上面が露出する程度まで表面を平坦化する工程と、
   前記下部電極の上面の一部を覆うマスク膜を形成する工程と、
   前記マスク膜をマスクとして用いて前記下部電極をエッチングすることにより、前記第１の層間絶縁膜の上面に絶縁膜埋込用溝部を設ける工程と、
   前記絶縁膜埋込用溝部に絶縁材料を埋め込む工程と、
   前記マスク膜を覆う第２の層間絶縁膜を形成するとともに、表面を平坦化して前記マスク膜の上面を露出させる工程と、
   前記マスク膜を除去することにより、前記第２の層間絶縁膜の上面に開口部を設ける工程と、
   前記開口部内に相変化材料を成膜することにより、前記開口部内に露出した前記下部電極の上面を前記相変化膜で覆う工程と、
   前記相変化膜の上面に接するよう、前記上部電極を形成する工程と
   を備えることを特徴とする半導体装置の製造方法。
2. 前記開口部内に相変化材料を成膜する工程は、
   少なくとも前記開口部が埋まる程度まで相変化材料を成膜する工程と、
   前記第２の層間絶縁膜の上面が露出する程度まで表面を平坦化する工程とを含む
   ことを特徴とする請求項１に記載の半導体装置の製造方法。
3. 互いに直交する方向に延伸するワード線及びビット線を備え、
   前記ワード線は、前記セルトランジスタの制御電極を構成し、
   前記上部電極は、前記ビット線を構成する
   ことを特徴とする請求項２に記載の半導体装置の製造方法。
4. 前記開口部内に相変化材料を成膜する工程は、
   前記第２の層間絶縁膜をマスクとして用いて前記下部電極をエッチングすることにより、前記第１の層間絶縁膜の上面に相変化膜埋込用溝部を設ける工程と、
   少なくとも前記相変化膜埋込用溝部が埋まる程度まで相変化材料を成膜する工程と、
   前記第１の層間絶縁膜の上面が露出する程度まで表面を平坦化する工程とを含む
   ことを特徴とする請求項１に記載の半導体装置の製造方法。
5. 前記第１及び第２の層間絶縁膜はともにシリコン酸化膜であり、前記絶縁材料はシリコン窒化膜であり、
   前記相変化膜埋込用溝部を設ける工程では、塩素ガスプラズマを用いた等方性エッチングにより、前記下部電極をエッチングする
   ことを特徴とする請求項４に記載の半導体装置の製造方法。
6. 互いに直交する方向に延伸するワード線及びビット線を備え、
   前記ワード線は、前記セルトランジスタの制御電極を構成し、
   前記ビット線は、前記上部電極の上面と接するように構成される
   ことを特徴とする請求項４又は５に記載の半導体装置の製造方法。
7. 前記絶縁膜埋込用溝部に前記絶縁材料を埋め込む工程では、前記絶縁材料により、前記マスク膜の上面及び側面並びに前記第１の層間絶縁膜の露出面を覆う
   ことを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置の製造方法。
8. 前記第２の層間絶縁膜は、前記マスク膜の側面が前記絶縁材料によって覆われた状態で形成され、
   前記第２の層間絶縁膜及び前記絶縁材料はそれぞれ、シリコン酸化膜及びシリコン窒化膜であり、
   前記マスク膜を除去する工程では、酸素ガスプラズマを用いた等方性エッチングにより、前記マスク膜を除去する
   ことを特徴とする請求項７に記載の半導体装置の製造方法。
9. 前記下部電極を形成する工程では、前記下部電極と前記スルーホールの内壁の間に設けられるサイドウォール絶縁膜と、前記下部電極と、前記下部電極の内側を埋めるフィルイン絶縁膜とが順次形成される
   ことを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置の製造方法。
10. 前記第１の層間絶縁膜はシリコン酸化膜であり、前記サイドウォール絶縁膜及び前記フィルイン絶縁膜はともにシリコン窒化膜であり、
    前記絶縁膜埋込用溝部を設ける工程では、塩素ガスプラズマを用いた等方性エッチングにより、前記下部電極をエッチングする
    ことを特徴とする請求項９に記載の半導体装置の製造方法。
11. 前記下部電極は底面が閉じられた筒型の導電膜である
    ことを特徴とする請求項１乃至１０のいずれか一項に記載の半導体装置の製造方法。
12. それぞれワード線方向に延伸する複数のワード線と、
    それぞれ前記ワード線方向と直交するビット線方向に延伸するビット線と、
    前記ワード線と前記ビット線の交点ごとに設けられる複数のメモリセルとを備え、
    前記複数のメモリセルは、前記ビット線方向に隣接する第１のメモリセルと第２のメモリセルを含み、
    前記第１のメモリセルは、前記複数のワード線のうちのひとつを制御電極とする第１のセルトランジスタと、第１の下部電極、第１の相変化膜、及び第１の上部電極により構成される相変化記憶素子とを有し、
    前記第２のメモリセルは、前記複数のワード線のうちの他のひとつを制御電極とする第２のセルトランジスタと、第２の下部電極、第２の相変化膜、及び第２の上部電極により構成される相変化記憶素子とを有する半導体装置の製造方法であって、
    前記第１及び第２のセルトランジスタの上層に設けられた第１の層間絶縁膜に第１及び第２のスルーホールを設ける工程と、
    導電材料を成膜することにより、前記第１のスルーホール内に、下面で前記第１のセルトランジスタの一方の被制御電極と電気的に接続する前記第１の下部電極を形成し、かつ前記第２のスルーホール内に、下面で前記第２のセルトランジスタの一方の被制御電極と電気的に接続する前記第２の下部電極を形成する工程と、
    前記導電材料の成膜後、前記第１の層間絶縁膜の上面が露出する程度まで表面を平坦化する工程と、
    前記第１の下部電極の上面から前記第２の下部電極の上面に跨って設けられ、かつ前記第１の下部電極の上面のうち前記第２の下部電極寄りの一部と、前記第２の下部電極の上面のうち前記第１の下部電極寄りの一部とを覆うマスク膜を形成する工程と、
    前記マスク膜をマスクとして用いて前記第１及び第２の下部電極をエッチングすることにより、前記第１の層間絶縁膜の上面に第１及び第２の絶縁膜埋込用溝部を設ける工程と、
    前記第１及び第２の絶縁膜埋込用溝部に絶縁材料を埋め込む工程と、
    前記マスク膜を覆う第２の層間絶縁膜を形成するとともに、表面を平坦化して前記マスク膜の上面を露出させる工程と、
    前記マスク膜を除去することにより、前記第２の層間絶縁膜の上面に開口部を設ける工程と、
    前記開口部内に相変化材料を成膜することにより、前記開口部内に露出した前記第１及び第２の下部電極の上面をそれぞれ前記第１及び第２の相変化膜で覆う工程と、
    前記第１及び第２の相変化膜の上面と電気的に接続するよう、前記ビット線を形成する工程と
    を備えることを特徴とする半導体装置の製造方法。
13. 前記開口部内に相変化材料を成膜する工程は、
    少なくとも前記開口部が埋まる程度まで相変化材料を成膜する工程と、
    前記第２の層間絶縁膜の上面が露出する程度まで表面を平坦化することによって、前記開口部内に前記第１及び第２の相変化膜を一体で形成する工程とを含む
    ことを特徴とする請求項１２に記載の半導体装置の製造方法。
14. 前記開口部内に相変化材料を成膜する工程は、
    前記第２の層間絶縁膜をマスクとして用いて前記第１及び第２の下部電極をエッチングすることにより、前記第１の層間絶縁膜の上面に第１及び第２の相変化膜埋込用溝部を設ける工程と、
    少なくとも前記第１及び第２の相変化膜埋込用溝部が埋まる程度まで相変化材料を成膜する工程と、
    前記第１の層間絶縁膜の上面が露出する程度まで表面を平坦化することによって、前記第１及び第２の相変化膜埋込用溝部内にそれぞれ前記第１及び第２の相変化膜を形成する工程とを含む
    ことを特徴とする請求項１２に記載の半導体装置の製造方法。
15. 前記第１及び第２の相変化膜埋込用溝部内に前記相変化膜を形成した後、前記第１の層間絶縁膜の上面に第３の層間絶縁膜を形成する工程と、
    前記第３の層間絶縁膜を貫通し、下面で前記第１及び第２の相変化膜の上面と接触する前記上部電極を形成する工程とを備え、
    前記ビット線は、前記上部電極を介して、前記第１及び第２の相変化膜の上面と電気的に接続する
    ことを特徴とする請求項１４に記載の半導体装置の製造方法。
16. 前記第１及び第２の絶縁膜埋込用溝部に前記絶縁材料を埋め込む工程では、前記絶縁材料により、前記マスク膜の上面及び側面並びに前記第１の層間絶縁膜の露出面を覆う
    ことを特徴とする請求項１２乃至１５のいずれか一項に記載の半導体装置の製造方法。
    

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