CN102157527B - 半导体存储器件 - Google Patents

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Abstract

本发明提供一种半导体存储器件，该半导体存储器件包括分别设置在形成于有源部分和器件隔离图案中的凹槽的两个内侧壁上的第一掩埋栅和第二掩埋栅。第一掩埋栅和第二掩埋栅彼此独立地受控。

Description

半导体存储器件
技术领域
在此的示例性实施方式涉及半导体器件及其形成方法，更具体地，涉及半导体存储器件及其形成方法。
背景技术
半导体器件通常被认为是电子产业中的重要器件，因为半导体器件具有诸如多功能和/或低制造成本的特征。半导体存储器件是能存储逻辑数据并能读取所存储数据的半导体器件。半导体存储器件主要分为挥发性存储器件或非挥发性存储器件。挥发性存储器件在电源关闭时不保留存储数据。DRAM器件和SRAM器件是代表性的挥发性存储器件。相反地，非挥发性存储器件在电源关闭时保留存储数据。闪存器件是代表性的非挥发性存储器件。
随着电子产业越来越多地发展，需要半导体存储器件具有更大的容量。因此，半导体存储器件具有更高度集成的趋势。然而，由于各种问题，难以实现高集成的半导体存储器件。例如，用于定义微图案的光刻工艺具有限制。因为难以减小微图案的占有面积(occupied area)，所以实现更高度集成的半导体器件的能力受限。为了解决这些问题，已经进行了更多的研究来实现高度集成的半导体存储器件。
发明内容
在此的实例实施方式涉及半导体器件及其形成方法，更具体地，涉及半导体存储器件及其形成方法。
实例实施方式提供对于集成度进行了优化的半导体存储器件及其形成方法。
实例实施方式提供具有高可靠性的半导体存储器件及其形成方法。
发明构思的实例实施方式提供一种半导体存储器件，该半导体存储器件包括：器件隔离图案，形成在基板中以限定在第一方向上延伸的有源部分；以及第一掩埋栅和第二掩埋栅，分别设置在形成在有源部分和器件隔离图案中的凹槽的第一内侧壁和第二内侧壁上。凹槽在不与第一方向平行的第二方向上延伸，第一掩埋栅和所述第二掩埋栅彼此独立地受控。该器件还包括：栅电介质膜，该栅电介质膜分别插置在第一掩埋栅与凹槽的第一内侧壁之间以及在第二掩埋栅与凹槽的第二内侧壁之间；第一掺杂区和第二掺杂区，分别形成在凹槽两侧上的有源部分的上部中；以及公共掺杂区，形成在凹槽的底表面下面的有源部分中。
在一些实例实施方式中，第一掩埋栅可设置在第一内侧壁的下侧壁上，第二掩埋栅可设置在第二内侧壁的下侧壁上。
在其它实例实施方式中，第一内侧壁的下侧壁可相对于第一内侧壁的上侧壁横向地凹入以限定第一底切区。第二内侧壁的下侧壁可相对于第二内侧壁的上侧壁横向地凹入以限定第二底切区。第一掩埋栅可设置在第一底切区中。第二掩埋栅可设置在第二底切区中。
在又一实例实施方式中，第一内侧壁的下侧壁可包括由有源部分形成的第一有源下侧壁以及由器件隔离图案形成的第一非有源下侧壁。第一非有源下侧壁比第一有源下侧壁横向地凹入更多，从而由第一掩埋栅控制的第一沟道区可包括在第一方向上延伸的第一部分和在第二方向上延伸的第二部分。第二内侧壁的下侧壁可包括由有源部分形成的第二有源下侧壁以及由器件隔离图案形成的第二非有源下侧壁。第二非有源下侧壁可比第二有源下侧壁横向地凹入更多，从而由第二掩埋栅控制的第二沟道区包括在第一方向上延伸的第一部分和在第二方向上延伸的第二部分。
在其它实例实施方式中，第一掩埋栅可以具有在第一内侧壁的上侧壁上自对准的侧壁。
在再一实例实施方式中，第一掩埋栅可具有彼此相对的第一侧壁和第二侧壁，第一掩埋栅的第一侧壁可邻近第一内侧壁的下侧壁，第一掩埋栅的第二侧壁可以比第一内侧壁的上侧壁横向地凹入更多。第二掩埋栅可具有彼此相对的第一侧壁和第二侧壁，第二掩埋栅的第一侧壁可邻近第二内侧壁的下侧壁，第二掩埋栅的第二侧壁可以比第二内侧壁的上侧壁横向地凹入更多。
在其它实例实施方式中，半导体存储器件还可包括：第一数据存储元件，电连接到第一掺杂区；第二数据存储元件，电连接到第二掺杂区；以及公共布线，电连接到公共掺杂区。
在又一实例实施方式中，半导体存储器件还可包括：公共柱，设置在凹槽中并连接到公共掺杂区；第一绝缘间隔体，插置在公共柱与第一掩埋栅之间；以及第二绝缘间隔体，插置在公共柱与第二掩埋栅之间。公共布线可电连接到公共柱的上表面。
在平行的又一实例实施方式中，第一数据存储元件可以是包括电连接到第一掺杂区的第一存储电极的第一电容器。第二数据存储元件可以是包括电连接到第二掺杂区的第二存储电极的第二电容器。公共布线可以是在第一掩埋栅和第二掩埋栅上横跨过的位线。
在再一实例实施方式中，第一数据存储元件可包括第一可变电阻器，其能变化为具有彼此不同的电阻率的多个稳定状态；以及第二数据存储元件可包括第二可变电阻器，其能变化为具有彼此不同的电阻率的多个稳定状态。
在其它实例实施方式中，第二方向可以不与第一方向垂直。
在又一实例实施方式中，第二方向可以垂直于第一方向。
在其它实例实施方式中，基板可包括单元阵列区和外围电路区，有源部分以及第一掩埋栅和第二掩埋栅可设置在单元阵列区中。半导体储存器件还可包括设置在外围电路区中的基板中的外围器件隔离图案；在外围有源部分上横跨过的外围栅极；以及外围栅极电介质膜，插置在外围有源部分的上表面与外围栅极之间。公共布线可由与外围栅极的上部相同的材料形成。
根据发明构思的另一实例实施方式，提供包括一基板的半导体存储器件，该基板具有器件隔离图案和通过器件隔离图案划界的有源部分。凹槽形成在有源部分和器件隔离图案中。有源区在第一方向上延伸以及凹槽沿与第一方向交叉的第二方向延伸。该器件还包括在有源部分中的公共掺杂区、在凹槽的相对侧壁上设置的第一和第二掩埋栅、分别围绕第一和第二掩埋栅的栅电介质膜以及在有源部分中并且在部分的凹槽上方的第一和第二掺杂区。第一掺杂区设置在第一掩埋栅上方，第二掺杂区设置在第二掩埋栅上方。
在实例实施方式中，半导体存储器件还包括在第一掩埋栅上方的第一沟道区和在第二掩埋栅上方的第二沟道区。第一沟道区沿着第一方向延伸到第一掩埋栅的最外面的侧壁，并沿着第二方向在有源部分中延伸。第二沟道区沿着第一方向延伸到第二掩埋栅的最外面的侧壁，并沿着第二方向在有源部分中延伸。
在又一实例实施方式中，半导体存储器件还包括：公共柱，在凹槽中插置在第一掩埋栅和第二掩埋栅之间并连接到公共掺杂区；第一绝缘间隔物，插置在公共柱与第一掩埋栅之间；以及第二绝缘间隔物，插置在公共柱与第二掩埋栅之间。
第一数据存储元件可以电连接到第一掺杂区，第二数据存储元件可以电连接到第二掺杂区，公共布线可以电连接到公共掺杂区。公共布线可以电连接到公共柱的上表面。
第一掩埋栅形成在第一绝缘间隔体的最外面的侧壁上以限定从第一绝缘间隔物体向延伸的第一底切区。第二掩埋栅形成在第二绝缘间隔体的最外面的侧壁上以限定从第二绝缘间隔体横向延伸的第二底切区。第一掩埋栅设置在第一底切区中，第二掩埋栅设置在第二底切区中。
第一绝缘间隔体的最外面的侧壁包括上部和朝第一掩埋栅横向地延伸超过上部的下部。第二绝缘间隔体的最外面的侧壁包括上部和朝第二掩埋栅横向地延伸超过上部的下部。第一绝缘间隔体的最外面的侧壁包括下部和横向地延伸超过下部的上部。第二绝缘间隔体的最外面的侧壁包括下部和横向地延伸超过下部的上部。
在发明构思的再一实例实施方式中，半导体存储器件的形成方法可包括：在基板中形成器件隔离图案以限定在第一方向上延伸的有源部分，以及在有源部分和器件隔离图案中形成凹槽。凹槽沿不与第一方向平行的第二方向延伸。该方法还包括：在凹槽的第一和第二内侧壁上形成栅电介质膜；分别在凹槽的第一和第二内侧壁上形成第一和第二掩埋栅；在凹槽的底表面下面的有源区中形成公共掺杂区；以及在凹槽的两侧上的有源区中形成第一和第二掺杂区。第一和第二掩埋栅可以彼此独立地受控。
在某些实例实施方式中，凹槽的形成可包括：在有源部分和器件隔离图案上形成硬掩模膜，硬掩模膜具有在第二方向上延伸的开口；以及各向异性蚀刻开口下面的有源部分和器件隔离图案。
在其它实例实施方式中，第一初始凹槽可以通过各向异性蚀刻形成。凹槽的形成还可包括：分别在第一初始凹槽的两个内侧壁上形成蚀刻保护间隔体；通过使用硬掩模膜和蚀刻保护间隔体作为蚀刻掩模来各向异性刻蚀在第一初始凹槽下面的有源部分和器件隔离图案而形成第二初始凹槽；以及通过使位于蚀刻保护间隔体下面的第二初始凹槽的两个下侧壁横向地凹入而形成具有第一和第二底切区的凹槽。第一掩埋栅可以形成在第一底切区中，该第一底切区设置在凹槽的第一内侧壁的凹入的下侧壁上。第二掩埋栅可以形成在第二底切区中以设置在凹槽的第二内侧壁的凹入的下侧壁上。
在再一实例实施方式中，第二初始凹槽的两个下侧壁的每个均可包括由第二有源部分形成的第一部分以及由器件隔离图案形成的第二部分。形成具有第一和第二底切区的凹槽还可包括：使第二初始凹槽的两个下侧壁的第一部分横向地凹入；以及使第二初始凹槽的两个下侧壁的第二部分横向地凹入。
在平行的其它实例实施方式中，第二初始凹槽的两个下侧壁的第二部分可以比第二初始凹槽的两个侧壁的第一部分横向地凹入更多。
在再一实例实施方式中，该方法还可包括：在凹槽的第一和第二内侧壁上方形成第一和第二绝缘间隔物，从而分别覆盖第一和第二掩埋栅；以及在第一绝缘间隔物与第二绝缘间隔物之间形成公共柱，从而连接到公共掺杂区。
在另一实例实施方式中，该方法还可包括：形成连接到公共柱的顶表面的公共布线；以及形成电连接到第一掺杂区的第一数据存储元件以及电连接到第二掺杂区的第二数据存储元件。
附图说明
包括附图以提供对发明构思的实例实施方式的进一步理解，且附图结合入说明书中并构成说明书的一部分。附图示出了发明构思的实例实施方式，并与文字描述一起，用于解释发明构思的原理。在附图中：
图1是平面图，示出根据发明构思的实例实施方式的半导体存储器件；
图2A是沿图1的线I-I’、II-II’和III-III’截取的横截面视图；
图2B是根据发明构思的实例实施方式的修改实例的沿图1的线I-I’和II-II’截取的横截面视图，示出半导体存储器件的埋入栅极；
图2C是根据发明构思的实例实施方式的另一修改实例的沿图1的线I-I’和II-II’截取的横截面视图，示出半导体存储器件的埋入栅极；
图3是根据发明构思的实例实施方式的沿图1的线I-I’、II-II’和III-III’截取的横截面视图，示出半导体存储器件的数据存储元件；
图4A是平面图，示出根据发明构思的实例实施方式的半导体存储器件的其它数据存储器件；
图4B是沿图4A的线IV-IV’和V-V’截取的横截面视图；
图5是平面图，示出根据发明构思的实例实施方式的修改实例的半导体存储器件；
图6A是平面图，示出根据发明构思的实例实施方式的另一修改实例的半导体存储器件；
图6B是沿图6A的线VI-VI’和VII-VII’截取的横截面视图；
图7A是平面图，示出根据发明构思的实例实施方式的又一修改实例的半导体存储器件；
图7B是沿图7A的线VIII-VIII’和IX-XI’截取的横截面视图；
图8至图24是根据发明构思的实例实施方式的沿图1的线I-I’、II-II’和III-III’截取的横截面视图，示出半导体存储器件；
图25A是平面图，示出在图14中示出的掩模图案；
图25B是平面图，示出根据修改实例的在图14中示出的掩模图案；
图26是方块图，示意性地示出包括基于发明构思的实例实施方式的半导体存储器件的电子系统的实例；以及
图27是方块图，示意性地示出包括基于发明构思的实例实施方式的半导体存储器件的存储卡的实例。
具体实施方式
现将参考其中显示一些实例实施方式的附图更全面地描述多个实例实施方式。然而，在此公开的特定结构和功能细节仅是用于描述实例实施方式目的的代表性结构和细节。因而，本发明可以以许多替换的形式实现且不应解释为限于仅在此阐述的实例实施方式。因此，应该理解，无意将实例实施方式限制于所公开的具体形式，而是相反地，实例实施方式将覆盖落入本发明范围内的所有变型、等效物和替代物。
在附图中，为了清晰，可以夸大层和区域的厚度，且在附图的整个描述中相似的附图标记表示相似的元件。
虽然可以在此使用术语第一、第二等来描述各种元件，但是这些元件应不受这些术语限制。这些术语只用于区分一个元件与另一元件。例如，第一元件可以被称为第二元件，类似地，第二元件可以被称为第一元件，而不脱离实例实施方式的范围。如在此所使用的，术语“和/或”包括相关列举项目的一个或更多的任何和所有组合。
将理解，当元件被称为“连接到”或“耦接到”另一元件时，它可以直接连接到或耦接到另一元件，或者可以存在中间的元件。相反，如果元件被称为“直接连接到”或“直接耦接到”另一元件，则没有中间元件存在。用于描述元件之间的关系的其它词应以相似的方式解释(例如，“在......之间”与“直接在......之间”，“相邻”与“直接相邻”等)。
这里所使用的术语仅是为了描述具体实施方式的目的且不旨在限制实例实施方式。如这里所用的，单数形式也旨在包括复数形式，除非内容清楚地指示另外的意思。将进一步理解当在此说明书中使用时术语“包括”和/或“包含”说明所述特征、整体、步骤、操作、元件和/或组分的存在，但是不排除存在或添加一个或更多其它特征、整体、步骤、操作、元件、组分和/或其组。
在这里为了描述的方便，可以使用空间相对术语(诸如“下面”、“下方”、“下”、“上方”、“上”等)来描述一个元件或特征与其它元件或特征如图中所示的关系。将理解空间相对术语旨在包含除了在图中所绘的方向之外装置在使用或操作中的不同方向。例如，如果在图中的装置被翻转，则被描述为在其它元件或特征的“下方”或“下面”的元件则应取向在所述其它元件或特征的“上方”。因此，例如，术语“下方”可以包含上方和下方两个方向。装置也可以被以另外的方式取向(旋转90度或在其它取向观看或参考)且应该相应地解释这里所使用的空间相对描述语。
在这里参考横截面图示描述了实例实施方式，该图示是理想实施方式(和中间结构)的示意图。同样地，可以预期由于例如制造技术和/或公差引起的图示的形状的变化。因此，实例实施方式不应解释为限于这里所示的具体的区域形状，而是可以包括由于例如由制造引起的形状的偏离。例如，被示为矩形的注入区可以具有倒圆(rounded)或弯曲的特征和/或在其边缘具有(例如，注入浓度)梯度而不是从注入区到非注入区的突然变化。相似地，由注入形成的埋入区可以引起埋入区与通过其进行注入的表面之间的区域中的某些注入。因此，图中示出的区域本质上是示意性的且它们的形状不必示出装置的区域的实际形状且不旨在限制范围。
还应该注意，在某些替代实现中，所提到的功能/动作可不与图中所提到的次序一致。例如，根据有关的功能和/动作，连续示出的两幅图实际上可基本同时地执行，或者有时可以以相反的顺序执行。
为了更明确地描述实例实施方式，将参考附图详细地描述多个方面。然而，本发明不限于所描述的实例实施方式。
在此的实例实施方式涉及半导体器件及其形成方法，更具体地，涉及半导体存储器件及其形成方法。
图1是平面图，示出根据发明构思的实例实施方式的半导体存储器件。图2A是沿图1的线I-I’、II-II’和III-III’截取的横截面视图。
在图2A中，参考标记A表示沿图1的线I-I’截取的横截面视图，参考标记B表示沿图1的线II-II’截取的横截面视图，参考标记C表示沿图1的线III-III’截取的横截面视图。
参考图1和图2A，半导体基板100(在以下文中，被称为基板)可包括单元阵列区90和外围电路区95。基板100可以是硅基板、锗基板或硅-锗基板。单元器件隔离图案103a可以设置在单元阵列区90中的基板100中，外围器件隔离图案103b可以设置在外围电路区95的基板100中。单元器件隔离图案103a可以在单元阵列区90的基板100上定义多个单元有源部分(cellactive portion)105。外围器件隔离图案103b可以在外围电路区95中的基板100上定义外围有源部分106。单元有源部分105可以与基板100的被单元器件隔离图案103a围绕的一部分相应。外围有源部分106可以与基板100的被外围器件隔离图案103b围绕的一部分相应。
单元器件隔离图案103a可以由氧化物和/或氮化物形成。外围器件隔离图案103b可以由氧化物和/或氮化物形成。单元器件隔离图案103a可以是多层的，外围器件隔离图案103b可以是多层的。外围器件隔离图案103b的宽度可以大于单元器件隔离图案103a的宽度。因此，在单元器件隔离图案103a中层的数量可以比外围器件隔离图案103b中层的数量少。
如在图1中所示，多个单元有源部分105可以沿着多个行和多个列二维地布置。每个单元有源部分105可以在第一方向(例如，沿“s”方向)上延伸。每个单元有源部分105可具有在第一方向上延伸的矩形形状。第一方向平行于基板100的上表面。凹槽112b可以形成在单元有源部分105和单元器件隔离图案103a上。凹槽112b可以横穿单元有源部分105。凹槽112b在不与第一方向平行的第二方向上(例如，沿y轴)延伸。第二方向也可以与基板100的上表面平行。第二方向可相应于图1的y轴方向。第二方向可以不与第一方向垂直。第一方向相应于在图1中示出的“s”方向。凹槽112b可在第二方向上延伸以横穿构成一列的多个单元有源部分105。也就是说，凹槽112b可以形成在单元器件隔离图案103a和共同地构成一列的多个单元有源部分105中。多个凹槽112b可以形成在单元阵列区90中。多个凹槽112b可分别相应于多列。
每个凹槽112b可具有彼此面对的第一内侧壁和第二内侧壁以及底表面。第一掩埋栅127a和第二掩埋栅127b可以设置在每个凹槽112b中。第一掩埋栅127a设置在凹槽112b的第一内侧壁上。第二掩埋栅127b设置在凹槽112b的第二内侧壁上。栅电介质膜125可以插置在第一掩埋栅127a与凹槽112b的第一内侧壁之间以及在第二掩埋栅127b与凹槽112b的第二内侧壁之间。优选地是，第一掩埋栅127a和第二掩埋栅127b彼此独立地受控。
第一掩埋栅127a和第二掩埋栅127b可以由导电材料形成。例如，第一掩埋栅127a和第二掩埋栅127b可包括掺杂的半导体材料(例如，掺杂硅或掺杂锗)、导电的金属氮化物(例如，钛氮化物或钽氮化物)、金属(例如，钨、钛或钽)或金属-半导体化合物(例如，钨硅化物、钴硅化物或钛硅化物)等等的至少之一。栅电介质膜125可以由氧化物、氮化物和/或氮氧化物形成。
凹槽112b的第一内侧壁可包括上部113和下部(115a和116a)。第一内侧壁的上部113被称为第一内侧壁的上侧壁。第一内侧壁的下部(115a和116a)被称为第一内侧壁的下侧壁。同样地，凹槽112b的第二内侧壁的上部114被称为第二内侧壁的上侧壁。第二内侧壁的下部(115b和116b)被称为第二内侧壁的下侧壁。第一内侧壁的上侧壁113可包括由单元有源部分105形成的一部分和由单元器件隔离图案103a形成的一部分。第一内侧壁的下侧壁(115a和116a)也可包括由单元有源部分105形成的一部分和由单元器件隔离图案103a形成的一部分。第一内侧壁的下侧壁的部分115a被称为第一有源下侧壁115a。第一内侧壁的下侧壁的部分116a被称为第一非有源下侧壁116a。同样地，第二内侧壁的上侧壁114可包括由单元有源部分105形成的一部分和由单元器件隔离图案103a形成的一部分。第二内侧壁的下侧壁(115b和116b)可包括由单元有源部分105形成的一部分115b和由单元器件隔离图案103a形成的一部分116b。第二内侧壁的下侧壁的部分115b被称为第二有源下侧壁115b。第二内侧壁的下侧壁的部分116b被称为第二非有源下侧壁116b。
第一掩埋栅127a和第二掩埋栅127b的最上端可以比单元有源部分105的最上表面低。第一掩埋栅127a可以设置在凹槽112b的第一内侧壁的下侧壁(115a和116a)上。第二掩埋栅127b可以设置在凹槽112b的第二内侧壁的下侧壁(115b和116b)上。第一内侧壁的下侧壁(115a和116a)可以比第一内侧壁的上侧壁113横向地凹入更多。因而，可以限定第一底切区Uc1。同样地，第二内侧壁的下侧壁(115b和116b)可以比第二内侧壁的上侧壁114横向地凹入更多。因而，可以限定第二底切区Uc2。凹槽112b的第一内侧壁和第二内侧壁可以关于凹槽112b的底表面对称。第一掩埋栅127a可以设置在第一底切区Uc1中，从而第一掩埋栅127a可以设置在第一个内侧壁的下侧壁(115a和116a)上。第二掩埋栅127b可以设置在第二底切区Uc2中，从而第二掩埋栅127b可以设置在第二内侧壁的下侧壁(115b和116b)上。因此，第一掩埋栅127a和第二掩埋栅127b可以在第二方向上平行地延伸。第一掩埋栅127a可以穿过构成一列的多个单元有源部分105。同样地，第二掩埋栅127b可以穿过构成一列的多个单元有源部分105。
根据发明构思的示例性实施方式，第一有源下侧壁115a的从第一内侧壁的上侧壁113横向凹入的深度可以基本上与第一非有源下侧壁116a的横向凹入深度相同。因此，第一掩埋栅127a可具有基本一致的宽度。同样地，第二有源下侧壁115b的从第二内侧壁的上侧壁114横向凹入的深度可以基本上与第二非有源下侧壁116b的横向凹入深度相同。因此，第二掩埋栅127b也可具有基本一致的宽度。第一掩埋栅127a和第二掩埋栅127b可以彼此对称。
公共掺杂区143可以设置在凹槽112b的底表面下面的单元有源部分105中。第一掺杂区150a和第二掺杂区150b可以分别地设置在凹槽112b两侧上的单元有源部分105中。第一掺杂区150a和第二掺杂区150b可以分别基本上设置在单元有源部分105的在底切区Uc1和Uc2上方的部分中。单元有源部分105掺杂有第一导电掺杂剂，掺杂区143、150a和150b掺杂有第二导电掺杂剂。例如，单元有源部分105可以由p型掺杂剂掺杂，掺杂区143、150a和150b可以由n型掺杂剂掺杂。替代地，单元有源部分105可以由n型掺杂剂掺杂，掺杂区143、150a和150b可以由p型掺杂剂掺杂。
第一掩埋栅127a可以控制在第一有源下侧壁115a处限定的竖直沟道区，第二掩埋栅127b可以控制在第二有源下侧壁115b处限定的竖直沟道区。第一掩埋栅127a、第一掺杂区150a和公共掺杂区143可以包括在第一场效应晶体管内。第二掩埋栅127b、第二掺杂区150b和公共掺杂区143可以包括在第二场效应晶体管内。第一场效应晶体管和第二场效应晶体管共用公共掺杂区143。
第一掩埋栅127a可具有彼此相对的第一侧壁和第二侧壁。第一掩埋栅127a的第一侧壁邻近第一内侧壁的下侧壁(115a和116a)。如在图2A中所示，第一掩埋栅127a的第二侧壁可以与第一内侧壁的上侧壁113自对准。同样地、第二掩埋栅127b可具有彼此相对的第一侧壁和第二侧壁。第二掩埋栅127b的第一侧壁邻近第二内侧壁的下侧壁(115b和116b)。第二掩埋栅127b的第二侧壁可以与第二内侧壁的上侧壁114自对准。
公共柱145a可以设置在凹槽112b中以连接到公共掺杂区143。第一绝缘间隔体133a可以设置在公共柱145a与第一掩埋栅127a之间。第一绝缘间隔体133a可以向上延伸以插置在第一内侧壁的上侧壁113与公共柱145a之间。第二绝缘间隔体133b可以插置在公共柱145a与第二掩埋栅127b之间。第二绝缘间隔体133b可以向上延伸以插置在公共柱145a与第二内侧壁的上侧壁114之间。第一绝缘间隔体133a和第二绝缘间隔体133b可以在第二方向上彼此平行地延伸。多个公共柱145a可以设置在单元阵列区90中并且沿行和列二维地布置。每个公共柱145a可以连接到形成在多个单元有源部分105中的每个公共掺杂区143。公共柱145a彼此间隔开。
构成一列的多个公共柱145a可以设置在每个凹槽112b中并且在第二方向上彼此间隔开。填充电介质图案135可以填充凹槽112b的位于单元器件隔离图案103a中的部分。换句话说，填充电介质图案135可以填充凹槽112b的在构成一列的多个公共柱145a之间的部分。如在图2A的区域B中所示，第一绝缘间隔体133a和第二绝缘间隔体133b的部分的下端可以延伸以彼此连接。第一绝缘间隔体133a和第二绝缘间隔体133b的部分的连接延伸部(connected extension)可以位于填充电介质图案135下面。
公共柱145a可具有比单元有源部分105的最上表面向上突出更多的突出部分。第一绝缘间隔体133a和第二绝缘间隔体133b也可具有比单元有源部分105的最上表面向上突出更多的突出部分。第一绝缘间隔体133a和第二绝缘间隔体133b的突出部分可以分别与公共柱145a的突出部分的两个侧壁接触。填充电介质图案135也可以具有比单元有源部分105的最上表面向上突出更多的突出部分。公共柱145a、绝缘间隔体133a和133b以及填充电介质图案135的突出部分的上表面可以彼此共面。
公共柱145a可以由导电材料形成。例如，公共柱145a可以包括掺杂的半导体材料(例如，掺杂硅或掺杂锗)、导电的金属氮化物(例如，钛氮化物或钽氮化物)、金属(例如，钨、钛或钽)或金属-半导体化合物(例如，钨硅化物、钴硅化物或钛硅化物)等等的至少之一。例如，第一绝缘间隔体133a和第二绝缘间隔体133b可以由氧化物、氮化物和/或氮氧化物形成。填充电介质图案135可以由相对于第一绝缘间隔体133a和第二绝缘间隔体133b具有蚀刻选择性的电介质材料形成。例如，当第一绝缘间隔体133a和第二绝缘间隔体133b可以由氮化物和/或氮氧化物形成时，填充电介质图案135可以由氧化物形成。替代地，当第一绝缘间隔体133a和第二绝缘间隔体133b可以由氧化物或类似物形成时，填充电介质图案135可以由氮化物和/或氮氧化物形成。
盖电介质膜153a可以形成在单元阵列区90中。盖电介质膜153a可以设置在单元有源部分105和单元器件隔离图案103a上。盖电介质膜153a可具有与公共柱145a、绝缘间隔体133a和133b以及填充电介质膜135的上表面共面的平坦化上表面。盖电介质膜153a可以由相对于填充电介质膜135具有蚀刻选择性的电介质材料形成。盖电介质膜153a可以由与绝缘间隔体133a和133b相同的材料形成。
公共布线(common wiring)165a可以设置在盖电介质膜153a上以连接到公共柱145a。公共布线165a可以在垂直于第二方向的第三方向上延伸。第三方向可以相应于图1中的x轴方向。如在图1中所示，公共布线165a可以连接到构成每行的多个公共柱145a。多个公共布线165a可以形成在单元阵列区90中。多个公共布线165a可以分别相应于多行。本发明不限于此。根据发明构思的示例性实施方式，多个公共布线165a可以在另一个方向上延伸。单元盖掩模图案168a可以形成在每个公共布线165a上。单元盖掩模图案168a可具有在公共布线165a的两个侧壁上自对准的两个侧壁。
参见图1和图2A，外围栅极170可以设置在外围电路区95中以横跨过外围有源区106。外围栅电介质膜155可以插置在外围栅极170与外围有源区106的上表面之间。外围栅极170可以包括被依次层叠的下栅160a和上栅165b。外围盖掩模图案168b可以形成在外围栅170上。外围盖掩模图案168b可具有在外围栅170的两个侧壁上自对准的两个侧壁。外围源/漏极171设置在外围栅极170两侧上的外围有源区106中。外围源/漏极171可由与掺杂区150a和150b相同的掺杂剂形成，或者可以掺杂有与掺杂区150a和150b不同的掺杂剂。
外围栅极170的下栅极160a可以由能调整功函数的导电材料形成。例如，下栅极160a可以由掺杂的半导体材料(例如，掺杂硅、掺杂锗和/或掺杂硅-锗)形成。上栅极165b可以由电阻率低于下栅极160a的导电材料形成。例如，上栅极165b可以包括金属(例如，钨、钛或钽)、导电的金属氮化物(例如，钛氮化物或钽氮化物)或金属-半导体化合物(例如，钨硅化物、钴硅化物或钛硅化物)等等的至少之一。
例如，单元阵列区90的公共布线165a可以包括金属(例如，钨、钛或钽)、导电的金属氮化物(例如，钛氮化物或钽氮化物)或金属-半导体化合物(例如，钨硅化物、钴硅化物或钛硅化物)等等的至少之一。根据发明构思的示例实施方式，公共布线165a可以由与外围栅极170的上栅极165b相同的材料形成。根据发明构思的示例实施方式，公共布线165a可以与外围栅极170的上栅极165b同时形成。
单元盖掩模图案168a和外围盖掩模图案168b可以由相同的材料形成。例如，单元盖掩模图案168a和外围盖掩模图案168b可以由氧化物、氮化物和/或氮氧化物形成，但是不限于此。盖掩模图案168a和外围盖掩模图案168b可以由彼此不同的材料形成。
侧壁间隔体172可以设置在公共布线165a和单元盖掩模图案168a的两个侧壁上。外围栅极间隔体173可以设置在外围栅极170和外围盖掩模图案168b的两个侧壁上。根据该配置，公共布线165a的两个侧壁和上表面可以被侧壁间隔体172和单元盖掩模图案168a围绕，外围栅极170的两个侧壁和上表面可以被外围栅极间隔体173和外围盖掩模图案168b围绕。
基板100可以用层间电介质膜175覆盖。层间电介质膜175可具有与单元盖掩模图案168a和外围盖掩模图案168b的上表面共面的平坦化上表面。然而，本发明不限于此。根据发明构思的示例实施方式，层间电介质膜175可以覆盖单元盖掩模图案168a和外围盖掩模图案168b的上表面。
优选地是，侧壁间隔体172和外围栅极间隔体173由相同的电介质材料形成。间隔体172和173以及盖掩模图案168a和168b可以由相对于层间电介质膜175具有蚀刻选择性的电介质材料形成。例如，当层间电介质膜175由氧化物形成时，间隔体172和173以及盖掩模图案168a和168b可以由氮化物和/或氮氧化物形成。
第一接触插塞180a可以依次穿透层间电介质膜175和盖电介质膜153a从而连接到第一掺杂区150a。第二接触插塞180b可以依次穿透层间电介质膜175和盖电介质膜153a从而连接到第二掺杂区150b。第一接触插塞180a和第二接触插塞180b可具有与侧壁间隔体172自对准的侧壁。多个第一接触插塞180a可以形成在单元阵列区90中。即，多个第一接触插塞180a可以分别连接到形成在多个单元有源部分105中的第一掺杂区150a。同样地，多个第二接触插塞180b也可以形成在单元阵列区90中。也就是说，多个第二接触插塞180b也可以分别连接到形成在多个单元有源部分105中的第二掺杂区150b。第一接触插塞180a和第二接触插塞180b可以包括诸如掺杂的半导体材料(例如，掺杂硅、掺杂锗和/或掺杂硅-锗)、金属(例如，钨、钛或钽)、导电的金属氮化物(例如，钛氮化物或钽氮化物)或金属-半导体化合物(例如，钨硅化物、钴硅化物或钛硅化物)等等的至少一种导电材料。
第一数据存储元件DS1可以设置在单元阵列区90的层间电介质膜175上从而连接到第一接触插塞180a。因此，第一数据存储元件DS1可以经由第一接触插塞180a电连接到第一掺杂区150a。第二数据存储元件DS2可以设置在单元阵列区90的层间电介质膜175上从而连接到第二接触插塞180b。因此，第二数据存储元件DS2可以经由第二接触插塞180b电连接到第二掺杂区150b。第一数据存储元件DS1和第二数据存储元件DS2可以以多种形式实现。例如，第一数据存储元件DS1和第二数据存储元件DS2可以实现为电容器或可变电阻器。第一数据存储元件DS1和第二数据存储元件DS2将在以下详细地描述。
第一存储单元和第二存储单元可以设置在每个单元有源部分105处。第一存储单元可以包括第一数据存储元件DS1以及包括第一掺杂区150a和第一掩埋栅127a的第一场效应晶体管。第二存储单元可以包括第二数据存储元件DS2以及包括第二掺杂区150b和第二掩埋栅127b的第二场效应晶体管。第一场效应晶体管可以相应于第一存储单元的开关元件。第二场效应晶体管可以相应于第二存储单元的开关元件。
外围接触插塞182a可以穿透外围电路区95中的层间电介质膜175以连接到外围源/漏极171。外围栅极接触插塞182b可以穿透外围盖掩模图案168b以连接到外围栅极170。外围接触插塞182a和外围栅极接触插塞182b可以包括掺杂的半导体材料(例如，掺杂硅、掺杂锗和/或掺杂硅-锗)、金属(例如，钨、钛或钽)、导电的金属氮化物(例如，钛氮化物或钽氮化物)或金属-半导体化合物(例如，钨硅化物、钴硅化物或钛硅化物)等等的至少一种。根据发明构思的示例实施方式，第一接触插塞180a、第二接触插塞180b、外围接触插塞182a和外围栅极接触插塞182b可以由相同的导电材料形成。
第一外围布线184a可以设置在外围电路区95中的层间电介质膜175上以连接到外围接触插塞182a。第二外围布线184b可以设置在外围电路区95中的层间电介质膜175上以连接到外围栅极接触插塞182b。第一外围布线184a和第二外围布线184b可以包括金属(例如，钨、钛或钽)、导电的金属氮化物(例如，钛氮化物或钽氮化物)、导电的金属氮化物(例如，钛氮化物或钽氮化物)或金属-半导体化合物(例如，钨硅化物、钴硅化物或钛硅化物)等等的至少之一。第一外围布线184a和第二外围布线184b的两个侧壁和上表面可以被外围侧壁间隔体187和外围盖图案185围绕。外围侧壁间隔体187和外围盖图案185可以由氮化物和/或氮氧化物形成。根据发明构思的示例实施方式，当相同的操作电压被施加到外围栅极170和外围源/漏极171时，第一外围布线184a和第二外围布线184b可以横向延伸以彼此连接。
根据上述半导体存储装置，彼此独立受控的第一掩埋栅127a和第二掩埋栅127b可以设置在一个凹槽112b中。根据该配置，有可能最小化第一存储单元和第二存储单元的占有面积，该第一存储单元和第二存储单元分别包括第一掩埋栅127a和第二掩埋栅127b。因为第一掩埋栅127a和第二掩埋栅127b的线宽可以不通过光刻定义且可以设置在凹槽112b的两个内侧壁上，所以有可能最小化第一存储单元和第二存储单元的占有面积。当凹槽112b的线宽可以通过光刻法被定义为最小的线宽(1F)时，第一存储单元和第二存储单元的每个均能实现为4F2。因此，有可能实现对于高集成度优化的半导体存储装置。
通过凹槽112b的内侧壁的凹入下侧壁，第一掩埋栅127a和第二掩埋栅127b可以分别设置在第一底切区Uc1和第二底切区Uc2中。根据该配置，第一掩埋栅127a和第二掩埋栅127b的线宽可以扩大，从而能使第一掩埋栅127a和第二掩埋栅127b的电阻下降。因此，有可能实现以高速操作并具有优良可靠性的半导体存储装置。
接下来，将根据发明构思的实例实施方式的不同的修改实例来描述半导体存储装置。在修改实例中，相同的附图标记指定相同的组件。
在上述半导体存储装置中，第一掩埋栅127a和第二掩埋栅127b可具有分别在凹槽112b的第一内侧壁的第一上侧壁113和第二内侧壁的第二上侧壁114上自对准的侧壁。第一掩埋栅127a和第二掩埋栅127b可具有不同的形式。将参考附图描述不同的形式。
图2B是根据发明构思实例实施方式的修改实例的沿图1的线I-I’和II-II’截取的横截面视图，示出半导体存储装置的掩埋栅。
参见图2B，第一掩埋栅127a’可以设置在第一底切区Uc1中，第二掩埋栅127b’可以设置在第二底切区Uc2中。第一掩埋栅127a’可具有彼此相对的第一侧壁和第二侧壁。第一掩埋栅127a’的第一侧壁可以邻近凹槽112b的第一个内侧壁的下侧壁(115a和116b)。在这种情况下，第一掩埋栅127a’的第二侧壁可以比凹槽112b的第一内侧壁的上侧壁113横向地凹入更多。因此，第一掩埋栅127a’可以仅填充第一底切区Uc1的一部分。第一绝缘间隔体133a可以横向地延伸以填充第一底切区Uc1的另一部分。同样地，第二掩埋栅127b’可具有第一侧壁和与第一侧壁相对的第二侧壁，该第一侧壁邻近凹槽112b的第二内侧壁的下侧壁(115b和116a)。第二掩埋栅127b’的第二侧壁可以比凹槽112b的上侧壁114横向地凹入更多。第二掩埋栅127b’可以仅填充第二底切区Uc2的一部分。第二绝缘间隔体133b可以横向地延伸以填充第二底切区Uc2的另一部分。第一掩埋栅127a’和第二掩埋栅127b’可以由与图1和图2A中示出的第一掩埋栅127a和第二掩埋栅127b相同的材料形成。
通过使第一掩埋栅127a’和第二掩埋栅127b’的第二侧壁比上侧壁113和114横向地凹入更多，有可能增大公共柱145a与第一掩埋栅127a’之间的距离以及公共柱145a与第二掩埋栅127b’之间的距离。因此，能最小化公共柱145a与第一掩埋栅127a’和第二掩埋栅127b’之间的寄生电容。
图2C是根据发明构思实例实施方式的另一修改实例的沿图1的线I-I’和II-II’截取的横截面视图，示出半导体存储装置的掩埋栅。
参见图2c，凹槽112’可具有彼此面对的第一和第二内侧壁。凹槽112’的第一个内侧壁可具有彼此对准并形成一个平坦表面的下侧壁和上侧壁。凹槽112’的第二内侧壁也可具有彼此对准并形成一个平坦表面的下侧壁和上侧壁。也就是说，可不形成在图2A和图2B中示出的底切区Uc1和Uc2。第一掩埋栅127as可以设置在凹槽112’的第一个内侧壁的下侧壁上，第二掩埋栅127bs可以设置在凹槽112’的第二内侧壁的下侧壁上。第一掩埋栅127as和第二掩埋栅127bs可以由与图1和图2A中示出的第一掩埋栅127a和第二掩埋栅127b相同的材料形成。
在上述半导体存储装置中，数据存储元件DS1和DS2可以以多种形式实现。将参考附图描述数据存储元件DS1和DS2的具体实例。
图3是根据发明构思实例实施方式的沿图1的线I-I’、II-II’和III-III’截取的横截面视图，示出半导体存储装置的数据存储元件。
参见图3，第一存储电极SE1可以设置在第一接触插塞180a上，第二存储电极SE2可以设置在第二接触插塞180b上。第一存储电极SE1和第二存储电极SE2可具有圆柱形形状以增大表面面积。然而，本发明不限于此。第一存储电极SE1和第二存储电极SE2可以以不同于圆柱形形状的形状实现。电容器电介质膜210可以设置在第一存储电极SE1和第二存储电极SE2的表面上。电容器电介质膜210可具有基本一致的厚度。上电极220可以设置在电容器电介质膜210上。上电极220覆盖第一存储电极SE1和第二存储电极SE2的表面。第一电容器可以包括第一存储电极SE1、上电极220的覆盖第一存储电极SE1的表面的一部分、和插置在其间的电容器电介质膜210。第二电容器可以包括第二存储电极SE2、上电极220的覆盖第二存储电极SE2的表面的一部分、和插置在其间的电容器电介质膜210。第一电容器可以相应于第一数据存储元件DS1(如在图1和图2A中所示)。第二电容器可以相应于第二数据存储元件DS2(如在图1和图2A中所示)。
包括第一电容器和第二电容器的半导体存储装置可以相应于DRAM器件。在这种情况下，公共布线165a可以相应于位线。公共布线165a可以在垂直于第一掩埋栅127a和第二掩埋栅127b的纵向方向(也就是说，其中凹槽112b沿其延伸的第二方向)的方向上延伸。
接下来，将参考附图描述图1和图2A中示出的数据存储元件DS1和DS2的不同形式。
图4A是平面图，示出根据发明构思的实例实施方式的半导体存储装置的数据存储元件的不同形式。图4B是沿图4A的线IV-IV’和V-V’截取的横截面图。在图4B中，在图4B中的参考标记D表示沿图4A的线IV-IV’截取的横截面图，参考标记E表示沿图4A的线V-V’截取的横截面图。
参见图4A和图4B，第一可变电阻器VR1和第二可变电阻器VR2分别电连接到第一接触插塞180a和第二接触插塞180b。第一可变电阻器VR1和第二可变电阻器VR2的每一个可变化至电阻率彼此不同的多个稳定状态。第一可变电阻器VR1和第二可变电阻器VR2的每一个可以是磁隧道结图案、相变材料图案或者能产生或破坏细丝(filament)的材料图案。
当第一可变电阻器VR1和第二可变电阻器VR2是磁隧道结图案时，第一可变电阻器VR1和第二可变电阻器VR2的每一个可以包括磁化方向固定的参考层、磁化方向可变的自由层以及插置在参考层与自由层之间的隧道阻挡层。当自由层的磁化方向平行于参考层的磁化方向时，可变电阻器VR1和VR2的每一个可具有第一电阻率。当自由层的磁化方向反平行于参考层的磁化方向时，可变电阻器VR1和VR2的每一个可具有高于第一电阻率的第二电阻率。自由层的磁化方向可以被流经可变电阻器VR1和VR2中每一个的电流中电子的自旋扭矩改变。参考层可以是包括反铁磁性层、铁磁层和非磁性层(例如，钌)的多层薄膜。自由层可以由铁磁材料形成。隧道阻挡层可以由例如铝氧化物和/或镁氧化物形成。
当第一可变电阻器VR1和第二可变电阻器VR2由能产生和破坏至少细丝的材料形成时，第一可变电阻器VR1和第二可变电阻器VR2可以包括铌氧化物、钛氧化物、镍氧化物、锆氧化物、钒氧化物、PCMO((Pr，Ca)MnO3)、锶-钛氧化物、钡-锶-钛氧化物、锶-锆氧化物、钡-锆氧化物、或钡-锶-锆氧化物等等的至少之一。当第一可变电阻器VR1和第二可变电阻器VR2的每一个形成为具有其中产生至少细丝的材料图案时，可变电阻器VR1和VR2的每个可具有低电阻率。当第一可变电阻器VR1和第二可变电阻器VR2的每一个形成为具有其中至少细丝被破坏的材料图案时，可变电阻器VR1和VR2的每个可具有高的电阻率。可变电阻器VR1和VR2能根据产生细丝的数目来存储多位数据。细丝可具有通过连接空位(vacancy)而形成的通道形状。替代地，细丝可具有通过连接金属原子而形成的金属桥形状。
当第一可变电阻器VR1和第二可变电阻器VR2形成为具有相变材料图案时，第一可变电阻器VR1和第二可变电阻器VR2可包括具有碲(Te)和硒(Se)(其是硫族化物原子)的至少之一的相变材料。相变材料可以在结晶状态与非晶状态之间变化。结晶状态的相变材料可具有比非晶状态的相变材料低的电阻率。例如，可变电阻器VR1和VR2可包括Ge-Sb-Te、As-Sb-Te、As-Ge-Sb-Te、Sn-Sb-Te、Ag-In-Sb-Te、In-Sb-Te、第5A族元素-Sb-Te、第6A族元素-Sb-Te、第5A族元素-Sb-Se，第6A族元素-Sb-Se、Ge-Sb，In-Sb、Ga-Sb或掺杂的Ge-Sb-Te等等的至少之一。
第一可变电阻器VR1可以包括在图1和图2A中示出的第一数据存储元件DS1中。第二可变电阻器VR2可以包括在图1和图2A中示出的第二数据存储元件DS2中。
可变电阻器VR1和VR2、层间电介质膜175和公共布线165a可以被上层间电介质膜223覆盖。上布线230可以设置在上层间电介质膜223上。上布线230可以通过上插塞225电连接到第一可变电阻器VR1或第二可变电阻器VR2，该上插塞225穿过上层间电介质膜223形成。如图4A中所示，上布线230可在垂直于第一掩埋栅127a和第二掩埋栅127b的延伸方向的方向上延伸。在该情况下，上布线230可以电连接到第一可变电阻器VR1和第二可变电阻器VR2，该第一可变电阻器VR1分别连接到构成一行的单元有源部分105，该第二可变电阻器VR2分别连接到构成邻近所述一行的另一行的单元有源部分105。然而，本发明不限于此。根据本发明构思的实例实施方式，上布线230可平行于单元有源部分105延伸并且可以电连接到连接到每个单元有源部分105的第一可变电阻器VR1和第二可变电阻器VR2。
当可变电阻器VR1和VR2包括于数据存储元件中时，上布线230可相应于位线。在该情况下，公共布线165a可用作施加参考电压(例如，接地电压)的布线。如图4A中所示，公共布线165a可在垂直于第一掩埋栅127a和第二掩埋栅127b的纵向方向的方向上延伸。替代地，公共布线165a可平行于第一掩埋栅127a和第二掩埋栅127b延伸。
包括可变电阻器VR1和VR2的数据存储元件可应用于在图1、图2A、图2B和图2C中示出的半导体存储器件。此外，包括可变电阻器VR1和VR2的数据存储元件可应用到根据其他的修改实例的半导体存储器件(参见图5、图6和图7)，这将在以下描述。当根据发明构思的实施方式的半导体存储器件可包括可变电阻器VR1和VR2时，半导体存储器件可以实现为非易失性存储装置。根据修改实例的半导体存储器件可包括在图1和图2A中示出的外围电路区95和外围场效应晶体管。
上述单元有源部分105可具有另一种形式，这将参考附图来描述。
图5是平面图，示出根据发明构思的实例实施方式的修改实例的半导体存储器件。
参见图5，多个单元有源部分105和105a沿行和列(C1、C2、C3、C4、......)在基板的单元阵列区中二维地布置。单元有源部分105和105a可包括形成在奇数列(C1、C3、......)中的第一单元有源部分105和形成在偶数列(C2、C4、......)中的第二单元有源部分105a。每个第一单元有源部分105可沿第一方向延伸，每个第二单元有源部分105a可沿不同于第一方向的第二方向延伸。
多个凹槽112b沿第三方向延伸。每个凹槽112b可横穿在每列(C1、C2、C3、C4、......)中的单元有源部分105或105a。凹槽112b可以平行于列。第一掩埋栅127a和第二掩埋栅127b设置在每个凹槽112b中从而在第三方向上彼此平行地延伸。第三方向相应于图5中的y轴方向。第三方向不与第一方向和第二方向平行。第三方向可以不与第一方向和第二方向垂直。
第一有源部分105可以与第二有源部分105a对称。特别地，关于在第一列C1与第二列C2之间经过并沿第三方向延伸的虚线，第一列C1中的第一有源部分105可以与第二列C2中的第二有源部分105a对称。因此，形成在列中的第一有源部分105和第二有源部分105a可以布置成波形。第一方向可相应于图5中的“s”方向。第二方向可相应于图5中的“Sa”方向。
在图5中，为了便于描述，更详细地示出了修改实例的特征。然而，本发明不限于该修改实例。参考图1至图4描述的半导体存储器件的特征适用于图5中的修改实例。根据该修改实例的半导体存储器件可包括在图1和图2A中示出的外围电路区95和外围场效应晶体管。
图6A是平面图，示出根据发明构思的实例实施方式的另一修改实例的半导体存储器件。图6B是沿图6A的线VI-VI’和VII-VII’截取的横截面视图。在图6B中，参考标记F表示沿图6A的线VI-VI’截取的横截面视图，参考标记G表示沿图6A的线VII-VII’截取的横截面视图。
参考图6A和图6B，多个单元有源部分105’沿着行和列在基板100上二维地布置。每个单元有源部分105’可具有沿第一方向延伸的矩形形状。多个凹槽112b可沿第二方向平行地延伸。每个凹槽112b横穿构成每列的多个单元有源部分105’和在单元有源部分105’之间的单元器件隔离图案103a。第一掩埋栅127a和第二掩埋栅127b设置在每个凹槽112b中。
如图6A中所示，第一方向可以垂直于第二方向，其中第一方向是每个单元有源部分105’的纵向方向，第二方向是凹槽112b的纵向方向。根据该修改实例，第一方向可相应于图6A的x轴方向，第二方向可相应于图6B的y轴方向。
根据该修改实例，公共布线165a’可沿第一方向延伸。公共布线165a’可以设置一对相邻行之间的单元器件隔离图案103a上方。公共布线165a’可接触导电垫250，该导电垫250接触公共柱145a。特别地，导电垫250可接触公共柱145a的上表面并沿第二方向延伸，从而被设置在该对行之间的单元器件隔离图案103a上方。公共布线165a’可与导电垫250的位于单元器件隔离图案103a上方的一部分的上表面接触。导电垫250可以设置在下层间电介质膜248中，该下层间电介质膜248插置在盖电介质膜153a与层间电介质膜175之间。下层间电介质膜248的上表面可以与导电垫250的上表面共面。例如，导电垫250可包括掺杂半导体材料(例如，掺杂硅或掺杂锗)、导电的金属氮化物(例如，钛氮化物或钽氮化物)、金属(例如，钨、钛或钽)、或金属-半导体化合物(例如，钨硅化物、钴硅化物或钛硅化物)等等的至少之一。下层间电介质膜248可以由氧化物、氮化物和/或氮氧化物形成。第一接触插塞180a’和第二接触插塞180b’可穿透层间电介质膜175、下层间电介质膜248和盖电介质膜153a以分别与第一掺杂区150a和第二掺杂区150b接触。在图1和图2A中示出的第一数据存储元件DS1和第二数据存储元件DS2可分别与第一接触插塞180a’和第二接触插塞180b’的上表面接触。在图3中示出的电容器或在图4A和图4B中示出的可变电阻器可应用于第一数据存储元件DS1和第二数据存储元件DS2。公共布线165a’可以由与在图1和图2A中示出的公共布线165a相同的材料形成。第一接触插塞180a’和第二接触插塞180b’可以由与图1和图2A中示出的第一接触插塞180a和第二接触插塞180b相同的材料形成。
根据本发明构思的实例实施方式，当连接到第一接触插塞180a’和第二接触插塞180b’的第一数据存储元件和第二数据存储元件包括在图4A和图4B中示出的可变电阻器时，在图6A和图6B中示出的公共布线165a’可沿第二方向(也就是说，与第一掩埋栅127a和第二掩埋栅127b平行的方向)延伸。在该情况下，可以不形成导电垫250和下层间电介质膜248。参考图6A和图6B描述的半导体存储器件可包括在图1和图2A中示出的外围电路区95和外围场效应晶体管。
图7A是平面图，示出根据发明构思的实例实施方式的又一修改实例的半导体存储器件。图7B是沿图7A的线VIII-VIII’和IX-IX’截取的横截面视图。在图7B中，参考标记H表示沿图7A的线VIII-VIII’截取的横截面视图，参考标记I表示沿图7A的线IX-IX’截取的横截面视图。
参考图7A和图7B，多个单元有源部分105可以沿着行和列在单元阵列区的基板100上二维地布置。每个单元有源部分105可具有沿第一方向延伸的矩形形状。凹槽112b’设置在单元有源部分105以及设置在单元有源部分105之间的单元器件隔离图案103a中。凹槽112b’沿第二方向延伸。第一方向可相应于图7A的“s”方向，第二方向可相应于图7B的y轴方向。
凹槽112b’具有彼此面对的第一内侧壁和第二内侧壁以及底表面。凹槽112b’的第一内侧壁可包括上侧壁113和下侧壁。凹槽112b’的第二内侧壁可包括上侧壁114和下侧壁。第一内侧壁的下侧壁可以比上侧壁113横向地凹入更多以限定第一底切区Uc1’。第二内侧壁的下侧壁可以比上侧壁114横向地凹入更多以限定第二底切区Uc2’。
凹槽112b’的第一内侧壁的下侧壁可包括由单元有源部分105形成的第一有源下侧壁115a和由单元器件隔离图案103a形成的第一非有源下侧壁116a’。第一非有源下侧壁116a’可以比第一有源下侧壁115a横向地凹入更多。因此，凹槽112b’的第一内侧壁的下侧壁还可包括由位于第一非有源下侧壁116a’与第一有源下侧壁115a之间的单元有源部分105形成并沿第一方向延伸的侧壁。位于单元有源部分105中第一底切区Uc1’的第一部分的第一宽度W1可以小于位于单元器件隔离图案103a中的第一底切区Uc1’的第二部分的第二宽度W2。
同样地，凹槽112b’的第二内侧壁的下侧壁可包括由单元有源部分105形成的第二有源下侧壁115b和由单元器件隔离图案103a形成的第二非有源下侧壁116b’。第二非有源下侧壁116b’可以比第二有源下侧壁115b横向地凹入更多。因此，凹槽112b’的第二内侧壁的下侧壁还可包括由位于第二非有源下侧壁116b’与第二有源下侧壁115b之间的单元有源部分105形成并沿沿第一方向延伸的侧壁。位于单元有源部分105中第二底切区Uc2’的第一部分的第一宽度可以小于位于单元器件隔离图案103a中的第二底切区Uc2’的第二部分的第二宽度。
第一掩埋栅127a可以形成在第一底切区Uc1中以设置在第一内侧壁的下侧壁上。第二掩埋栅127b可以形成在第二底切区Uc2’中以设置在第二内侧壁的下侧壁上。栅电介质膜125插置在第一掩埋栅127a与第一内侧壁之间以及在第二掩埋栅127b与第二内侧壁之间。
依据第一底切区Uc1’的形状，第一掩埋栅127a可覆盖第一有源下侧壁115a、第一非有源下侧壁116a′以及沿第一方向延伸并由第一内侧壁的下侧壁中的第一有源下侧壁115a与第一非有源下侧壁116a′之间的单元有源部分105形成的侧壁。因此，由第一掩埋栅127a控制的沟道区310可以实现为包括沿第一方向延伸的一部分305和沿第二方向延伸的一部分300的三维形状。在该情况下，位于凹槽112b′的底表面下面的公共掺杂区143′可横向地延伸。公共掺杂区143′的一端可横向地延伸至第一非有源下侧壁116a′比第一有源下侧壁115a横向地凹入更多的程度。因此，因为沟道区310的沟道宽度扩大，所以有可能增大包括第一掩埋栅127a的第一场效应晶体管的开启电流。
同样地，依据第二底切区Uc2′的形状，第二掩埋栅127b可覆盖第二有源下侧壁115b、第二非有源下侧壁116b′以及沿第一方向延伸并由第二内侧壁的下侧壁中的第二有源下侧壁115b与第二非有源下侧壁116b′之间的单元有源部分105形成的侧壁。因此，由第二掩埋栅127b控制的沟道区也可以实现为包括沿第一方向延伸的一部分和沿第二方向延伸的一部分的三维形状。在该情况下，公共掺杂区143′的另一个端可横向地延伸至第二非有源下侧壁116b比第二有源下侧壁115b横向地凹入更多的程度。
根据修改实例的技术精神适用于参考图1、图2A、图2B、图3、图4、图5和图6描述的半导体存储器件。
接下来，将描述根据发明构思的实施方式的半导体存储器件的形成方法。
图8至图24是示出根据发明构思的实例实施方式的沿图1的线I-I′、II-II′和III-III′截取的半导体存储器件的横截面图。
参考图8，可以制备基板100，该基板100包括单元阵列区和外围电路区。限定单元有源部分105的单元沟槽可以形成在单元阵列区中，限定外围有源部分106的外围沟槽可以形成在外围电路区中。单元有源部分105可沿第一方向延伸，如图1中所示。可以形成填充单元沟槽的单元器件隔离图案103a以及可以形成填充单元沟槽的外围器件隔离图案103b。单元器件隔离图案103a和外围器件隔离图案103b可包括形成在单元沟槽和外围沟槽的侧壁上的热氧化层。单元器件隔离图案103a和外围器件隔离图案103b还可包括形成在热氧化层上的衬垫层。衬垫层可以形成为例如氮化物层和/或氮氧化物层。单元器件隔离图案103a和外围器件隔离图案103b还可包括在衬垫层上的填充氧化物层以填充单元沟槽和外围沟槽。填充氧化物层可包括，例如，高密度等离子体氧化物层和/或SOG层(旋涂玻璃层)。根据本发明构思的实例实施方式，单元沟槽的宽度小于外围沟槽的宽度。因此，单元器件隔离图案103a可仅包括热氧化物层和衬垫层，外围器件隔离图案103b可包括热氧化物层、衬垫层和填充氧化物层。
虽然没有示出，但是当热氧化物层形成在外围器件隔离图案103b中时，热氧化物层可以形成在单元有源部分105和外围有源部分106的上表面上。在有源部分105和106的上表面上的热氧化物层可用作缓冲氧化物层。
硬掩模膜110可以形成在包括器件隔离图案103a和103b的基板100的整个表面上。硬掩模膜110可以由相对于有源部分105和106具有蚀刻选择性的材料形成。例如，硬掩模膜110可包括氮化物膜和/或氮氧化物膜。根据本发明构思的实例实施方式，硬掩模膜110还可包括位于氮化物膜和/或氮氧化物膜下面的氧化物膜。
硬掩模膜110可以被图案化以形成开口111。开口111可沿不与第一方向平行的第二方向延伸以与单元有源部分105交叉。单元有源部分105和单元器件隔离图案103a可以设置在开口111的底表面下面。在单元阵列区中，多个开口111可以平行于第二方向形成在硬掩模膜110中。在外围电路区中的硬掩模膜110可覆盖外围有源部分106和外围器件隔离图案103b。
参考图9，通过使用硬掩模图案110作为蚀刻掩模进行第一各向异性刻蚀工艺，第一初始凹槽112可以形成在开口111下面的单元有源部分105和单元器件隔离图案103a中。在单元有源部分105和单元器件隔离图案103a中的第一初始凹槽112的两个内侧壁可相应于在图2A中示出的凹槽112b的第一和第二内侧壁的上侧壁113和114。
蚀刻保护间隔体121可以分别形成在开口111和第一初始凹槽112的两个内侧壁上。蚀刻保护间隔体121可以是多层。例如，蚀刻保护间隔体121可包括第一间隔体120a和第二间隔体120b。第一间隔体120a可以设置在第二间隔体120b与开口111和第一初始凹槽112的两个内侧壁之间。第一间隔体120a和第二间隔体120b可以由彼此不同的材料形成。第一初始凹槽112的底表面暴露于蚀刻保护间隔体121之间。
参考图10，第一初始凹槽112的底表面可以通过使用硬掩模膜110和蚀刻保护间隔体121作为蚀刻掩模来进行第二各向异性刻蚀工艺而被蚀刻。因此，可以形成第二初始凹槽112a。第二初始凹槽112a的两个内侧壁的上侧壁可以用蚀刻保护间隔体121覆盖。第二初始凹槽112a的两个内侧壁的下侧壁被暴露。第二初始凹槽112a的底表面也被暴露。
参考图11，通过使用硬掩模膜110和蚀刻保护间隔体121作为蚀刻掩模，初始凹槽112的在蚀刻保护间隔体121下面的两个下侧壁横向地凹入。因此，可以形成凹槽112b。
第二初始凹槽112a的两个下侧壁的凹入工艺可包括第一凹入工艺和第二凹入工艺。由第二初始凹槽112a的两个下侧壁的单元有源部分105形成的部分可以通过第一凹入工艺而横向地凹入。第一凹入工艺可以是各向同性蚀刻(例如，湿法蚀刻)。由第二初始凹槽112a的两个下侧壁的单元器件隔离图案103a形成的部分可以通过第二凹入工艺而横向地凹入。第二凹入工艺可以也是各向同性蚀刻(例如，湿法蚀刻)。第二凹入工艺可以在第一凹入工艺之后进行。替代地，第一凹入工艺可以在第二凹入工艺之后进行。
当单元器件隔离图案103a可以由多层膜形成时，第二凹入工艺可包括多个子凹入工艺。例如，当单元器件隔离图案103a包括热氧化物层和衬垫层时，第二凹入工艺可包括第一子凹入工艺和第二子凹入工艺。由第二初始凹槽112a的两个下侧壁中的热氧化物层形成的部分可以通过第一子凹入工艺而横向地凹入。由第二初始凹槽112a的两个下侧壁中的衬垫层形成的部分可以通过第二子凹入工艺而横向地凹入。第一和第二子凹入工艺可以是各向同性蚀刻。
根据本发明构思的实例实施方式，第二子凹入工艺(例如，衬垫层的凹入)可以在第一子凹入工艺(例如，热氧化物膜的凹入)之后进行。在该情况下，第二间隔体120b可以由相对于热氧化物层具有蚀刻选择性的材料形成，第一间隔体120a可以由相对于衬垫层具有蚀刻选择性的材料形成。例如，第二间隔体120b可以由氮化物和/或氮氧化物形成，第一间隔体可以由氧化物形成。
替代地，第一子子凹入工艺可以在第二子子凹入工艺之后进行。在该情况下，第二间隔体120b可以由相对于衬垫层具有蚀刻选择性的材料形成，第一间隔体120a可以由相对于热氧化物层具有蚀刻选择性的材料形成。例如，第二间隔体120b可以由氧化物形成，第一间隔体120a可以由氮化物和/或氮氧化物形成。
根据发明构思的实施方式，在第二凹入工艺(也就是说，由单元器件隔离图案103a形成的部分的凹入)中的凹入深度(recess depth)可以实质上与在第一凹入工艺(也就是说，由单元有源部分105形成的部分的凹入)中的凹入深度相同。这样，有可能形成参考图1和图2A描述的凹槽112b。
替代地，在第二凹入工艺中的凹入深度可以比在第一凹入工艺中的凹入深度深。这样，有可能形成参考图7A和图7B描述的凹槽112b’。
在第一凹入工艺和第二凹入工艺期间，凹槽112b的上侧壁可以被蚀刻保护间隔体121保护。这样，第一底切区Uc1和第二底切区Uc2可以被限定在凹槽112b中。在第一凹入工艺和第二凹入工艺之后，剩余的蚀刻保护间隔体121可以被移除以暴露凹槽112b的上侧壁。
参考图12，栅电介质膜125可以形成在凹槽112b的暴露的第一和第二内侧壁上。栅电介质膜125可以通过热氧化形成。替代地，栅电介质膜125可以通过原子层沉积形成。栅电介质膜125可包括氧化物、氮化物、氮氧化物和/或高k材料(例如，铪氧化物或铝氧化物)的至少之一。
栅导电膜127可以形成在具有栅电介质膜125的基板100上。栅导电膜127可以填充第一底切区Uc1和第二底切区Uc2。栅导电膜127可填充凹槽112b的一部分。
牺牲膜可以形成在基板100上以完全填满凹槽112b。牺牲膜可被平坦化直到暴露栅导电膜127。平坦化的牺牲膜可以被进一步凹入。如图12中所示，凹入的牺牲膜129的上表面可以比单元有源部分105的最上表面低。牺牲膜129可以由相对于硬掩模膜110和栅导电膜127具有蚀刻选择性的材料形成。例如，凹入的牺牲膜129可以由氧化物形成。
参考图13，随后，栅导电膜127的位于凹入的牺牲膜129的上表面上方的一部分可以被去除。可以通过各向同性蚀刻移除一部分栅导电膜127。在该情形下，栅导电膜127的填充底切区Uc1和Uc2的部分可以保留，栅导电膜127的位于凹入的牺牲膜129下面的部分可以保留。
随后，可以移除凹入的牺牲膜129。当凹入的牺牲膜129被凹入时，可以移除栅电介质膜125的形成在凹槽112b的上侧壁上的一部分。在这时候，至少保留位于底切区Uc1和Uc2中的栅电介质膜125。
参考图14，剩余的栅导电膜127可以通过使用硬掩模膜110作为蚀刻掩模被各向异性蚀刻。因此，第一掩埋栅127a可以形成在第一底切区Uc1中，第二掩埋栅127b可以形成在第二底切区Uc2中。
随后，绝缘间隔体膜133可共形地形成在基板100的整个表面上。绝缘间隔体膜133覆盖第一掩埋栅127a和第二掩埋栅127b。
根据本发明构思的实例实施方式，可以在形成绝缘间隔体膜133之前通过各向同性蚀刻而使第一掩埋栅127a和第二掩埋栅127b凹入。这样，有可能形成参考图2B描述的第一掩埋栅127a’和第二掩埋栅127b’。
填充电介质膜可以形成在绝缘间隔体膜133上以填充凹槽112b。填充电介质膜可以被平坦化直到硬掩模膜110上的绝缘间隔体膜133被暴露，从而形成填充电介质图案135。填充电介质图案135可以由相对于绝缘间隔体膜133和硬掩模膜110具有蚀刻选择性的电介质材料形成。例如，绝缘间隔体膜133和硬掩模膜110可以由氮化物和/或氮氧化物形成，填充电介质图案135可以由氧化物形成。
掩模图案137可以形成在具有填充电介质图案135的基板100上。掩模图案137可包括由图1和图2A中所示的公共柱145a限定的开口。在图25A中示出根据实例实施方式的掩模图案137的形状。将参考图25A来描述掩模图案137。
图25A是平面图，示出在图14中示出的掩模图案。
参考图14和图25A，掩模图案137可以形成为与凹槽112b交叉的线形状。特别地，多个掩模图案137可平行于第三方向延伸。第三方向垂直于第二方向，第二方向是凹槽112b的纵向方向。掩模图案137可以在第二方向上彼此间隔开。每个掩模图案137覆盖凹槽112b的位于单元器件隔离图案103a中的一部分。在该情形下，暴露绝缘间隔体膜133的一部分和填充电介质图案135的一部分，该些部分是形成在凹槽112b的位于单元有源部分105中的另一部分。
替代地，掩模图案137可以实现为另一形状，这将参考图25B来描述。
图25B是平面图，示出根据修改实例的在图14中示出的掩模图案。
参考图25B，掩模图案137a可覆盖基板100的整个表面。在该情形下，掩模图案137a可包括沿行和列二维地布置的开口138。开口138彼此间隔开。开口138可以暴露在凹槽112b的位于单元有源部分105中的一部分中的绝缘间隔体膜133的一部分和填充电介质图案135的一部分。
在下面的描述中，为了便于描述，将描述使用图25A中示出的掩模图案137的方法。
参考图15，填充电介质图案135和绝缘间隔体膜133可以通过使用掩模图案137作为蚀刻掩模被顺序地蚀刻，从而形成公共接触孔140，另外第一绝缘间隔体133a和第二绝缘间隔体133b可以分别形成在凹槽112b的两个内侧壁上。在这时候，绝缘间隔体膜的在掩模图案137下面且在硬掩模膜110上的一部分133r可保留。同时，可保留填充电介质图案135的位于单元器件隔离图案103a中并被掩模图案137覆盖的部分。可保留栅电介质膜125的在公共接触孔140的底表面上的一部分。
参考图16，可以移除掩模图案137。掺杂剂离子可以被注入到在公共接触孔140下面的单元有源部分105中以形成公共掺杂区143。掩模图案137可以在注入掺杂剂离子之前或注入掺杂剂离子之后被移除。
保留在公共接触孔140的底表面上的栅电介质膜125可用作用于注入掺杂剂离子的离子注入缓冲膜。然而，本发明不限于此。保留在公共接触孔140的底表面上的栅电介质膜125可以在注入掺杂剂离子之前被移除，以及缓冲氧化物膜可以在注入掺杂剂离子之前形成。
在下面的描述中，将描述剩余的栅电介质膜125被用作离子注入缓冲膜的情形。
在公共掺杂区143形成之后，可以通过移除剩余的栅电介质膜125而暴露公共掺杂区143。随后，柱导电膜145形成在基板100的整个表面上、公共接触孔140由柱导电膜145填充。
参考图17，柱导电膜145可以被平坦化直到暴露出硬掩模膜110，从而形成填充柱接触孔140的公共柱145a。在该情形下，绝缘间隔体膜的剩余部分133r可以被一起移除。填充电介质膜135的高于硬掩模膜110的上表面的一部分可以被一起移除。柱导电膜145可以通过化学机械抛光被平坦化。
参考图18，可以移除硬掩模膜110。公共柱145a以及绝缘间隔体133a和133b可包括比单元有源部分105的最上表面向上突出更多(更高)的一部分。掺杂剂离子可以被注入到在凹槽112b两侧上的单元有源部分105中，以形成第一掺杂区150a和第二掺杂区150b。
参考图19和图20，可以在形成第一掺杂区150a和第二掺杂区150b之后在基板100的整个表面上形成盖电介质膜153。随后，盖电介质膜153可以被平坦化直到暴露公共柱145a和绝缘间隔体133a和133b。因此，被平坦化的盖电介质膜153a的上表面可以与公共柱145a的上表面以及绝缘间隔体133a和133b的上表面共面。
根据本发明构思的实例实施方式，当第一掺杂区150a和第二掺杂区150b通过在存在硬掩模膜110的状态下注入掺杂剂离子而形成时，可以省略硬掩模膜110的去除、盖电介质膜153的形成以及盖电介质膜153的平坦化。
参考图21，在外围电路区中的被平坦化的盖电介质膜153a可以被选择性地去除以暴露外围有源部分106的上表面106。在该情形下，保留在单元阵列区中的被平坦化的盖电介质膜153a。
外围栅电介质膜155可以形成在暴露的外围有源部分106上。例如，外围栅电介质膜155可以通过热氧化和/或化学气相沉积形成。第一导电膜160形成在基板100的整个表面上。第一导电膜160可以由具有外围场效应晶体管的栅极所需的功函数的导电材料形成。例如，第一导电膜160可以由掺杂半导体材料(例如，掺杂硅、掺杂锗、和/或掺杂硅-锗)形成。
虽然没有示出，但是在形成外围电介质膜155的过程中，外围栅电介质膜155也可形成在公共柱145a上。根据本发明构思的实例实施方式，在公共柱145a上的外围栅电介质膜155可以在形成第一导电膜160之前被移除。替代地，根据发明构思的另一实例实施方式，外围栅电介质膜155和第一导电膜160可以依次形成在公共柱145a上。
氧化物膜162可以形成在第一导电膜160上。氧化物膜162可起反射防止膜的作用。氧化物膜162可保护在外围电路区中的第一导电膜160。光致抗蚀剂图案163可以形成以覆盖外围电路区中的氧化物膜162。在该情形下，单元阵列区中的氧化物膜162被暴露。
参考图22，通过使用光致抗蚀剂图案163，可以去除在单元阵列区中的氧化物膜162和第一导电膜160以暴露公共柱145a的上表面。当外围栅电介质膜155和第一导电膜160顺序地形成在公共柱145a上时，如上所述，可以通过使用光致抗蚀剂图案163作为蚀刻掩模而去除在单元阵列区中的氧化物膜162、第一导电膜160和外围栅电介质膜155，从而暴露公共柱145a的上表面。
随后，光致抗蚀剂图案163被移除并且外围电路区中的氧化物膜162被移除以暴露外围电路区中的第一导电膜160。
参考图23，第二导电膜165形成在基板100的整个表面上。在单元阵列区中的第二导电膜165与暴露的公共柱145a的上表面接触。在外围电路区中的第二导电膜165与第一导电膜160的上表面接触。
第二导电膜165可以由电阻率低于第一导电膜160的电阻率的导电材料形成。例如，第二导电膜165可包括金属(例如，钨、钛、或钽)、导电的金属氮化物(例如，钛氮化物或钽氮化物)、或金属-半导体化合物(例如，钨硅化物、钴硅化物、或钛硅化物)中的至少之一。盖掩模膜168可以形成在第二导电膜165上。盖掩模膜168可以由例如氧化物膜、氮化物膜和/或氮氧化物形成。
参考图24，在单元阵列区中的盖掩模膜168和第二导电膜165被顺序地图案化以形成顺序层叠的公共布线165a和单元盖掩模图案168a。在外围电路区中的盖掩模膜168、第二导电膜165和第一导电膜160被顺序地图案化以形成顺序层叠的外围栅极170和外围盖掩模图案168b。外围栅极170包括顺序层叠的下栅极160a和上栅极165b。公共布线165a和上栅极165b形成在部分的第二导电膜165中。因此，公共布线165a和上栅极165b由相同的材料形成。公共布线165a和外围栅极170可以同时形成。
外围源/漏极171通过将掺杂剂离子注入到外围栅极170两侧上的外围有源部分106中而形成。通过在基板100的整个表面上共形地形成间隔体膜并使间隔体膜经受各向异性刻蚀，侧壁间隔体172形成在单元盖掩模图案168a和公共布线165a的两个侧壁上以及外围栅间隔体173形成在外围栅极170和外围盖掩模图案168b的两个侧壁上。因此，侧壁间隔体172和外围栅极间隔体173可以同时形成，且可以由相同的材料形成。
层间电介质膜175形成在基板100的整个表面上。层间电介质膜175可以被平坦化直到暴露盖掩模图案168a和168b的上表面。
形成第一接触插塞180a和第二接触插塞180b，从而穿透在单元阵列区中被平坦化的层间电介质膜175和盖电介质膜153a并且分别与第一掺杂区150a和第二掺杂区150b接触。外围接触插塞182a可以形成为穿透在外围电路区中的被平坦化的层间电介质膜175并且与外围源/漏极171接触。外围栅极接触插塞182b可以形成为穿透外围盖掩模图案168b。第一接触插塞180a、第二接触插塞180b、外围接触插塞182a和外围栅极接触插塞182b可以同时形成并且由彼此相同的材料形成。
第一外围布线184a和第二外围布线184b可以形成在外围电路区中的层间电介质膜175上，从而分别与外围接触插塞182a和外围栅极接触插塞182b接触。外围盖图案185可以形成在第一外围布线184a和第二外围布线184b上。外围侧壁间隔体187可以形成在第一外围布线184a、第二外围布线184b和外围盖图案185的侧壁上。
第一数据存储元件DS1和第二数据存储元件DS2(在图1和图2A中示出)可以形成为分别与第一接触插塞180a和第二接触插塞180b接触。这样，有可能实现在图1和图2A中示出的半导体存储器件。第一和第二数据存储元件可以通过图3中示出的电容器形成。这样，有可能实现在图3中示出的半导体存储器件。替代地，第一和第二数据存储元件可包括在图4A和图4B中示出的可变电阻器。这样，有可能实现参考图4A和图4B描述的半导体存储器件。
根据本发明构思的实例实施方式，在图2C中示出的凹槽112’可以通过在形成上述半导体存储器件的方法中由参考图9描述的第一各向异性刻蚀工艺蚀刻足够的深度来进行蚀刻而形成。这样，有可能实现在图2C中示出的半导体存储器件。在图2C中示出形成半导体存储器件的方法可能不需要参考图9、图10和图11描述的形成蚀刻保护间隔体121、第二各向异性刻蚀工艺和凹入工艺。
在图6A和图6B中示出的半导体存储器件的形成方法可以类似于参考图8至图25描述的方法。然而，在移除外围电路区中的盖电介质膜153a之前，如参考图20所描述的，该方法还可包括形成下层间电介质膜248以及在下层间电介质膜248中形成导电垫250。随后的工艺可以以与参考图20至图24相同的方式进行。
在图7A和图7B中示出的半导体存储器件的形成方法可以类似于参考图8至图25描述的方法。这样，已经参考图11描述了在图7A和图7B中的凹槽112b’的形成方法。公共掺杂区143’可以在掩埋栅127a和127b形成之前形成。例如，在凹槽112b’形成之后并且在填充底切区Uc1和Uc2之前，可以通过以掺杂剂离子进行倾斜注入而形成在图7B中示出的公共掺杂区143’。
根据上述实例实施方式的半导体存储器件可以以多种形式的半导体封装实现。例如，根据发明构思的半导体存储器件可以以诸如以下的封装方式被封装：层叠封装(PoP)、球栅阵列(BGAs)、芯片级封装(CSPs)、带引线的塑料芯片载体(PLCC)、塑料双列直插式封装(PDIP)、窝伏尔组件中管芯封装(die in waffle pack)、晶圆形式中管芯(die in wafer form)、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料公制四方扁平封装(plasticmetric quad flat pack(MQFP))、薄型四方扁平封装(TQFP)、小外型封装(smalloutline(SOIC))、收缩型小外形封装(SSOP)、薄小外型封装(thin small outline(TSOP))、系统级封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(wafer-levelfabricated package(WFP))或晶圆级处理堆叠封装(wafer-level processed stackpackage(WSP))。
图26是方框图，示意性地示出包括基于发明构思的技术精神的半导体存储器件的电子系统的实例。
参考图26，根据发明构思的再一实施方式的电子系统1100包括控制器1110、输入/输出(I/O)装置1120、存储器件1130、接口1140和汇流线1150。控制器1110、输入/输出(I/O)装置1120、存储器件1130和/或接口1140可以经由汇流线1150彼此连接。汇流线1150相应于数据经过其被传送和接收的路径。
控制器1110包括微处理器、数字信号处理器、微控制器、和能执行类似功能的逻辑单元的至少之一。I/O装置1120可包括键区(keypad)、键盘(keyboard)、显示器件等等。存储器件1130可储存数据和/或指令。存储器件1130可包括参考图1至图7描述的半导体存储器件的至少之一。存储器件1130还可包括快闪存储装置。接口1140可以以有线或无线形式实现。例如，接口1140可包括天线、有线/无线收发器等等。虽然没有示出，但是电子系统1100还可包括用于改善控制器1110的操作的操作存储器装置。操作存储器装置可包括根据本发明构思的实例实施方式的SRAM装置和/或DRAM装置。
电子系统1100适用于PDA(个人数字助理)、便携式计算机、上网本(webtablet)、无线电话、移动式电话、数字音乐播放器、存储卡或能在无线环境中发送和/或接收信息的任何电子器件。
图27是方框图，示意性地示出包括基于发明构思的技术精神的半导体存储器件的存储卡的实例。
参考图27，根据发明构思的实施方式的存储卡1200包括存储器件1210。存储器件1210可包括根据本发明构思的实例实施方式的非易失性存储器装置。存储器件1210还可包括根据本发明构思的实例实施方式的DRAM装置。此外，存储器件1210还可包括快闪存储装置等等。存储卡1200可包括通常控制主机与存储器件1210之间的数据交换的存储控制器1220。
存储控制器1220可包括通常控制存储卡的操作的处理单元1222。存储控制器1220可包括用作处理单元1222的操作存储器的SRAM 1221。存储控制器1220还可包括主机接口1223和存储接口1225。主机接口1223可具有在存储卡1200与主机之间交换数据的协议。存储接口1225可连接存储控制器1220到存储器件1210。存储控制器1220还可包括纠错块(Ecc)1224。纠错块1224可检测并纠正从存储器件1210读取的数据的错误。虽然没有示出，但是存储卡1200还可包括存储代码数据从而与主机接口的ROM装置。存储卡1200可以用作便携式数据存储卡。替代地，存储卡1200可以实现为代替计算机系统的硬盘驱动器的固态盘(SSD)。
根据发明构思的实例实施方式，独立受控的第一与第二掩埋栅设置在凹槽中。根据该配置，有可能最小化每个均包括第一和第二掩埋栅的第一和第二存储器单元的占有面积。因此，有可能实现高度集成并具有良好可靠性的半导体存储器件。
虽然与已经结合在附图中示出的本发明的实例实施方式描述了本发明，但是不限于此，发明构思可以以其它具体形式修改而不脱离发明构思的范围和基本特征。因此，应该理解上述主题将被理解为说明性的而不是限制性的。
该申请要求享有2009年12月31日提交的韩国专利申请10-2009-0135332的权益，在此结合其全部内容作为参考。

Claims (10)

1.半导体存储器件，包括：
器件隔离图案，形成在基板中以限定在第一方向上延伸的有源部分；
第一掩埋栅和第二掩埋栅，用作控制栅，并分别设置在形成在所述有源部分和所述器件隔离图案中的凹槽的第一内侧壁和第二内侧壁上，所述凹槽在不与所述第一方向平行的第二方向上延伸，所述第一掩埋栅和所述第二掩埋栅彼此独立地受控；
栅电介质膜，分别插置在所述第一掩埋栅与所述凹槽的所述第一内侧壁之间以及在所述第二掩埋栅与所述凹槽的所述第二内侧壁之间；
第一掺杂区和第二掺杂区，分别形成在所述凹槽的两侧上的所述有源部分的上部中；以及
公共掺杂区，形成在所述凹槽的底表面下面的所述有源部分中。
2.根据权利要求1所述的半导体存储器件，其中所述第一掩埋栅设置在所述第一内侧壁的下侧壁上，所述第二掩埋栅设置在所述第二内侧壁的下侧壁上。
3.根据权利要求2所述的半导体存储器件，其中
所述第一内侧壁的所述下侧壁相对于所述第一内侧壁的上侧壁横向地凹入以限定第一底切区，
所述第二内侧壁的所述下侧壁相对于所述第二内侧壁的上侧壁横向地凹入以限定第二底切区，
所述第一掩埋栅设置在所述第一底切区中，以及
所述第二掩埋栅设置在所述第二底切区中。
4.根据权利要求3所述的半导体存储器件，其中
所述第一内侧壁的所述下侧壁包括由所述有源部分形成的第一有源下侧壁以及由所述器件隔离图案形成的第一非有源下侧壁，
所述第一非有源下侧壁比所述第一有源下侧壁横向地凹入更多，从而由所述第一掩埋栅控制的第一沟道区包括在所述第一方向上延伸的第一部分和在所述第二方向上延伸的第二部分，
所述第二内侧壁的所述下侧壁包括由所述有源部分形成的第二有源下侧壁以及由所述器件隔离图案形成的第二非有源下侧壁，以及
所述第二非有源下侧壁比所述第二有源下侧壁横向地凹入更多，从而由所述第二掩埋栅控制的第二沟道区包括在所述第一方向上延伸的第一部分和在所述第二方向上延伸的第二部分。
5.根据权利要求1所述的半导体存储器件，还包括：
第一数据存储元件，电连接到所述第一掺杂区；
第二数据存储元件，电连接到所述第二掺杂区；以及
公共布线，电连接到所述公共掺杂区。
6.根据权利要求5所述的半导体存储器件，还包括：
公共柱，设置在所述凹槽中并连接到所述公共掺杂区；
第一绝缘间隔体，插置在所述公共柱与所述第一掩埋栅之间；以及
第二绝缘间隔体，插置在所述公共柱与所述第二掩埋栅之间，
其中，所述公共布线电连接到所述公共柱的上表面。
7.根据权利要求5所述的半导体存储器件，其中
所述第一数据存储元件是第一电容器，其包括电连接到所述第一掺杂区的第一存储电极，
所述第二数据存储元件是第二电容器，其包括电连接到所述第二掺杂区的第二存储电极，
所述公共布线是横跨过所述第一掩埋栅和所述第二掩埋栅的位线。
8.根据权利要求5所述的半导体存储器件，其中所述第一数据存储元件包括第一可变电阻器，其可变化为具有彼此不同的电阻率的多个稳定状态，以及
所述第二数据存储元件包括第二可变电阻器，其可变化为具有彼此不同的电阻率的多个稳定状态。
9.根据权利要求1所述的半导体存储器件，其中所述第二方向不与所述第一方向垂直。
10.根据权利要求1所述的半导体存储器件，其中所述第二方向垂直于所述第一方向。
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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5602414B2 (ja) * 2009-11-05 2014-10-08 ピーエスフォー ルクスコ エスエイアールエル 半導体装置の製造方法および半導体装置
US9673102B2 (en) 2011-04-01 2017-06-06 Micron Technology, Inc. Methods of forming vertical field-effect transistor with self-aligned contacts for memory devices with planar periphery/array and intermediate structures formed thereby
KR20120123943A (ko) * 2011-05-02 2012-11-12 에스케이하이닉스 주식회사 반도체 소자, 반도체 모듈, 반도체 시스템 및 반도체 소자의 제조 방법
KR101866997B1 (ko) 2011-06-30 2018-06-14 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR101886382B1 (ko) * 2011-12-14 2018-08-09 삼성전자주식회사 정보 저장 소자 및 그 제조 방법
JP2013191808A (ja) * 2012-03-15 2013-09-26 Elpida Memory Inc 半導体装置及び半導体装置の製造方法
KR101949981B1 (ko) * 2012-08-31 2019-02-20 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US9385005B2 (en) * 2012-12-14 2016-07-05 Fudan University Semiconductor device and method of making
KR102094477B1 (ko) 2013-10-11 2020-04-14 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR102275574B1 (ko) * 2014-11-21 2021-07-09 에스케이하이닉스 주식회사 전자장치 및 그 제조방법
CN104952718B (zh) * 2015-06-12 2017-09-05 苏州东微半导体有限公司 一种分栅功率器件的制造方法
CN104916544B (zh) * 2015-04-17 2017-09-05 苏州东微半导体有限公司 一种沟槽式分栅功率器件的制造方法
TWI576843B (zh) * 2015-07-24 2017-04-01 旺宏電子股份有限公司 記憶體裝置與其製造方法
TWI566335B (zh) * 2015-10-28 2017-01-11 力晶科技股份有限公司 靜態隨機存取記憶體
KR102358481B1 (ko) 2017-06-08 2022-02-04 삼성전자주식회사 반도체 소자 및 그의 제조 방법
US20190027364A1 (en) * 2017-07-21 2019-01-24 Nanya Technology Corporation Semiconductor structure and method for preparing the same
KR102407069B1 (ko) * 2018-01-02 2022-06-10 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102525163B1 (ko) * 2018-05-15 2023-04-24 삼성전자주식회사 집적회로 소자
US10685865B2 (en) * 2018-07-17 2020-06-16 Varian Semiconductor Equipment Associates, Inc. Method and device for power rail in a fin type field effect transistor
US11502181B2 (en) * 2019-11-08 2022-11-15 Nanya Technology Corporation Semiconductor device and method for fabricating the same
US11430951B2 (en) * 2020-04-24 2022-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Resistive memory cell with switching layer comprising one or more dopants
US20240097002A1 (en) * 2022-09-18 2024-03-21 Nanya Technology Corporation Method of forming semiconductor structure

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5386132A (en) * 1992-11-02 1995-01-31 Wong; Chun C. D. Multimedia storage system with highly compact memory device
CN1983601A (zh) * 2005-09-02 2007-06-20 三星电子株式会社 双栅极动态随机存取存储器及其制造方法
CN101017825A (zh) * 2006-02-09 2007-08-15 三星电子株式会社 具有垂直沟道的半导体器件及其制造方法
CN101118908A (zh) * 2006-08-02 2008-02-06 力晶半导体股份有限公司 单次可程序存储器及其制造方法
KR20090053108A (ko) * 2007-11-22 2009-05-27 주식회사 하이닉스반도체 수직형 트랜지스터를 구비한 반도체 소자 및 그의 제조방법

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100526891B1 (ko) * 2004-02-25 2005-11-09 삼성전자주식회사 반도체 소자에서의 버티컬 트랜지스터 구조 및 그에 따른형성방법
US7371627B1 (en) * 2005-05-13 2008-05-13 Micron Technology, Inc. Memory array with ultra-thin etched pillar surround gate access transistors and buried data/bit lines
KR100660881B1 (ko) 2005-10-12 2006-12-26 삼성전자주식회사 수직 채널 트랜지스터를 구비한 반도체 소자 및 그 제조방법
JP5600373B2 (ja) 2007-05-17 2014-10-01 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びその製造方法
KR100898582B1 (ko) 2007-08-30 2009-05-20 주식회사 하이닉스반도체 수직채널트랜지스터의 제조 방법
US20090096001A1 (en) * 2007-10-15 2009-04-16 Qimonda Ag Integrated Circuit and Method of Manufacturing the Same
US8143121B2 (en) * 2009-10-01 2012-03-27 Nanya Technology Corp. DRAM cell with double-gate fin-FET, DRAM cell array and fabrication method thereof

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5386132A (en) * 1992-11-02 1995-01-31 Wong; Chun C. D. Multimedia storage system with highly compact memory device
CN1983601A (zh) * 2005-09-02 2007-06-20 三星电子株式会社 双栅极动态随机存取存储器及其制造方法
CN101017825A (zh) * 2006-02-09 2007-08-15 三星电子株式会社 具有垂直沟道的半导体器件及其制造方法
CN101118908A (zh) * 2006-08-02 2008-02-06 力晶半导体股份有限公司 单次可程序存储器及其制造方法
KR20090053108A (ko) * 2007-11-22 2009-05-27 주식회사 하이닉스반도체 수직형 트랜지스터를 구비한 반도체 소자 및 그의 제조방법

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