CN104103754A - 三维可变电阻存储器件及其制造方法 - Google Patents

三维可变电阻存储器件及其制造方法 Download PDF

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Abstract

提供了一种3D可变电阻存储器件及其制造方法。半导体衬底包括外围区，所述外围区具有顶表面，其中，外围电路形成在外围区中。外围电路包括形成在半导体衬底的表面上的驱动晶体管，其中，半导体衬底形成驱动晶体管的沟道。半导体衬底包括单元区，所述单元区具有顶表面，其中，单元区的顶表面的高度比所述外围区的顶表面的高度低，由此在单元区中限定出沟槽。多个存储器单元，多个存储器单元的每个包括：开关晶体管，所述开关晶体管形成在单元区中半导体衬底上；沟道，所述沟道沿着与半导体衬底的表面大体垂直的方向延伸；以及可变电阻层，所述可变电阻层响应于开关晶体管而选择性地储存数据。

Description

三维可变电阻存储器件及其制造方法
相关申请的交叉引用
本申请要求2013年4月9日向韩国知识产权局提交的申请号为10-2013-0038586的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明构思涉及一种半导体集成电路器件及其制造方法，且更具体而言，涉及一种三维（3D）可变电阻存储器件及其制造方法。
背景技术
存储器件一般被提供作为计算机或其它的电子装置的内部半导体集成电路。存储器件被分成易失性存储器件和非易失性存储器件。近年来，已经较集中地研究了可变电阻存储器件。
可变电阻存储器件的实例包括：相变随机存取存储器件（PCRAM）、电阻式随机存取存储器件（ReRAM）以及磁性随机存取存储器件（MRAM）。在可变电阻存储器件之中，PCRAM具有诸如高可靠性、低功耗、以及如同动态随机存取存储器（DRAM）的高存储密度的特性。
包括可变电阻存储器件的非易失性存储器件可以用于诸如MP3播放器、电影播放器、或者其它的电子装置的便携式音乐播放器、便携式电话、数码照相机、固态驱动（SSD）、便携式存储棒、或者个人计算机中。
可变电阻存储器件可以包括以矩阵形式布置的多个存储器单元。多个存储器单元中的每个可以包括与字线连接的开关器件和与位线连接的电阻器件。
开关器件可以通过将相应的字线激活来被访问。选中的存储器单元可以由传送到电阻器件的电流来编程。
为了实现高集成密度和多层型单元，可变电阻存储器件的开关器件可以具有3D结构，并且电阻器件被层叠在开关器件上。
众所周知，3D开关器件的沟道一般垂直于半导体衬底的表面延伸。因此，相比于2D开关器件，3D开关器件宽度更窄和高度更高。
然而，在3D可变电阻存储器件中，由于下电极额外地形成在高度增大的3D开关器件上，所以在形成下电极时存在困难。此外，单元区和外围区之间的台阶被增大。
发明内容
一种示例性可变电阻存储器件可以包括可变电阻存储器件，所述可变电阻存储器件包括：半导体衬底，所述半导体衬底包括具有顶表面的外围区和具有顶表面的单元区，其中，外围电路形成在外围区中，外围电路包括形成在半导体衬底的表面上的驱动晶体管，其中所述半导体衬底形成驱动晶体管的沟道，其中，单元区的顶表面的高度比外围区的顶表面的高度低，由此在单元区中限定出沟槽；以及多个存储器单元，所述多个存储器单元的每个包括：开关晶体管，所述开关晶体管形成在单元区中半导体衬底上；沟道，所述沟道沿着与半导体衬底的表面大体垂直的方向延伸；以及可变电阻层，所述可变电阻层响应于开关晶体管而选择性地储存数据。
一种制造示例性可变电阻存储器件的方法可以包括以下步骤：提供限定有单元区和外围区的半导体衬底；在单元区中半导体衬底中形成第一沟槽，并且在外围区的器件隔离区中半导体衬底中形成第二沟槽；在第二沟槽中形成器件隔离层；在第一沟槽中形成开关晶体管；在开关晶体管上形成下电极；在外围区中形成驱动晶体管；以及在下电极上形成可变电阻层。
一种制造示例性可变电阻存储器件的方法可以包括以下步骤：在衬底的单元区中形成沟槽；在沟槽中形成垂直沟道晶体管；在垂直沟道晶体管上形成下电极和硬掩模层；在垂直沟道晶体管的侧面形成第一绝缘层；在下电极和硬掩模层的侧面形成第二绝缘层；通过选择性地去除硬掩模层来在第二硬绝缘层中限定用以包含可变电阻层的空间；以及在用以包含可变电阻层的所述空间中形成可变电阻层。
在以下标题为“具体实施方式”的部分描述这些和其它的特点、方面以及实施例。
附图说明
从如下结合附图的详细描述中将更加清楚地理解本公开的主题的以上和其它的方面、特征和其它的优点，其中：
图1至图9是说明一种制造示例性可变电阻存储器件的方法的截面图。
具体实施方式
在下文中，将参照附图更详细地描述示例性实施。
本文参照截面图描述示例性实施，截面图是示例性实施（以及中间结构）的示意性图示。照此，可以预料到图示的形状变化是缘于例如制造技术和/或公差。因而，示例性实施不应被解释为局限于本文所说明的区域的特定形状、而是可以包括例如缘于制造的形状差异。在附图中，为了清楚起见，可能对层和区域的长度和尺寸进行夸大。附图中相同的附图标记表示相同的元件。还要理解当提及一层在另一层或衬底“上”时，其可以直接在另一层或衬底上、或者也可以存在中间层。
参见图1，制备了限定有单元区A和外围区B的半导体衬底100。例如，半导体衬底100可以是硅衬底，但是半导体衬底100不限于此。半导体衬底100可以包括由诸如绝缘体上硅（SOI）或砷化镓（GaAS）的任何半导体材料形成的晶圆。
第一沟槽T1形成在单元区A中，并且第二沟槽T2形成在外围区B中。第一沟槽T1可以整体地形成在单元区A中，并且第二沟槽T2可以形成在外围区B的器件隔离形成区中。第一沟槽T1和第二沟槽T2可以具有不同的宽度，但是可以具有相同的深度。
参见图2，柱体110形成在单元区A的预定区域中。柱体110可以通过将半导体层沉积在单元区A上、并且将半导体层图案化来形成。例如，柱体110可以包括多晶硅层、并且具有与沟槽T1的深度大体相同的高度。在形成柱体110之前，对第一沟槽T1的底部执行杂质离子注入工艺，使得第一沟槽T1的底部（即，单元区A的半导体衬底100）可以用作随后要形成的开关晶体管的公共源极。栅绝缘层115可以形成在半导体衬底100的表面上（除了半导体衬底100表面的形成有柱体110的部分以外）和柱体110的侧面。例如，栅绝缘层115可以通过对半导体衬底100和柱体110执行氧化来形成。栅极120可以形成在栅绝缘层115上以包围柱体100。在下文中，栅极120将被称作为包围栅。例如，包围栅120可以包括掺杂的多晶硅层或金属层。包围栅120可以被形成为高度低于柱体100的高度，以覆盖柱体100的将用作沟道的区域。用作刻蚀停止层的保护层125可以形成在栅绝缘层115上和包围栅120上。保护层125可以具有均匀的厚度。绝缘层130可以形成在半导体衬底100之上第一沟槽T1和第二沟槽T2中。然后半导体衬底100被平坦化以暴露出半导体衬底100。因此，形成在单元区A中的包围栅120可以被绝缘层130隔离，并且器件隔离层130a可以形成在外围区B中。牺牲层132可以形成在可以形成有器件隔离层130a的半导体衬底100上。例如，牺牲层132可以包括绝缘层。牺牲层132可以在单元区A中被选择性地去除、但是可以保留在外围区B上。可以通过将形成漏极结区的杂质离子注入到由牺牲层132暴露出的柱体110的一部分中而在单元区A中形成开关晶体管CTR。开关晶体管CTR的漏极结区D形成在柱体110的上部中。
参见图3，下电极层135和硬掩模层140可以顺序形成在半导体衬底100和牺牲层132上。例如，下电极层135可以包括掺杂杂质的多晶硅层或金属层。硬掩模层140可以包括例如氮化硅层。如果下电极层135包括金属层，则金属硅化物层（未示出）可以选择性地形成在柱体110与下电极层135之间。牺牲层132可以用以保护与外围区B相对应的半导体衬底100免受下电极层135的影响。
参见图4，下电极135a和硬掩模140a可以通过将下电极层135和硬掩模层140图案化来形成。
参见图5，第一层间绝缘层145可以形成在形成有下电极135a和硬掩模140a的半导体衬底100上。第一层间绝缘层145可以形成在下电极135a和硬掩模140a的相邻对之间的空间中。第一层间绝缘层145可以具有大体等于下电极135a与硬掩模140a的组合厚度的厚度。然后第一层间绝缘层145可以被平坦化以暴露出硬掩模140a的表面。
刻蚀停止层150形成在平坦化的第一层间绝缘层145上。刻蚀停止层150可以包括例如氮化硅层。
参见图6，刻蚀停止层150、第一层间绝缘层145以及牺牲层132被刻蚀以暴露出在外围区B中的半导体衬底100的表面。栅绝缘层（图6中未示出）、多晶硅层160、金属层162以及硬掩模层164顺序层叠在外围区B的暴露出的有源区上（即，器件隔离层130a之间的区域）。多晶硅层160、金属层162以及硬掩模层164的预定部分可以被图案化以形成栅结构165。可替选地，栅结构165可以由单个多晶硅层或单个金属层形成。源极167a和漏极167b可以在栅结构165的侧面形成于外围区B的有源区中。因此，驱动晶体管PTR可以形成在外围区B中。驱动晶体管PTR可以从形成在单元区A中的存储器单元中读取数据和向其中写入数据。
参见图7，第二层间绝缘层170可以形成在半导体衬底100之上，即整个单元区A和整个外围区B上。即，第二层间绝缘层170可以覆盖外围区B，并且在单元区A中第二层间绝缘层170可以覆盖第一层间绝缘层层145和刻蚀停止层150。第二层间绝缘层170可以被平坦化。接着，导电插塞175可以与外围区B的导电区（例如，金属层162、源极167a以及漏极167b）电连接、并且经由一般的方法形成在第二层间绝缘层170中。例如，导电插塞175可以包括具有间隙填充特性的金属层，诸如钨。然而，导电插塞175不局限于此，并且各种导电材料可以用作导电插塞。覆盖层180可以形成在平坦化的第二层间绝缘层170上。在示例性实施中，覆盖层180可以保护形成在外围区B上的器件结构，并且选择性地暴露出单元区A的刻蚀停止层150（如随后将描述的）。
参见图8，单元区A上的覆盖层180被选择性地去除，而外围区B上的保留作为覆盖层180。利用剩余的覆盖层180作为掩模刻蚀了单元区A上的第二层间绝缘层170，以暴露出形成在单元区A上的刻蚀停止层150。接着，暴露出的刻蚀停止层150被选择性地去除。由于如上所述刻蚀停止层150由氮化硅层形成，所以刻蚀停止层150可以经由湿法刻蚀工艺来被选择性地去除。此时，也可以去除被设置在刻蚀停止层150之下并且由与刻蚀停止层150相同的材料形成的硬掩模层140a。空间通过硬掩模层140a的去除来形成空间H。可变电阻材料层将在随后的工艺中形成在空间H中。
参见图9，抗热间隔件185可以形成在空间H的侧壁上。抗热间隔件185可以包括例如氮化硅层。可变电阻层190可以形成在空间H中，并且由抗热间隔件185包围。器件的特性可以基于用作可变电阻层190的材料的类型而改变。各种材料可以用于可变电阻层190。例如，PCMO（Pr1-xCaxMnO3）层可以用于ReRAM，硫族化物层可以用于PCRAM，磁性层可以用于MRAM，反磁化器件层可以用于自旋转移力矩磁阻RAM（STTMRAM），或者聚合物层可以用于聚合物RAM（PoRAM）。上电极195可以通过已知的方法形成在可变电阻层190上。
如上所述，形成在单元区中的开关晶体管可以形成在沟槽区中，以减小单元区与外围区之间的台阶。
另外，下电极可以在形成外围区的驱动晶体管之前形成，并且空间H可以通过在形成驱动晶体管之后去除硬掩模层来以自对准方式形成。因此，可变电阻层可以不受高宽比增大的影响来形成。
如上所述，空间H可以在形成在单元区中的刻蚀停止层被去除的同时被限定。因此，不需要单独的刻蚀工艺用于限定空间H。
以上示例性实施是说明性的、而不是限制性的。各种替换和等同形式是可以的。本发明不限于本文描述的示例性实施。本发明也不限于任何特定类型的半导体器件。其他增加、删减或修改鉴于本公开的内容而是明显的，并且意在落入所附权利要求的范围内。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种可变电阻存储器件，包括：
半导体衬底，所述半导体衬底包括：
外围区，所述外围区具有顶表面，其中，外围电路形成在所述外围区中，所述外围电路包括形成在所述半导体衬底的表面上的驱动晶体管，其中，所述半导体衬底形成所述驱动晶体管的沟道，以及
单元区，所述单元区具有顶表面，其中，所述单元区的顶表面的高度低于所述外围区的顶表面的高度，由此在所述单元区中限定出沟槽；以及
多个存储器单元，所述多个存储器单元中的每个包括：
开关晶体管，所述开关晶体管形成在所述单元区中的半导体衬底上，
沟道，所述沟道沿着与所述半导体衬底的表面大体垂直的方向延伸，以及
可变电阻层，所述可变电阻层响应于所述开关晶体管而选择性地储存数据。
技术方案2.如技术方案1所述的可变电阻存储器件，其中，所述开关晶体管包括：
公共源极，所述公共源极包括在所述半导体衬底的所述单元区中；
柱体，所述柱体形成在所述单元区中，所述柱体沿着与所述单元区的表面大体垂直的方向延伸，并且具有形成漏极结区的上部；
栅极，所述栅极围绕所述柱体的周缘而形成，所述栅极的高度低于所述柱体的高度；以及
栅绝缘层，所述栅绝缘层被插入在所述柱体与所述栅极之间。
技术方案3.如技术方案2所述的可变电阻存储器件，其中，所述柱体的高度与所述外围区的顶表面的高度大体相同。
技术方案4.如技术方案1所述的可变电阻存储器件，其中，所述可变电阻层形成在所述柱体上。
技术方案5.如技术方案4所述的可变电阻存储器件，还包括：
下电极，所述下电极形成在所述柱体与所述可变电阻层之间。
技术方案6.一种制造可变电阻存储器件的方法，所述方法包括以下步骤：
提供限定有单元区和外围区的半导体衬底；
在所述单元区中的半导体衬底中形成第一沟槽，在所述外围区的器件隔离区中的半导体衬底中形成第二沟槽；
在所述第二沟槽中形成器件隔离层；
在所述第一沟槽中形成开关晶体管；
在所述开关晶体管上形成下电极；
在所述外围区中形成驱动晶体管；以及
在所述下电极上形成可变电阻层。
技术方案7.如技术方案6所述的方法，其中，形成所述开关晶体管的步骤包括以下步骤：
在形成有沟槽的所述外围区上选择性地形成绝缘层；
在所述第一沟槽中的半导体衬底中形成公共源极区；
在所述第一沟槽中的衬底上形成柱体；
在所述衬底和所述柱体上形成栅绝缘层；
围绕所述柱体形成栅极；以及
在所述柱体的上部中形成漏极。
技术方案8.如技术方案6所述的方法，其中，形成所述下电极的步骤包括以下步骤：
在所述半导体衬底之上形成下电极层和硬掩模层；以及
将所述下电极层和所述硬掩模层图案化以在所述开关晶体管上形成所述下电极。
技术方案9.如技术方案8所述的方法，还包括以下步骤：
在所述单元区、所述外围区、以及所述下电极之上形成第一层间绝缘层；
在所述第一层间绝缘层上形成刻蚀停止层；以及
从所述外围区中去除所述刻蚀停止层和所述第一层间绝缘层。
技术方案10.如技术方案9所述的方法，还包括以下步骤：
在所述单元区和所述外围区之上形成第二层间绝缘层；
在形成在所述外围区之上的第二层间绝缘层中形成互连层以与所述驱动晶体管电连接；
在所述第二层间绝缘层上形成覆盖层；以及
通过去除形成在所述单元区之上的覆盖层、形成在所述单元区之上的所述第二层间绝缘层、形成在所述单元区之上的所述刻蚀停止层、以及形成在所述单元区之上的所述硬掩模层来限定用以包含可变电阻层的空间。
技术方案11.如技术方案10所述的方法，还包括以下步骤：
在用以包含可变电阻层的所述空间中形成可变电阻层。
技术方案12.一种制造可变电阻存储器件的方法，所述方法包括以下步骤：
在衬底的单元区中形成沟槽；
在所述沟槽中形成垂直沟道晶体管；
在所述垂直沟道晶体管上形成下电极和硬掩模层；
在所述垂直沟道晶体管的侧面形成第一绝缘层；
在所述下电极和所述硬掩模层的侧面形成第二绝缘层；
通过选择性地去除所述硬掩模层来在所述第二绝缘层中限定用以包含可变电阻层的空间；以及
在用以包含可变电阻层的所述空间中形成可变电阻层。
技术方案13.如技术方案12所述的方法，其中，形成可变电阻层的步骤包括以下步骤：
在用以包含可变电阻层的所述空间中，在所述第二绝缘层上形成抗热间隔件；以及
在所述抗热间隔件上形成所述可变电阻层。
技术方案14.如技术方案13所述的方法，其中，所述抗热间隔件由氮化硅形成。
技术方案15.如技术方案12所述的方法，其中，所述第一绝缘层的厚度大体等于所述下电极与所述硬掩模层的组合厚度。

Claims (10)

1.一种可变电阻存储器件，包括：
半导体衬底，所述半导体衬底包括：
外围区，所述外围区具有顶表面，其中，外围电路形成在所述外围区中，所述外围电路包括形成在所述半导体衬底的表面上的驱动晶体管，其中，所述半导体衬底形成所述驱动晶体管的沟道，以及
单元区，所述单元区具有顶表面，其中，所述单元区的顶表面的高度低于所述外围区的顶表面的高度，由此在所述单元区中限定出沟槽；以及
多个存储器单元，所述多个存储器单元中的每个包括：
开关晶体管，所述开关晶体管形成在所述单元区中的半导体衬底上，
沟道，所述沟道沿着与所述半导体衬底的表面大体垂直的方向延伸，以及
可变电阻层，所述可变电阻层响应于所述开关晶体管而选择性地储存数据。
2.如权利要求1所述的可变电阻存储器件，其中，所述开关晶体管包括：
公共源极，所述公共源极包括在所述半导体衬底的所述单元区中；
柱体，所述柱体形成在所述单元区中，所述柱体沿着与所述单元区的表面大体垂直的方向延伸，并且具有形成漏极结区的上部；
栅极，所述栅极围绕所述柱体的周缘而形成，所述栅极的高度低于所述柱体的高度；以及
栅绝缘层，所述栅绝缘层被插入在所述柱体与所述栅极之间。
3.如权利要求2所述的可变电阻存储器件，其中，所述柱体的高度与所述外围区的顶表面的高度大体相同。
4.如权利要求1所述的可变电阻存储器件，其中，所述可变电阻层形成在所述柱体上。
5.如权利要求4所述的可变电阻存储器件，还包括：
下电极，所述下电极形成在所述柱体与所述可变电阻层之间。
6.一种制造可变电阻存储器件的方法，所述方法包括以下步骤：
提供限定有单元区和外围区的半导体衬底；
在所述单元区中的半导体衬底中形成第一沟槽，在所述外围区的器件隔离区中的半导体衬底中形成第二沟槽；
在所述第二沟槽中形成器件隔离层；
在所述第一沟槽中形成开关晶体管；
在所述开关晶体管上形成下电极；
在所述外围区中形成驱动晶体管；以及
在所述下电极上形成可变电阻层。
7.如权利要求6所述的方法，其中，形成所述开关晶体管的步骤包括以下步骤：
在形成有沟槽的所述外围区上选择性地形成绝缘层；
在所述第一沟槽中的半导体衬底中形成公共源极区；
在所述第一沟槽中的衬底上形成柱体；
在所述衬底和所述柱体上形成栅绝缘层；
围绕所述柱体形成栅极；以及
在所述柱体的上部中形成漏极。
8.如权利要求6所述的方法，其中，形成所述下电极的步骤包括以下步骤：
在所述半导体衬底之上形成下电极层和硬掩模层；以及
将所述下电极层和所述硬掩模层图案化以在所述开关晶体管上形成所述下电极。
9.如权利要求8所述的方法，还包括以下步骤：
在所述单元区、所述外围区、以及所述下电极之上形成第一层间绝缘层；
在所述第一层间绝缘层上形成刻蚀停止层；以及
从所述外围区中去除所述刻蚀停止层和所述第一层间绝缘层。
10.如权利要求9所述的方法，还包括以下步骤：
在所述单元区和所述外围区之上形成第二层间绝缘层；
在形成在所述外围区之上的第二层间绝缘层中形成互连层以与所述驱动晶体管电连接；
在所述第二层间绝缘层上形成覆盖层；以及
通过去除形成在所述单元区之上的覆盖层、形成在所述单元区之上的所述第二层间绝缘层、形成在所述单元区之上的所述刻蚀停止层、以及形成在所述单元区之上的所述硬掩模层来限定用以包含可变电阻层的空间。
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US9337145B2 (en) 2014-09-10 2016-05-10 Kabushiki Kaisha Toshiba Semiconductor memory device
KR102524612B1 (ko) * 2017-09-19 2023-04-24 삼성전자주식회사 정보 저장 소자 및 그 제조방법
US10355046B1 (en) * 2017-12-29 2019-07-16 Spin Memory, Inc. Steep slope field-effect transistor (FET) for a perpendicular magnetic tunnel junction (PMTJ)
DE102020112203A1 (de) * 2020-03-13 2021-09-16 Taiwan Semiconductor Manufacturing Co. Ltd. Verfahren zum einbetten planarer fets mit finfets

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100663358B1 (ko) * 2005-02-24 2007-01-02 삼성전자주식회사 셀 다이오드들을 채택하는 상변이 기억소자들 및 그 제조방법들
KR101670451B1 (ko) * 2010-03-12 2016-10-31 삼성전자주식회사 도전막 매립형 기판, 그 형성 방법, 반도체 소자 및 그 제조 방법
US8772848B2 (en) * 2011-07-26 2014-07-08 Micron Technology, Inc. Circuit structures, memory circuitry, and methods
KR20130042779A (ko) * 2011-10-19 2013-04-29 삼성전자주식회사 수직형 채널 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법

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