KR102192205B1 - 메모리 장치 - Google Patents

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KR102192205B1
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최영석
서재훈
양현우
박종철
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삼성전자주식회사
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    • H—ELECTRICITY
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Abstract

메모리 장치가 개시된다. 장치는 기판 상의 메모리 소자, 메모리 소자의 측면을 덮고 메모리 소자의 상부면을 노출하는 보호 절연 패턴, 메모리 소자 및 보호 절연 패턴 상의 상부 몰드막, 및 메모리 소자 상에 제1 방향으로 연장하고 메모리 소자에 연결되는 비트 라인을 포함한다. 보호 절연 패턴은 메모리 소자의 측면의 하부를 덮는 제1 보호 절연 패턴, 및 메모리 소자의 측면의 상부를 덮고 제1 보호 절연 패턴과 다른 물질의 제2 보호 절연 패턴을 포함한다.

Description

메모리 장치{MEMORY DEVICE}
본 발명은 반도체 장치에 관한 것으로, 특히, 메모리 장치에 관한 것이다.
전자 기기의 고속화, 저 소비전력화에 따라 이에 내장되는 반도체 기억 소자 역시 빠른 읽기/쓰기 동작, 낮은 동작 전압이 요구되고 있다. 이러한 요구들을 충족시키기 일 방안으로 반도체 기억 소자로 자기기억 소자가 제안된 바 있다. 자기기억 소자는 고속으로 동작할 수 있으며, 또한 비휘발성 특성을 가질 수 있어, 차세대 기억 소자로서 각광받고 있다.
자기기억 소자는 자기터널접합(Magnetic Tunnel Junction: MTJ)을 포함할 수 있다. 자기터널접합은 두 개의 자성체들과 그 사이에 개재된 터널 베리어층을 포함할 수 있다. 두 개의 자성체들의 자화 방향들에 따라 자기터널접합의 저항값이 달라질 수 있다. 예컨대, 두 개의 자성체들의 자화 방향들이 서로 반평행한 경우 자기터널접합은 상대적으로 큰 저항값을 가질 수 있으며, 두 개의 자성체들의 자화 방향들이 평행한 경우 자기터널접합은 상대적으로 작은 저항값을 가질 수 있다. 이러한 저항값들의 차이를 이용하여 자기 기억 소자는 데이터를 기입/판독할 수 있다.
전자 산업이 고도로 발전함에 따라, 자기기억 소자에 대한 고집적화 및/또는 저 소비전력화에 대한 요구가 심화되고 있다. 따라서, 이러한 요구들을 충족시키기 위한 많은 연구들이 진행되고 있다.
본 발명이 이루고자 하는 기술적 과제는 고집적화된 메모리 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 우수한 신뢰성을 갖는 메모리 장치를 제공하는 데 있다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
메모리 장치에 제공된다. 상기 장치는 기판 상의 메모리 소자; 상기 메모리 소자의 측면을 덮고, 상기 메모리 소자의 상부면을 노출하는 보호 절연 패턴; 상기 메모리 소자 및 상기 보호 절연 패턴 상의 상부 몰드막; 및 상기 메모리 소자 상에 제1 방향으로 연장하고, 상기 메모리 소자에 연결되는 비트 라인을 포함하고, 상기 보호 절연 패턴은: 상기 메모리 소자의 측면의 하부를 덮는 제1 보호 절연 패턴; 및 상기 메모리 소자의 측면의 상부를 덮고, 상기 제1 보호 절연 패턴과 다른 물질의 제2 보호 절연 패턴을 포함할 수 있다.
일 실시예로, 상기 비트 라인은 상기 메모리 소자의 상기 상부면에 직접 접촉하고, 상기 비트 라인과 상기 제1 보호 절연 패턴 사이에 상기 제2 보호 절연 패턴이 개재할 수 있다.
일 실시예로, 상기 장치는 상기 기판과 상기 상부 몰드막 사이의 하부 몰드막을 더 포함하고, 상기 메모리 소자는 상기 하부 몰드막 내에 배치되고, 상기 제1 보호 절연 패턴은 상기 메모리 소자와 상기 하부 몰드막 사이에 배치되고, 상기 제2 보호 절연 패턴은 상기 하부 몰드막과 상기 상부 몰드막 사이로 연장할 수 있다.
일 실시예로, 상기 제2 보호 절연 패턴은 금속 산화물을 포함할 수 있다.
일 실시예로, 상기 제2 보호 절연 패턴은 알루미늄 산화물, 티타늄 산화물 또는 탄탈륨 산화물을 포함할 수 있다.
일 실시예로, 상기 제1 보호 절연 패턴은 실리콘 질화물 또는 실리콘 산화질화물을 포함할 수 있다.
일 실시예로, 상기 메모리 소자는: 하부 전극; 상기 하부 전극 상에 배치되고, 고정층, 자유층, 및 상기 고정층 및 상기 자유층 사이에 개재된 터널 배리어를 포함하는 자기터널접합; 및 상기 자기터널접합 상에 배치된 상부 전극을 포함할 수 있다.
일 실시예로, 상기 제1 보호 절연 패턴은 상기 자기터널접합, 및 상기 상부 전극의 하부의 측면을 덮을 수 있다.
일 실시예로, 상기 제2 보호 절연 패턴은 상기 자기터널접합과 이격되고, 상기 상부 전극의 상부의 측면을 덮을 수 있다.
일 실시예로, 상기 장치는 상기 기판에 정의되고 상기 제1 방향으로 연장된 셀 활성 패턴; 상기 셀 활성 패턴을 가로지르는 게이트 전극; 상기 게이트 전극 양측의 상기 셀 활성 패턴 내에 각각 배치된 제1 도핑 영역 및 제2 도핑 영역; 상기 기판을 덮는 적어도 하나의 층간 절연막; 및 상기 적어도 하나의 층간 절연막을 관통하여 상기 제2 도핑 영역에 접속된 콘택 플러그를 더 포함하고, 상기 메모리 소자는 상기 층간 절연막 상에 배치되고, 상기 콘택 플러그를 통하여 상기 제2 도핑 영역에 전기적으로 접속될 수 있다.
일 실시예로, 상기 비트 라인은 상기 상부 몰드막에 형성된 비트라인 그루브 내에 배치되어, 상기 게이트 전극을 가로지를 수 있다.
일 실시예로, 상기 메모리 소자는 상기 제1 방향을 따라 복수개로 제공되고, 상기 비트 라인은 상기 복수개의 메모리 소자들의 상부면과 공통으로 직접 접촉할 수 있다.
일 실시예로, 상기 비트라인 그루브는 아래로 연장되어, 상기 제2 보호 절연 패턴을 관통할 수 있다.
일 실시예로, 상기 비트 라인은 상기 제1 방향으로 마주보는 상기 메모리 소자의 양 측면들의 상부와 접촉할 수 있다.
상기 장치는 기판 상에 배열된 복수개의 자기기억 소자들; 상기 자기기억 소자들 사이의 몰드막; 상기 자기기억 소자들과 상기 몰드막 사이에 배치되고, 상기 자기기억 소자들의 상부면들을 노출하는 보호 절연 패턴; 및 상기 자기기억 소자들의 상부면들에 공통으로 접촉하는 배선을 포함하고, 상기 보호 절연 패턴은: 상기 자기기억 소자들의 측면의 하부를 덮는 제1 보호 절연 패턴; 및 상기 자기기억 소자들의 측면의 상부를 덮고, 상기 제1 보호 절연 패턴과 다른 물질의 제2 보호 절연 패턴을 포함할 수 있다.
일 실시예로, 상기 배선은 상기 자기기억 소자들의 상부면들에 직접 접촉하고, 상기 배선과 상기 제1 보호 절연 패턴 사이에 상기 제2 보호 절연 패턴이 개재할 수 있다.
메모리 장치의 형성방법이 제공된다. 상기 방법은 반도체 기판 상에 메모리 소자들을 형성하고; 상기 메모리 소자들 상에, 상기 메모리 소자들의 상부면들 및 상기 메모리 소자들의 측면들의 상부를 노출하는 제1 보호 절연 패턴을 형성하고; 상기 메모리 소자들 및 상기 제1 보호 절연 패턴 상에 상기 제1 보호 절연막과 다른 물질의 제2 보호 절연막을 형성하고; 상기 제2 보호 절연막 상에 상부 몰드막을 형성하고; 상기 상부 몰드막에 상기 메모리 소자들에 중첩하는 오프닝을 형성하여, 상기 제2 보호 절연막의 일부를 노출하고; 상기 노출된 제2 보호 절연막의 상기 일부를 제거하여, 상기 메모리 소자들의 상부면들을 노출하고 상기 메모리 소자들의 측면들의 상부를 덮는 제2 보호 절연 패턴을 형성하고; 그리고 상기 오프닝 내에 상기 메모리 소자들의 상부면들과 접촉하는 도전 패턴을 형성하는 것을 포함한다.
일 실시예로, 상기 제1 보호 절연 패턴을 형성하는 것은: 상기 메모리 소자들 상에 제1 보호 절연막을 형성하고; 상기 제1 보호 절연막 상에 하부 몰드막을 형성하여, 상기 메모리 소자들 사이를 채우고; 그리고 상기 하부 몰드막에 노출된 상기 제1 보호 절연막을 제거하는 것을 포함할 수 있다.
일 실시예로, 상기 제2 보호 절연막은 상기 하부 몰드막 상으로 연장할 수 있다.
일 실시예로, 상기 오프닝을 형성하는 것은 상기 상부 몰드막 상에 하드 마스크 패턴을 형성하는 것을 포함하고, 상기 하드 마스크 패턴은 300℃ 이하의 온도에서 형성된 티타늄 질화막일 수 있다.
본 발명에 따르면, 저온 하드 마스크의 사용에 따른 비트 라인의 콘택 저항의 산포 불량을 줄여, 자기기억 장치의 신뢰성을 향상시킬 수 있다. 게다가, 비트 라인이 메모리 소자의 상부면과 직접 접촉됨으로써, 비트 라인과 메모리 소자 간의 저항을 최소화시킬 수 있다. 결과적으로, 우수한 신뢰성을 갖고 고집적화된 자기기억 소자를 구현할 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 장치의 블록도이다.
도 2는 본 발명의 실시예들에 따른 메모리 장치의 메모리 셀 어레이의 회로도이다.
도 3a 및 도 3b는 본 발명의 실시예들에 따른 자기터널접합을 설명하기 위한 도면들이다.
도 4는 본 발명의 개념에 의한 실시예들에 따른 메모리 장치를 나타내는 평면도이다.
도 5는 도 4의 I-I' 및 II-II'선에 따라 취해진 단면도이다.
도 6 내지 도 17은 본 발명의 실시예들에 따른 자기기억 장치의 제조 방법을 설명하기 위한 것으로, 도 4의 I-I' 및 II-II'선에 대응하는 단면도들이다.
도 18a 및 도 18b는 본 발명 개념에 따른 경우와 일반적인 기술에 의한 경우에서의 비트라인 그루브를 형성하는 것을 비교한 도면들이다.
19는 본 발명의 개념에 의한 실시예들에 따라 형성된 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 20은 본 발명의 개념에 의한 실시 예들에 따라 형성된 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 메모리 장치의 블록도이다.
도 1을 참조하면, 메모리장치는 메모리 셀 어레이(10), 행 디코더(20), 열 선택 회로(30), 읽기/쓰기 회로(40), 및 제어 로직(50)을 포함할 수 있다.
메모리 셀 어레이(10)는 복수 개의 워드 라인들 및 복수 개의 비트 라인들을 포함하며, 워드 라인들과 비트 라인들이 교차하는 지점들에 메모리 셀들이 연결될 수 있다. 메모리 셀 어레이(10)의 구성은 도 2를 참조하여 상세히 설명된다.
행 디코더(20)는 워드 라인들을 통해 메모리 셀 어레이(10)와 연결될 수 있다. 행 디코더(20)는 외부에서 입력된 어드레스를 디코딩하여 복수 개의 워드 라인들 중 하나를 선택할 수 있다.
열 선택 회로(30)는 비트 라인들을 통해 메모리 셀 어레이(10)와 연결되며, 외부에서 입력된 어드레스를 디코딩하여 복수 개의 비트 라인들 중 하나를 선택할 수 있다. 열 선택 회로(30)에서 선택된 비트 라인은 읽기/쓰기 회로(40)에 연결될 수 있다.
읽기/쓰기 회로(40)는 제어 로직(50)의 제어에 따라 선택된 메모리 셀을 액세스하기 위한 비트 라인 바이어스를 제공할 수 있다. 읽기/쓰기 회로(40)는 입력되는 데이터를 메모리 셀에 기입하거나 판독하기 위하여 선택된 비트 라인에 비트 라인 전압을 제공할 수 있다.
제어 로직(50)은 외부에서 제공된 명령(command) 신호에 따라, 반도체 메모리 장치를 제어하는 제어 신호들을 출력할 수 있다. 제어 로직(50)에서 출력된 제어 신호들은 읽기/쓰기 회로(40)를 제어할 수 있다.
도 2는 본 발명의 실시예들에 따른 메모리 장치의 메모리 셀 어레이의 회로도이다.
도 2를 참조하면, 메모리 셀 어레이(10)는 복수 개의 제1 도전 라인들, 제2 도전 라인들, 및 단위 메모리 셀들(MC)을 포함할 수 있다. 제1 도전 라인들은 워드 라인들(WL)일 수 있고, 제2 도전 라인들은 비트 라인들(BL)일 수 있다. 단위 메모리 셀들(MC)은 2차원적으로 또는 3차원적으로 배열될 수 있다. 단위 메모리 셀들(MC)은 서로 교차하는 워드 라인들(WL)과 비트 라인들(BL) 사이에 연결될 수 있다. 워드 라인들(WL)의 각각은 복수 개의 단위 메모리 셀들(MC)을 연결할 수 있다. 비트 라인들(BL)의 각각은 하나의 워드 라인(WL)에 의해 연결된 단위 메모리 셀들(MC)의 각각에 연결될 수 있다. 이에 따라, 하나의 워드 라인(WL)에 의해 연결된 단위 메모리 셀들(MC)의 각각은 비트 라인들(BL)의 각각에 의해, 도 1을 참조하여 설명한, 읽기/쓰기 회로(40)에 연결될 수 있다.
단위 메모리 셀들(MC)의 각각은 메모리 소자(ME) 및 선택 소자(SE)를 포함할 수 있다. 메모리 소자(ME)는 비트 라인(BL)과 선택 소자(SE) 사이에 연결될 수 있고, 선택 소자(SE)는 메모리 소자(ME)와 워드 라인(WL) 사이에 연결될 수 있다. 메모리 소자(ME)는 인가되는 전기적 펄스에 의해 두 가지 저항 상태로 스위칭될 수 있는 가변 저항 소자일 수 있다.
일 실시예에 따르면, 메모리 소자(ME)는 그것을 통과하는 전류에 의한 스핀 전달 과정을 이용하여 그것의 전기적 저항이 변화될 수 있는 박막 구조를 갖도록 형성될 수 있다. 메모리 소자(ME)는 자기-저항(magnetoresistance) 특성을 보이도록 구성되는 박막 구조를 가질 수 있으며, 적어도 하나의 강자성 물질들 및/또는 적어도 하나의 반강자성 물질들을 포함할 수 있다. 구체적으로, 메모리 소자(ME)는 자기터널접합(MJT)을 포함하는 자기기억 소자일 수 있다.
선택 소자(SE)는 메모리 소자(ME)를 지나는 전하의 흐름을 선택적으로 제어하도록 구성될 수 있다. 예를 들면, 선택 소자(SE)는 다이오드, 피엔피 바이폴라 트랜지스터, 엔피엔 바이폴라 트랜지스터, 엔모스 전계효과 트랜지스터 및 피모스 전계효과 트랜지스터 중의 하나일 수 있다. 선택 소자(SE)가 3단자 소자인 바이폴라 트랜지스터 또는 모스 전계효과 트랜지스터로 구성되는 경우, 추가적인 배선(미도시)이 선택 소자(SE)에 연결될 수 있다.
도 3a 및 도 3b는 본 발명의 실시예들에 따른 자기터널접합(MTJ)을 설명하기 위한 도면들이다. 도 5의 A부분의 확대도에 대응된다.
도 3a 및 도 3b를 참조하면, 자기터널접합(MJT)은 제1 자성층(MS1), 제2 자성층(MS2) 및 이들 사이의 터널 배리어(TBR)를 포함할 수 있다. 제1 및 제2 자성 층들(MS1, MS2)의 각각은 자성 물질로 형성될 수 있다.자기터널접합(MJT)은 하부 전극(BE)과 상부 전극(TE) 사이에 개재될 수 있다.
제1 자성층(MS1) 및 제2 자성층(MS2) 중의 하나의 자화 방향은, 통상적인 사용 환경 아래에서, 외부 자계(external magnetic field)에 상관없이 고정된다. 이하에서, 이러한 고정된 자화 방향을 갖는 자성층은 고정층(pinned layer: PNL)으로 정의된다. 제1 자성층(MS1) 또는 제2 자성층(MS2) 중 다른 하나의 자화 방향은 그것에 인가되는 외부 자계에 의해 스위치될 수 있다. 이하에서, 이러한 가변적인 자화 방향을 갖는 자성층은 자유층(free layer: FRL)으로 정의된다. 자기터널접합(MTJ)는 터널 배리어(TBR)에 의해 분리된 적어도 하나의 자유층(FRL) 및 적어도 하나의 고정층(PNL)을 구비할 수 있다.
자기터널접합(MTJ)의 전기적 저항은 자유층(FRL) 및 고정층(PNL)의 자화 방향들에 의존적일 수 있다. 일 예로, 자기터널접합(MTJ)의 전기적 저항은 자유층(FRL) 및 고정층(PNL)의 자화 방향들이 평행한 경우에 비해 이들이 반평행한(antiparallel) 경우에 훨씬 클 수 있다. 결과적으로, 자기터널접합(MTJ)의 전기적 저항은 자유층(FRL)의 자화 방향을 변경함으로써 조절될 수 있다. 이러한 전기적 저항의 차이를 이용하여, 메모리 소자(ME)는 논리 데이터를 저장할 수 있다. 자유층(FRL)의 자화방향은 프로그램 전류 내 전자들의 스핀 토크(spin torque)에 의하여 변경될 수 있다.
일 예로, 도 3a에 도시된 것처럼, 제1 및 제2 자성층들(MS1, MS2)의 각각은 기판(100)의 상면에 평행한 자화 방향을 가질 수 있다. 제1 자성층(MS1) 및 제2 자성층(MS2)은 각각 고정층(PNL) 및 자유층(FRL)일 수 있다. 이와는 달리, 제1 자성층(MS1) 및 제2 자성층(MS2)은 각각 자유층(FRL) 및 고정층(PNL)일 수 있다.
고정층(PNL) 및 자유층(FRL)은 강자성 물질을 포함할 수 있다. 고정층(PNL)은 고정층(PNL) 내 강자성 물질의 자화방향을 고정시키는(pinning) 반강자성 물질을 더 포함할 수 있다. 터널 배리어(TBR)는 마그네슘 산화물(magnesium oxide), 티타늄 산화물(titanium oxide), 알루미늄 산화물(aluminum oxide), 마그네슘-아연 산화물(magnesium-zinc oxide) 및 마그네슘-붕소 산화물(magnesium-boron oxide) 등에서 적어도 하나를 포함할 수 있다.
다른 예로, 도 3b에 도시된 것처럼, 제1 및 제2 자성층들(MS1, MS2) 각각은 기판(100)의 상면에 실질적으로 수직한 자화 방향을 가질 수 있다. 제1 자성층(MS1) 및 제2 자성층(MS2)는 각각 고정층(PNL) 및 자유층(FRL)일 수 있다. 이와는 달리, 제1 자성층(MS1) 및 제2 자성층(MS2)은 각각 자유층(FRL) 및 고정층(PNL)일 수 있다.
고정층(PNL) 및 자유층(FRL)은 수직 자성 물질(예를 들면, CoFeTb, CoFeGd, CoFeDy), L10 구조를 갖는 수직 자성 물질, 조밀육방격자(Hexagonal Close Packed Lattice) 구조의 CoPt, 및 수직 자성 구조체 중에서 적어도 하나를 포함할 수 있다. L10 구조를 갖는 수직 자성 물질은 L10 구조의 FePt, L10 구조의 FePd, L10 구조의 CoPd, 또는 L10 구조의 CoPt 등에서 적어도 하나를 포함할 수 있다. 수직 자성 구조체는 교대로 그리고 반복적으로 적층된 자성층들 및 비자성층들을 포함할 수 있다. 예를 들면, 수직 자성 구조체는 (Co/Pt)n, (CoFe/Pt)n, (CoFe/Pd)n, (Co/Pd)n, (Co/Ni)n, (CoNi/Pt)n, (CoCr/Pt)n 또는 (CoCr/Pd)n (n은 적층 횟수) 등에서 적어도 하나를 포함할 수 있다. 여기서, 고정층(PNL)은 자유층(FRL)에 비하여 두꺼울 수 있으며, 및/또는 고정층(PNL)의 보자력이 자유층(FRL)의 보자력 보다 클 수 있다. 터널 배리어(TBR)는 예를 들면, 마그네슘 산화물(magnesium oxide), 티타늄 산화물(titanium oxide), 알루미늄 산화물(aluminum oxide), 마그네슘-아연 산화물(magnesium-zinc oxide) 및 마그네슘-붕소 산화물(magnesium-boron oxide) 등에서 적어도 하나를 포함할 수 있다.
도 4는 본 발명의 개념에 의한 실시예들에 따른 메모리 장치를 나타내는 평면도이고, 도 5는 도 4의 I-I' 및 II-II'선에 따라 취해진 단면도이다.
도 4 및 도 5를 참조하면, 반도체 기판(100)은 실리콘 기판, 게르마늄 기판, 및/또는 실리콘-게르마늄 기판일 수 있다. 반도체 기판(100)은 제1 도전형을 가질 수 있다. 소자분리 패턴들(101)이 반도체 기판(100)에 형성될 수 있다. 소자분리 패턴들(101)은 활성 라인 패턴들(ALP)을 정의할 수 있다. 도 3a에 도시된 바와 같이, 평면적 관점에서 활성 라인 패턴들(ALP)은 제1 방향(D1)으로 나란히 연장되고, 라인 형상을 가질 수 있다. 소자분리 패턴들(101) 및 활성 라인 패턴들(ALP)은 제1 방향(D1)에 수직한 제2 방향(D2)으로 교대로 배열될 수 있다. 활성 라인 패턴들(ALP)은 제1 도전형의 도펀트로 도핑될 수 있다.
격리 리세스 영역들(104)이 활성 라인 패턴들(ALP) 및 소자분리 패턴들(101)을 가로지를 수 있다. 평면적 관점에서 격리 리세스 영역들(104)은 제2 방향(D2)으로 나란히 연장된 그루브 형태들을 가질 수 있다. 격리 리세스 영역들(104)은 활성 라인 패턴들(ALP)을 활성 패턴들(CA)로 분할시킬 수 있다. 활성 패턴들(CA)의 각각은 서로 인접한 한 쌍의 격리 리세스 영역들(104) 사이에 위치한 활성 라인 패턴(ALP)의 일부분일 수 있다. 즉, 활성 패턴들(CA)의 각각은 서로 인접한 한 쌍의 소자 분리 패턴들(101) 및 서로 인접한 한 쌍의 격리 리세스 영역들(104)에 의해 정의될 수 있다. 평면적 관점에서, 활성 패턴들(CA)은 제1 방향 및 제2 방향의 매트릭스로 배열될 수 있다.
적어도 하나의 게이트 리세스 영역(103)이 제2 방향을 따라 배열된 활성 패턴들(CA)을 가로지를 수 있다. 게이트 리세스 영역(103)은 격리 리세스 영역들(104)과 평행하게 연장된 그루브 형태를 가질 수 있다. 일 실시예에서, 한 쌍의 게이트 리세스 영역들(103)이 활성 패턴들(CA)의 각각을 가로지를 수 있다. 이 경우, 한 쌍의 셀 트랜지스터들이 활성 패턴들(CA)의 각각에 형성될 수 있다.
게이트 리세스 영역들(103)의 깊이는 격리 리세스 영역들(104)의 깊이와 실질적으로 동일할 수 있다. 게이트 리세스 영역들(103)의 폭은 격리 리세스 영역들(104)의 폭과 같거나 다를 수 있다. 게이트 및 격리 리세스 영역들(103, 104)의 각각의 깊이는 소자분리 패턴들(101)의 하부면의 깊이 보다 작을 수 있다.
게이트 전극(CG)이 각 게이트 리세스 영역(103) 내에 배치될 수 있다. 게이트 유전막(105)이 게이트 전극(CG)과 각 게이트 리세스 영역(103)의 내면 사이에 각각 배치될 수 있다. 게이트 리세스 영역들(103)의 형태에 기인하여, 게이트 전극(CG)은 제2 방향(D2)으로 연장된 라인 형태를 가질 수 있다. 셀 트랜지스터는 게이트 전극(CG), 및 게이트 리세스 영역(103)에 의하여 리세스된 채널 영역을 포함할 수 있다.
격리 게이트 전극(IG, isolation gate electrode)이 각 격리 리세스 영역(104) 내에 배치될 수 있다. 격리 게이트 유전막(106)이 격리 게이트 전극(IG)과 각 격리 리세스 영역(104)의 내면 사이에 배치될 수 있다. 격리 게이트 전극(IG)은 제2 방향(D2)으로 연장된 라인 형태를 가질 수 있다.
게이트 마스크 패턴(108)이 셀 및 격리 게이트 전극들(CG, IG)의 위에 배치될 수 있다. 셀 및 격리 게이트 전극들(CG, IG)의 각각의 상부면은 셀 및 격리 리세스 영역들(103, 104)의 각각의 상부면 보다 낮을 수 있다. 게이트 마스크 패턴(108)은 셀 및 격리 리세스 영역들(103, 104) 내에 배치될 수 있다. 게이트 마스크 패턴(108)의 상부면은 반도체 기판(100)의 상부면과 실질적으로 공면을 이룰 수 있다.
자기기억 장치의 동작 시에, 격리 전압이 격리 게이트 전극들(IG)에 인가될 수 있다. 격리 전압은 격리 리세스 영역들(104)의 아래에 채널이 형성되는 것을 방지할 수 있다. 즉, 격리 전압에 의하여 격리 게이트 전극들(IG) 아래의 격리 채널 영역들이 턴-오프(turn-off) 된다. 이로 인하여, 각 활성 라인 패턴(ALP)으로부터 분할된 활성 패턴들(CA)은 서로 전기적으로 격리될 수 있다. 예컨대, 활성 라인 패턴들(ALP)이 P형 도펀트로 도핑된 경우, 격리 전압은 접지 전압 또는 음의 전압일 수 있다.
예컨대, 셀 게이트 전극(CG)은 도펀트로 도핑된 반도체 물질(예를 들면, 도핑된 실리콘 등), 금속(예를 들면, 텅스텐, 알루미늄, 티타늄 및/또는 탄탈륨), 도전성 금속 질화물(예를 들면, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물) 및 금속-반도체 화합물(예를 들면, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다. 일 실시예에서, 격리 게이트 전극(IG)은 셀 게이트 전극(CG)과 동일한 물질로 형성될 수 있다. 셀 게이트 유전막(105) 및 격리 게이트 유전막(106)은 예를 들면, 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 및/또는 고유전물(예를 들면, 하프늄 산화물, 알루미늄 산화물 등과 같은 절연성 금속 산화물)을 포함할 수 있다. 게이트 마스크 패턴(108)은 예를 들면, 실리콘 산화물, 실리콘 질화물) 및/또는 실리콘 산화질화물을 포함할 수 있다.
제1 도핑 영역(111)이 서로 인접한 셀 게이트 전극들(CG) 사이의 활성 패턴들(CA) 내에 배치될 수 있다. 제2 도핑 영역(112)이 셀 게이트 전극들(CG)과 격리 게이트 전극들(IG) 사이의 활성 패턴들(CA) 내에 배치될 수 있다. 일 실시예에 따르면, 제1 도핑 영역(111)은 활성 패턴들(CA)의 중앙에 배치될 수 있으며, 한 쌍의 상기 제2 도핑 영역들(112)이 활성 패턴들(CA)의 가장자리들 내에 각각 배치될 수 있다. 이로써, 각 활성 패턴(CA)에 형성된 한 쌍의 셀 트랜지스터들은 제1 도핑 영역(111)을 공유할 수 있다. 제1 및 제2 도핑 영역들(111, 112)은 셀 트랜지스터의 소오스/드레인 영역들에 해당한다. 제1 및 제2 도핑 영역들(111, 112)은 제1 도전형과 다른 상기 제2 도전형의 도펀트들로 도핑될 수 있다. 제1 도전형의 도펀트 및 제2 도전형의 도펀트 중에 하나는 N형 도펀트이고, 다른 하나는 P형 도펀트일 수 있다. 이러한 셀 트랜지스터는 도 2의 선택 소자(SE)로 기능할 수 있다.
계속해서, 제1 층간 절연막(120)이 반도체 기판(100) 상에 배치될 수 있다. 소스 라인들(SL)이 제1 층간 절연막(120) 내에 형성된 소스 그루브들을 각각 채울 수 있다. 소스 라인들(SL)은 제2 방향(D2)으로 나란히 연장될 수 있다. 각 소스 라인(SL)은 도펀트로 도핑된 반도체 물질(예를 들면, 도핑된 실리콘 등), 금속(예를 들면, 텅스텐, 알루미늄, 티타늄 및/또는 탄탈륨), 도전성 금속 질화물(예를 들면, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물) 및 금속-반도체 화합물(예를 들면, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다. 각 소스 라인(SL)은 제2 방향(D2)을 따라 배열된 제1 도핑 영역들(111)을 공통으로 전기적으로 접속할 수 있다. 나아가, 제1 콘택 플러그들(122)이 제1 층간 절연막(120) 내의 제1 콘택 홀들 내에 배치되어, 제2 도핑 영역들(112)에 각각 접속할 수 있다. 제1 콘택 플러그들(122)은 소스 라인들(SL)과 동일한 도전 물질로 형성될 수 있다. 소스 라인들(SL) 및 제1 콘택 플러그들(122)의 상부면은 제1 층간 절연막(120)의 상부면과 실질적으로 공면을 이룰 수 있다.
캐핑 절연막(124)이 제1 층간 절연막(120) 상에 배치될 수 있다. 캐핑 절연막(124)은 소스 라인들(SL)의 상부면들을 덮을 수 있다. 소스 라인들(SL)이 금속을 포함하는 경우, 캐핑 절연막(124)은 소스 라인들(SL) 내의 금속 원자들이 제2 층간 절연막(130)으로 확산되는 것을 방지하는 절연 물질로 형성될 수 있다. 게다가, 캐핑 절연막(124)은 제1 층간 절연막(120)에 대하여 식각 선택성을 갖는 절연 물질로 형성될 수 있다. 예컨대, 제1 층간 절연막(120)은 예를 들면, 실리콘 산화물로 형성될 수 있으며, 캐핑 절연막(124)은 예를 들면, 실리콘 질화물 및/또는 실리콘 산화질화물로 형성될 수 있다.
제2 층간 절연막(130)이 캐핑 절연막(124) 상에 배치될 수 있다. 제2 층간 절연막(130)은 예를 들면, 실리콘 산화물로 형성될 수 있다.
제2 콘택 플러그들(132)이 제2 층간 절연막(130), 및 캐핑 절연막(124)을 연속적으로 관통할 수 있다. 제2 콘택 플러그들(132)은 제1 콘택 플러그들(122)을 통하여 제2 도핑 영역들(112)에 각각 전기적으로 접속될 수 있다. 일 실시예에서, 오믹 패턴(미도시함)이 제2 콘택 플러그들(132)과 제1 콘택 플러그들(122) 사이, 제1 콘택 플러그들(122)과 제2 도핑 영역들(112) 사이, 및 소스 라인들(SL)과 제1 도핑 영역들(111) 사이에 배치될 수 있다. 오믹 패턴은 금속-반도체 화합물(예를 들면, 코발트 실리사이드 또는 티타늄 실리사이드와 같은 금속 실리사이드)를 포함할 수 있다.
메모리 소자들(ME)이 제2 층간 절연막(130) 상에 배치될 수 있다. 메모리 소자들(ME) 각각은 하부 전극(BE), 자기터널접합(MTJ), 및 상부 전극(TE)을 포함할 수 있다. 자기터널접합(MTJ)은 제1 자성층(MS1), 제2 자성층(MS2) 및 이들 사이의 터널 배리어(TBR)을 포함할 수 있다. 이러한 메모리 소자들(ME)은 도 3a 및 도 3b를 참조하여 예를 들어 설명된 구조를 가질 수 있다. 메모리 소자들(ME)은 제2 콘택 플러그들(132)에 각각 접속될 수 있다. 메모리 소자들(ME)은 제2 콘택 플러그들(132) 및 제1 콘택 플러그들(122)을 통하여 제2 도핑 영역들(112)에 각각 전기적으로 접속될 수 있다. 도 4에 도시된 바와 같이, 메모리 소자들(ME)은 평면적 관점에서 행들 및 열들을 따라 2차원적으로 배열될 수 있다. 메모리 소자들(ME) 각각은 수직적 관점에서 경사진 측면 프로파일을 가질 수 있다.
보호 절연 패턴(140)이 메모리 소자들(ME) 상에 제공된다. 보호 절연 패턴(140)은 제1 보호 절연 패턴(142) 및 제2 보호 절연 패턴(144)을 포함할 수 있다. 보호 절연 패턴(140)은 메모리 소자들(ME)의 적어도 측벽들을 보호할 수 있다. 제1 보호 절연 패턴(142)은 메모리 소자들(ME) 각각의 측면의 하부를 덮고, 메모리 소자들(ME) 각각의 측면의 상부를 노출할 수 있다. 보다 구체적으로, 제1 보호 절연 패턴(142)은 자기 터널 접합(MTJ)를 완전하게 덮고, 상부 전극(TE)의 측면의 하부를 덮을 수 있다. 제1 보호 절연 패턴(142)은 예를 들면, 실리콘 질화물 및/또는 실리콘 산화질화물을 포함할 수 있다.
하부 몰드막(152)이 제1 보호 절연 패턴(142) 상에 제공될 수 있다. 구체적으로, 하부 몰드막(152)은 메모리 소자들(ME) 사이의 공간을 채울 수 있다. 다르게 표현하면, 메모리 소자들(ME)이 하부 몰드막(152) 내에 배치된다. 제1 보호 절연 패턴(142)은 메모리 소자들(ME)과 하부 몰드막(152) 사이에 배치된다. 하부 몰드막(152)은 메모리 소자들(ME) 각각의 측면의 상부 및 메모리 소자들(ME) 각각의 상부면을 노출할 수 있다. 하부 몰드막(152)은 예를 들면, 실리콘 산화물로 형성될 수 있다.
제2 보호 절연 패턴(144)이 하부 몰드막(152)의 상부면 상에 제공될 수 있다. 제2 보호 절연 패턴(144)은 메모리 소자들(ME) 각각의 측면의 상부를 덮고, 제1 보호 절연 패턴(142)의 상부와 접촉할 수 있다. 제2 보호 절연 패턴(144)은 자기 터널 접합(MTJ)과 이격되고, 상부 전극(TE)의 측면을 덮는다. 제2 보호 절연 패턴(144)은 제1 보호 절연 패턴(142)과 다른 물질로 형성된다. 제2 보호 절연 패턴(144)은 제1 보호 절연 패턴(142)과 다른 식각 선택비를 갖는다. 제2 보호 절연 패턴(144)은 예를 들면, 금속 산화물을 포함할 수 있다. 구체적으로, 제2 보호 절연 패턴(144)은 예를 들면, 알루미늄 산화물, 티타늄 산화물 또는 탄탈륨 산화물을 포함할 수 있다.
상부 몰드막(154)이 제2 보호 절연막(144) 상에 제공될 수 있다. 제2 보호 절연막(144)은 하부 몰드막(152)과 상부 몰드막(154) 사이에 배치된다. 상부 몰드막(154)은 하부 몰드막(152)과 동일한 물질을 포함할 수 있다.
비트라인 그루브(155)가 상부 몰드막(154) 및 제2 보호 절연막(144)을 연속적으로 관통할 수 있다. 구체적으로, 비트라인 그루브(155)는 제1 방향(D1)으로 연장된다. 비트라인 그루브(155)는 제1 방향(D1)으로 배열된 복수의 메모리 소자들(ME)의 상부면들을 노출시킬 수 있다. 비트라인 그루브(155)는 활성 라인 패턴들(ALP)과 중첩될 수 있다. 따라서, 복수의 비트라인 그루브들(155)이 제2 방향으로 서로 이격되어 배치될 수 있다.
비트 라인(BL)이 비트라인 그루브(155) 내에 배치될 수 있다. 비트 라인(BL)은 복수개의 메모리 소자들(ME)의 상부면들과 직접 공통으로 접촉된다. 즉, 비트 라인(BL)과 메모리 소자들(ME) 사이에 콘택 플러그가 존재하지 않는다. 이로써, 제조 공정을 단순화시킬 수 있으며, 비트 라인(BL)과 메모리 소자들(ME) 사이의 콘택 저항을 감소시킬 수 있다. 나아가, 비트 라인(BL)과 메모리 소자들(ME) 사이의 콘택 저항의 산포가 감소될 수 있다. 비트 라인(BL)은 제1 보호 절연 패턴(142)과 이격되어 접촉하지 않는다. 제2 보호 절연 패턴(144)이 비트 라인(BL)과 제1 보호 절연 패턴(142) 사이에 제공된다.
도 6 내지 도 17은 본 발명의 실시예들에 따른 메모리 장치의 제조 방법을 설명하기 위한 것으로, 도 4의 I-I' 및 II-II'선에 대응하는 단면도들이다.
도 4 및 도 6을 참조하면, 반도체 기판(100)을 준비한다. 반도체 기판(100)은 실리콘 기판, 게르마늄 기판, 및/또는 실리콘-게르마늄 기판일 수 있다. 반도체 기판(100)은 제1 도전형을 가질 수 있다.
반도체 기판(100)에 소자분리 패턴들(101)을 형성하여, 활성 라인 패턴들(ALP)을 정의할 수 있다. 활성 라인 패턴들(ALP)은 도 4의 제1 방향(D1)을 따라 나란히 연장될 수 있다. 소자분리 패턴들(101)은 샐로우 트렌치 소자분리(STI)로 형성될 수 있다.
셀 영역(10) 내의 활성 라인 패턴들(ALP) 및 소자분리 패턴들(101)을 패터닝하여, 도 4의 제2 방향(D2)으로 나란히 연장된 게이트 리세스 영역들(103) 및 격리 리세스 영역들(104)을 형성할 수 있다. 격리 리세스 영역들(104)은 활성 라인 패턴(ALP)의 각각을 복수의 활성 패턴들(CA)로 분할할 수 있다. 게이트 리세스 영역들(103)은 셀 활성 패턴들(CA)을 가로지른다. 게이트 및 격리 리세스 영역들(103, 104)의 각각의 깊이는 소자분리 패턴들(101)의 하부면의 깊이 보다 작을 수 있다.
셀 게이트 유전막(105)이 각 게이트 리세스 영역(103)의 내면 상에 실질적으로 균일한 두께를 갖도록 형성될 수 있다. 격리 게이트 유전막(106)이 각 격리 리세스 영역(104)의 내면 상에 실질적으로 균일한 두께를 갖도록 형성될 수 있다. 일 실시예에서, 셀 및 격리 게이트 유전막들(105, 106)은 동시에 형성될 수 있다. 셀 및 격리 게이트 유전막들(105, 106)은 반도체 기판(100)을 열산화하여 형성된 실리콘 산화막일 수 있다. 이와는 달리, 셀 및 격리 게이트 유전막들(105, 106)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 및/또는 고유전물(예를 들면, 하프늄 산화물, 또는 알루미늄 산화물과 같은 절연성 금속 산화물)을 포함할 수 있다.
이어서, 제1 도전막이 리세스 영역들(103, 104)을 채우도록 형성될 수 있다. 제1 도전막은 도펀트로 도핑된 반도체 물질(예를 들면, 도핑된 실리콘 등), 금속(예를 들면, 텅스텐, 알루미늄, 티타늄 및/또는 탄탈륨), 도전성 금속 질화물(예를 들면, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물) 및 금속-반도체 화합물(예를 들면, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다. 제1 도전막을 식각하여, 각 게이트 리세스 영역(103) 내의 셀 게이트 전극(CG) 및 각 격리 리세스 영역(104) 내의 격리 게이트 전극(IG)을 형성할 수 있다. 셀 게이트 전극(CG) 및 격리 게이트 전극(IG)의 상부면들은 반도체 기판(100)의 상부면 보다 낮게 리세스될 수 있다.
게이트 마스크 패턴(108)이 셀 및 격리 게이트 전극들(CG, IG) 위의 리세스 영역들(103, 104)을 채우도록 형성될 수 있다. 게이트 마스크 패턴(108)은 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 산화질화물을 포함할 수 있다.
제1 도전형과 다른 제2 도전형의 도펀트들이 셀 게이트 전극(CG) 양측의 셀 활성 패턴들(CA) 내에 주입되어, 제1 도핑 영역(111) 및 제2 도핑 영역(112)이 형성될 수 있다. 제1 및 제2 도핑 영역들(111, 112)의 하부면들은 셀 게이트 전극(CG)의 하단 보다 높은 레벨에 위치할 수 있다.
도 4 및 도 7을 참조하면, 반도체 기판(100) 상에 제1 층간 절연막(120)을 형성할 수 있다. 제1 층간 절연막(120)은 실리콘 산화물로 형성될 수 있다. 제1 층간 절연막(120)을 패터닝하여 셀 홀 및 소스 그루브를 형성할 수 있다.
제2 도전막이 셀 홀 및 소스 그루브를 채우도록 형성될 수 있다. 제2 도전막은 도펀트로 도핑된 반도체 물질(예를 들면, 도핑된 실리콘 등), 금속(예를 들면, 텅스텐, 알루미늄, 티타늄 및/또는 탄탈륨), 도전성 금속 질화물(예를 들면, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물) 및 금속-반도체 화합물(예를 들면, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다. 제2 도전막은 제2 층간 절연막(120)이 노출될 때까지 평탄화되어, 셀 홀 내의 제1 콘택 플러그들(122) 및 소스 그루브 내의 소스 라인들(SL)을 형성할 수 있다. 제1 콘택 플러그들(122)은 제2 도핑 영역(112)에 접속될 수 있으며, 소스 라인들(SL)은 제1 도핑 영역(111)에 접속될 수 있다. 일 실시예에서, 오믹 패턴(미도시함)이 소스 라인들(SL)과 제1 도핑 영역(111) 사이, 및 제1 콘택 플러그(122)와 제2 도핑 영역(112) 사이에 배치될 수 있다. 오믹 패턴은 금속-반도체 화합물(예를 들면, 코발트 실리사이드 또는 티타늄 실리사이드와 같은 금속 실리사이드)를 포함할 수 있다.
이어서, 캐핑 절연막(124)이 제1 층간 절연막(120), 제1 콘택 플러그들(122), 및 소스 라인들(SL) 상에 형성될 수 있다. 캐핑 절연막(124)은 실리콘 질화물 및/또는 실리콘 산화질화물로 형성될 수 있다.
도 4 및 도 8을 참조하면, 캐핑 절연막(124) 상에 제2 층간 절연막(130)을 형성할 수 있다. 제2 층간 절연막(130)은 실리콘 산화물로 형성될 수 있다. 제2 콘택 플러그들(132)이 제2 층간 절연막(130) 및 캐핑 절연막(124)을 연속적으로 관통하도록 형성될 수 있다. 제2 콘택 플러그들(132)은 제1 콘택 플러그들(122)과 유사한 방법으로 형성되고, 동일한 물질로 형성될 수 있다. 제2 콘택 플러그들(132)은 제1 콘택 플러그들(122)에 각각 접속하여, 제2 도핑 영역들(112)에 전기적으로 연결될 수 있다. 일 실시예에서, 오믹 패턴(미도시함)이 제2 콘택 플러그들(132)과 제1 콘택 플러그들(122) 사이에 배치될 수 있다. 오믹 패턴은 금속-반도체 화합물(예를 들면, 코발트 실리사이드 또는 티타늄 실리사이드와 같은 금속 실리사이드)를 포함할 수 있다.
도 4 및 도 9를 참조하면, 제2 층간 절연막(130) 상에 정보 저장막을 형성할 수 있다. 일 실시에에서, 정보 저장막은 차례로 적층된 하부 전극막, 자기터널 접합막 및 상부 전극막을 포함할 수 있다.
정보 저장막을 패터닝하여, 메모리 소자들(ME)을 형성할 수 있다. 메모리 소자들(ME)은 제2 콘택 플러그들(132)에 각각 접속될 수 있다. 메모리 소자들(ME) 각각은 하부 전극(BE), 자기터널접합(MTJ), 및 상부 전극(TE)을 포함할 수 있다. 자기터널접합(MTJ)은 제1 자성층(MS1), 제2 자성층(MS2), 및 이들 사이의 터널 배리어(TBR)을 포함할 수 있다. 메모리 소자들(ME)은 도 3a 또는 도 3b와 같이 구현될 수 있다. 메모리 소자들(ME) 각각은 수직적 관점에서 경사진 측면 프로파일을 가질 수 있다. 정보 저장막을 패터닝할 때, 과식각에 의하여 제2 층간 절연막(130)이 리세스될 수 있다.
도 4 및 도 10을 참조하면, 이어서, 제1 보호 절연막(141)이 반도체 기판(100)의 전면 상에 콘포말하게 형성될 수 있다. 제1 보호 절연막(141)은 화학 기상 증착 공정 및/또는 원자층 증착 공정으로 형성될 수 있다. 제1 보호 절연막(141)의 형성온도는 대략 300℃ 이하일 수 있다. 제1 보호 절연막(141)이 300℃이상의 온도에서 형성되면, 자기터널접합(MTJ)의 손상이 발생할 수 있다. 제1 보호 절연막(141)은 실리콘 질화물 및/또는 실리콘 산화질화물을 포함할 수 있다.
도 4 및 도 11을 참조하여, 하부 몰드막(152)이 제1 보호 절연막(141) 상에 제공될 수 있다. 구체적으로, 하부 몰드막(152)은 메모리 소자들(ME) 사이의 공간을 채울 수 있다. 하부 몰드막(152)은 제1 보호 절연막(141)과 식각 선택비를 가질 수 있다. 예를 들면, 하부 몰드막(152)은 실리콘 산화물로 형성될 수 있다. 하부 몰드막(152)은 리세스되어, 메모리 소자들(ME)의 상부면들 상의 제1 보호 절연막(141)을 노출할 수 있다. 하부 몰드막(152)은 메모리 소자들(ME)의 측면들의 상부 상의 제1 보호 절연막(141)을 추가로 노출할 수 있다.
도 4 및 도 12를 참조하여, 하부 몰드막(152)에 노출된 제1 보호 절연막(141)을 제거하여, 메모리 소자들(ME)의 상부면들 및 메모리 소자들(ME)의 측면들의 상부를 노출하는 제1 보호 절연 패턴(142)을 형성한다. 제1 보호 절연막(141)을 제거하는 것은 하부 몰드막(152)에 비하여 제1 보호 절연막(141)을 선택적으로 식각하는 식각 용액(예를 들어, 인산)을 사용하여 수행될 수 있다.
도 4 및 도 13을 참조하여, 제2 보호 절연막(143)이 형성되어, 하부 몰드막(152) 및 메모리 소자들(ME)의 상부면들을 덮을 수 있다. 제2 보호 절연막(143)은 메모리 소자들(ME)의 측면들의 상부를 덮고, 제1 보호 절연 패턴(142)의 상부와 접촉할 수 있다. 제2 보호 절연막(143)은 자기터널접합(MTJ)과 접촉하지 않는다. 제2 보호 절연막(143)은 제1 보호 절연막(142)과 다른 물질로 형성된다. 제2 보호 절연막(143)은 제1 보호 절연막(142)과 다른 식각 선택비를 갖는다. 제2 보호 절연막(143)은 예를 들면, 금속 산화물을 포함할 수 있다. 구체적으로, 제2 보호 절연막(143)은 예를 들면, 알루미늄 산화물, 티타늄 산화물 또는 탄탈륨 산화물을 포함할 수 있다.
도 4 및 도 14를 참조하여, 상부 몰드막(154)이 제2 보호 절연막(143) 상에 형성된다. 상부 몰드막(154)은 하부 몰드막(152)과 동일한 물질일 수 있다. 하드 마스크 패턴(156)이 상부 몰드막(154) 상에 형성된다. 하드 마스크 패턴(156)은 티타늄 질화막으로 형성될 수 있다. 아래의 자기터널접합(MTJ)의 열화를 방지하기 위하여, 하드 마스크 패턴(156)은 낮은 온도(예를 들면, 대략 300℃ 이하)에서 형성되어야 한다. 하드 마스크 패턴(156)을 위한 티타늄 질화막은 예를 들면, 스퍼터링 방법으로 형성될 수 있다.
도 4 및 도 15를 참조하여, 하드 마스크 패턴(156)을 마스크로 사용하여 상부 몰드막(154)을 식각하여, 상부 몰드막(154) 내에 비트라인 그루브(155)를 형성할 수 있다. 비트라인 그루브(155)는 제2 보호 절연막(143)을 노출할 수 있다. 비트라인 그루브(155)는 제1 방향(D1)으로 연장된다. 상부 몰드막(154)을 식각하는 것은 건식 식각 공정을 사용하여 수행될 수 있다. 이러한 건식 식각 공정 동안, 하드 마스크 패턴(156)을 위한 티타늄 질화막이 식각될 수 있다. 하드 마스크 패턴(156)이 저온 티타늄 질화막으로 구성되어, 고온 티타늄 질화막에 비하여 단단하지 않아, 건식 식각 공정에서 더 잘 식각될 수 있기 때문이다.
나아가, 일반적인 기술에 따르면, 도 16에 도시된 것과 같이, 본 발명의 개념에 따른 제2 보호 절연막(143) 없이, 제1 보호 절연막(141) 만이 메모리 소자(ME)를 덮는다. 제1 보호 절연막(141)은 실리콘 질화막 또는 실리콘 산화질화막으로 구성되어 있으므로, 건식 식각 공정의 EPD(end point detection)로 질소 신호를 일반적으로 사용한다. 저온 티타늄 질화막으로 구성된 하드 마스크 패턴(156)의 식각으로 발생하는 질소 신호는 정확한 EPD의 획득을 방해할 수 있다. 제1 보호 절연막(141)뿐만 아니라 하드 마스크 패턴(156)도 질소 신호를 방출하기 때문이다. 이에 따라, 도 16에 도시된 바와 같이, 웨이퍼 내의 식각량 산포를 제어하지 못할 수 있다. 부분적으로 낫오픈(not open) 또는 과식각(over etch)이 발생할 수 있다. (상세한 설명은 도 18a 및 도 18b를 참조하여 후술한다.)
다시 도 15를 참조하여, 본 발명의 개념에 따른 제2 보호 절연막(143)은, 건식 식각 공정 동안, 질소 신호를 발생하지 않는다. 제2 보호 절연막(143)은 제1 보호 절연막(141)과 달리 질소를 함유하지 않기 때문이다. 때문에, 하드 마스크 패턴(156)으로 저온 티타늄 질화막을 사용하더라도 EPD 획득의 문제가 발생하지 않는다. 게다가, 제2 보호 절연막(143)은 제1 보호 절연막(141)보다 상부 몰드막(154)과 식각 선택비가 크다. (제2 보호 절연막(143)과 상부 몰드막(154)은 대략 10:1 이상의 식각 선택비를 갖는다) 때문에, 웨이퍼 내의 식각량 산포를 제어하기 위하여 상부 몰드막(154)이 과다하게 식각되더라도, 제2 보호 절연막(143)의 과식각(over etch)이 발생하지 않을 수 있다.
도 4 및 도 17을 참조하여, 비트라인 그루브(155)에 노출된 제2 보호 절연막(143)을 선택적으로 제거하여, 메모리 소자들(ME)의 상부면들을 노출한다. 비트라인 그루브(155)는 제1 방향(D1)으로 배열된 복수의 메모리 소자들(ME)의 상부면들을 노출시킬 수 있다. 이를 위하여, 예를 들어 HF 및 NH4F를 포함하는 습식 식각용액(LAL)이 사용될 수 있다.
이어서, 도 4 및 도 5를 재차 참조하여, 비트라인 그루브(155)를 채우는 제3 도전막을 형성한다. 제3 도전막을 제2 몰드막(154)이 노출될 때까지 평탄화시켜, 비트 라인(BL)을 형성할 수 있다. 이때, 하드 마스크 패턴(156)이 제거될 수 있다. 비트 라인(BL)은 금속을 포함한다. 예컨대, 비트 라인(BL)은 알루미늄 또는 구리를 포함할 수 있다. 특히, 비트 라인(BL)은 구리를 포함할 수 있다. 비트 라인(BL)은 도금 공정으로 형성될 수 있다. 도금 공정을 위하여 비트라인 그루브(155) 내에 시드막이 추가적으로 콘포말하게 형성될 수 있다. 비트 라인(BL)이 구리를 포함함으로써, 비트 라인(BL)의 형성 공정의 온도를 낮출 수 있다. 그 결과, 자기터널 접합(MTJ)을 포함하는 메모리 소자(ME)의 신뢰성 저하를 줄일 수 있다. 비트 라인(BL)은 배리어 금속 및/또는 점착 금속 등을 더 포함할 수 있다.
일반적인 기술은 메모리 소자들(ME)과 비트 라인(BL)의 연결을 위하여 콘택 플러그들을 사용한다. 자기기억 장치의 고집적화로 인하여 폭이 좁은 콘택 플러그들 내에 구리 도금을 위한 구리 시드막을 형성하기 어렵다. 본 발명의 개념에 따라 비트라인 그루브(155) 내에 구리 시드막을 형성하는 것은 보다 용이하다. 때문에, 고집적화에 최적화된 자기기억 장치가 구현될 수 있다.
도 18a 및 도 18b는 일반적인 기술에 따라 제2 보호 절연막을 사용하지 않은 경우와, 본 발명의 개념에 따른 제2 보호 절연막을 사용한 경우를 비교한 도면들로, 전술한 건식 식각 공정을 보다 자세하게 설명한다.
도 18a 및 도 18b를 참조하여, 도 14의 하드 마스크 패턴(156)의 형성 공정에서 부분적으로 오정열(miss alignment)이 발생할 수 있다. 게다가, 도 16의 건식 식각 공정에서 식각량의 산포가 발생할 수 있다. 도 18a에서, (a)는 낫 오픈(not open)이 발생한 것이고, (b)는 약간의 과식각이 발생한 것이고, (c)는 큰 과식각이 발생한 것이다. 도 18a의 경우, 이와 같이 오정열 및 과식각이 발생하면, 도 16의 건식 식각 공정에서 제1 보호 절연막(141)뿐만 아니라 메모리 소자(ME)의 상부전극(TE) 및 자기터널접합(MTJ)까지 손상될 수 있다. 이러한 손상이 발생한 경우, 비트라인 그루브(155) 내에 비트 라인(BL)이 형성되면, 메모리 소자(ME)의 단락(예를 들면, 자유층-고정층 간의 단락)이 발생한다. 이러란 과식각의 문제는 콘택 플러그들을 사용하여 메모리 소자들(ME)을 비트 라인(BL)에 연결하는 일반적인 기술에 비하여, 본 발명과 같은 비트라인 그루브(155) 내에 비트 라인(BL)을 형성하는 기술에서 더욱 심각할 수 있다. 오정열에 의하여 노출되는 메모리 소자들(ME)의 측면들의 면적이 더 넓기 때문이다.
이와는 달리, 본 발명의 개념에 따른 도 18b의 경우, 이와 같은 오정열이 발생하더라도, 도 16의 건식 식각 공정에서 제2 보호 절연막(143)의 과식각이 제어되어 메모리 소자(ME)의 손상을 보호할 수 있다. 이에 따라, 결과적으로, 우수한 신뢰성을 갖는 자기기억 장치가 구현될 수 있다. 도 18b에서의 (a), (b) 및 (c)는 각각 도 18a에 대응한다.
도 19는 본 발명의 개념에 의한 실시예들에 따라 형성된 메모리 장치를 포함하는 전자 시스템의 일 예를 나타내는 개략 블록도이다.
도 19를 참조하면, 본 발명의 실시예들에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다. 기억 장치(1130)는 본 발명의 실시예들에 따른 메모리 장치를 포함할 수 있다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 20은 본 발명의 개념에 의한 실시 예들에 따라 형성된 메모리 장치를 구비하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 20을 참조하면, 상기 메모리 시스템(1200)은 기억 장치(1210)를 포함한다. 상기 기억 장치(1210)는 전술한 실시예들에 개시된 메모리 장치를 포함할 수 있다. 또한, 상기 기억 장치(1210)는 다른 형태의 반도체 메모리 장치(예를 들면, 디램 장치 및/또는 에스램 장치 등)를 더 포함할 수 있다. 상기 메모리 카드(1200)는 호스트(Host)와 상기 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다. 상기 기억장치(1210) 및/또는 상기 컨트롤러(1220)는 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다.
상기 메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 프로세싱 유닛(1222)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(1220)는 상기 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 상기 호스트 인터페이스(1223)는 메모리 시스템(1200)과 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(1225)는 상기 메모리 컨트롤러(1220)와 상기 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 상기 에러 정정 블록(1224)은 상기 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 시스템(1200)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 시스템(1200)은 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 상기 메모리 시스템(1200)은 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스트(SSD, Solid State Disk)로도 구현될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 기판 상의 메모리 소자;
    상기 메모리 소자의 측면을 덮고, 상기 메모리 소자의 상부면을 노출하는 보호 절연 패턴;
    상기 메모리 소자 및 상기 보호 절연 패턴 상의 상부 몰드막; 및
    상기 메모리 소자 상에 제1 방향으로 연장하고, 상기 메모리 소자의 상기 상부면에 직접 접촉하는 비트 라인을 포함하고,
    상기 보호 절연 패턴은:
    상기 메모리 소자의 측면의 하부를 덮는 제1 보호 절연 패턴; 및
    상기 메모리 소자의 측면의 상부를 덮고, 상기 제1 보호 절연 패턴과 다른 물질의 제2 보호 절연 패턴을 포함하되,
    상기 제2 보호 절연 패턴은 상기 메모리 소자의 측면의 상부와 직접 접촉하는 메모리 장치.
  2. 청구항 1에 있어서,
    상기 비트 라인과 상기 제1 보호 절연 패턴 사이에 상기 제2 보호 절연 패턴이 개재하는 메모리 장치.
  3. 청구항 1에 있어서,
    상기 기판과 상기 상부 몰드막 사이의 하부 몰드막을 더 포함하고,
    상기 메모리 소자는 상기 하부 몰드막 내에 배치되고,
    상기 제1 보호 절연 패턴은 상기 메모리 소자와 상기 하부 몰드막 사이에 배치되고, 상기 제2 보호 절연 패턴은 상기 하부 몰드막과 상기 상부 몰드막 사이로 연장하는 메모리 장치.
  4. 청구항 1에 있어서,
    상기 제2 보호 절연 패턴은 금속 산화물을 포함하는 메모리 장치.
  5. 청구항 4에 있어서,
    상기 제2 보호 절연 패턴은 알루미늄 산화물, 티타늄 산화물 또는 탄탈륨 산화물을 포함하는 메모리 장치.
  6. 청구항 5에 있어서,
    상기 제1 보호 절연 패턴은 실리콘 질화물 또는 실리콘 산화질화물을 포함하는 메모리 장치.
  7. 청구항 1에 있어서,
    상기 메모리 소자는:
    하부 전극;
    상기 하부 전극 상에 배치되고, 고정층, 자유층, 및 상기 고정층 및 상기 자유층 사이에 개재된 터널 배리어를 포함하는 자기터널접합; 및
    상기 자기터널접합 상에 배치된 상부 전극을 포함하는 메모리 장치.
  8. 청구항 7에 있어서,
    상기 제1 보호 절연 패턴은 상기 자기터널접합, 및 상기 상부 전극의 하부의 측면을 덮는 메모리 장치.
  9. 청구항 8에 있어서,
    상기 제2 보호 절연 패턴은 상기 자기터널접합과 이격되고, 상기 상부 전극의 상부의 측면을 덮는 메모리 장치.
  10. 청구항 1에 있어서,
    상기 기판에 정의되고 상기 제1 방향으로 연장된 셀 활성 패턴;
    상기 셀 활성 패턴을 가로지르는 게이트 전극;
    상기 게이트 전극 양측의 상기 셀 활성 패턴 내에 각각 배치된 제1 도핑 영역 및 제2 도핑 영역;
    상기 기판을 덮는 적어도 하나의 층간 절연막; 및
    상기 적어도 하나의 층간 절연막을 관통하여 상기 제2 도핑 영역에 접속된 콘택 플러그를 더 포함하고,
    상기 메모리 소자는 상기 층간 절연막 상에 배치되고, 상기 콘택 플러그를 통하여 상기 제2 도핑 영역에 전기적으로 접속되는 메모리 장치.
  11. 청구항 10에 있어서,
    상기 비트 라인은 상기 상부 몰드막에 형성된 비트라인 그루브 내에 배치되어, 상기 게이트 전극을 가로지르는 메모리 장치.
  12. 청구항 11에 있어서,
    상기 메모리 소자는 상기 제1 방향을 따라 복수개로 제공되고,
    상기 비트 라인은 상기 복수개의 메모리 소자들의 상부면과 공통으로 직접 접촉하는 메모리 장치.
  13. 청구항 11에 있어서,
    상기 비트라인 그루브는 아래로 연장되어, 상기 제2 보호 절연 패턴을 관통하는 메모리 장치.
  14. 청구항 1에 있어서,
    상기 비트 라인은 상기 제1 방향으로 마주보는 상기 메모리 소자의 양 측면들의 상부와 접촉하는 메모리 장치.
  15. 삭제
  16. 삭제
  17. 반도체 기판 상에 메모리 소자들을 형성하고;
    상기 메모리 소자들 상에, 상기 메모리 소자들의 상부면들 및 상기 메모리 소자들의 측면들의 상부를 노출하는 제1 보호 절연 패턴을 형성하고;
    상기 메모리 소자들 및 상기 제1 보호 절연 패턴 상에 상기 제1 보호 절연 패턴과 다른 물질의 제2 보호 절연막을 형성하고;
    상기 제2 보호 절연막 상에 상부 몰드막을 형성하고;
    상기 상부 몰드막에 상기 메모리 소자들에 중첩하는 오프닝을 형성하여, 상기 제2 보호 절연막의 일부를 노출하고;
    상기 노출된 제2 보호 절연막의 상기 일부를 제거하여, 상기 메모리 소자들의 상부면들을 노출하고 상기 메모리 소자들의 측면들의 상부를 덮고 상기 메모리 소자들의 측면의 상부와 직접 접촉하는 제2 보호 절연 패턴을 형성하고; 그리고
    상기 오프닝 내에 상기 메모리 소자들의 상부면들과 직접 접촉하는 도전 패턴을 형성하는 것을 포함하는 메모리 장치의 형성방법.
  18. 청구항 17에 있어서,
    상기 제1 보호 절연 패턴을 형성하는 것은:
    상기 메모리 소자들 상에 제1 보호 절연막을 형성하고;
    상기 제1 보호 절연막 상에 하부 몰드막을 형성하여, 상기 메모리 소자들 사이를 채우고; 그리고
    상기 하부 몰드막에 노출된 상기 제1 보호 절연막을 제거하는 것을 포함하는 메모리 장치의 형성방법.
  19. 청구항 18에 있어서,
    상기 제2 보호 절연막은 상기 하부 몰드막 상으로 연장하는 메모리 장치의 형성방법.
  20. 청구항 18에 있어서,
    상기 오프닝을 형성하는 것은 상기 상부 몰드막 상에 하드 마스크 패턴을 형성하는 것을 포함하고, 상기 하드 마스크 패턴은 300℃ 이하의 온도에서 형성된 티타늄 질화막인 메모리 장치의 형성방법.




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