JP6059349B2 - ３次元メモリアレイアーキテクチャ - Google Patents

Description

[関連出願]
本開示は、弁護士整理番号１００１．０６９０００１を有し、「ＴＨＲＥＥ ＤＩＭＥＮＳＩＯＮＡＬ ＭＥＭＯＲＹ ＡＲＲＡＹ ＡＲＣＨＩＴＥＣＴＵＲＥ」と題する、本願と共に出願する、米国特許出願第１３／６００，７７７号に関連し、その全体が参照により本明細書に組み込まれる。

本開示は、一般に、半導体デバイスに関し、特に、３次元メモリアレイアーキテクチャおよびその形成方法に関する。

メモリデバイスは、通常は、コンピュータまたは他の電子デバイス内の内部用半導体集積回路として提供される。多くの、異なる形式のメモリが存在しており、とりわけ、ランダムアクセスメモリ（ＲＡＭ）、読取り専用メモリ（ＲＯＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、同期型ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）、抵抗可変メモリ、およびフラッシュメモリが含まれる。抵抗可変メモリの形式には、とりわけ、相変化材料（ＰＣＭ）メモリ、プログラマブル導体メモリ、および抵抗ランダムアクセスメモリ（ＲＲＡＭ）を含む。

メモリデバイスは、高メモリ密度、高信頼性、および無電力でのデータ保持の必要性から、不揮発性メモリとして広範囲の電子的用途に利用される。不揮発性メモリは、例えば、パーソナルコンピュータ、携帯メモリスティック、ソリッドステートドライブ（ＳＳＤ）、デジタルカメラ、セルラ電話機、ＭＰ３等の携帯音楽プレーヤ、動画プレーヤ、および他の電子デバイスに使用され得る。

メモリデバイス製作に関する絶え間ない取り組みは、メモリデバイスの小型化、メモリデバイスの記憶密度の増大、および／またはメモリデバイスコストの制限にある。一部のメモリデバイスは、２次元アレイに配置されたメモリセルを含み、メモリセルは全て同一面に配置される。対照的に、種々のメモリデバイスは、複数の階層のメモリセルを有する３次元（３Ｄ）アレイに配置されたメモリセルを含む。

先行技術による２次元メモリアレイを示す。 先行技術による３次元メモリアレイを示す。 本開示の複数の実施形態に従う３次元メモリアレイを示す。 本開示の複数の実施形態に従う３次元メモリアレイのバイアスをかけるための方法を示す。 本開示の複数の実施形態に従う複数の導電線内に位置付けられた同心のメモリセルを示す。 本開示の複数の実施形態に従う導電線のグリッド内にある同心のメモリセルの場所を示す。 本開示の複数の実施形態に従う導電線のグリッド内に部分的にある同心のメモリセルの場所を示す。 本開示の複数の実施形態に従う導電線のグリッド内にある同心のヒーター材料を有する同心のメモリセルの場所を示す。 本開示の複数の実施形態に従う導電線のグリッド内に部分的にある同心のヒーター材料を有する同心のメモリセルの場所を示す。 本開示の複数の実施形態に従う同心のメモリセルの３次元メモリアレイを形成するための単純化された工程フローを示す。 同上 同上 本開示の複数の実施形態に従う同心のメモリセルの３次元メモリアレイを形成するための単純化された工程フローを示す。 同上 同上 本開示の複数の実施形態に従うヒーター材料を有する同心のメモリセルの３次元メモリアレイを形成するための単純化された工程フローを示す。 同上 同上 同上

３次元（３Ｄ）メモリアレイおよびその形成方法を提供する。例示の３次元メモリアレイは、少なくとも絶縁材料によって互いに分離された複数の第１の導電線と、複数の第１の導電線に対して実質的に直角に延在するように配置された少なくとも１本の導電延長部とを備える積層体を備えることができ、少なくとも１本の導電延長部は、複数の第１の導電線の少なくとも１本の一部分と交差する。記憶素子材料が、少なくとも１本の導電延長部の周囲に形成される。セル選択材料が、少なくとも１本の導電延長部の周囲に形成される。

本開示の実施形態では、相変化材料（ＰＣＭ）メモリセルの垂直統合を実装する。開示された３次元メモリアレイは、従来の２次元メモリアレイよりも高密度である。さらに、この製造工程は、例えば３Ｄアレイの形成に関連するマスク数を減少することにより、マスク数の量が減少されたという点において３次元メモリアレイアーキテクチャを製造するための他の手法よりも複雑でなく、かつ安価であり得る。したがって、本開示の製造工程は、従来の手法のものよりも安価であり得る。

本開示の以下の詳細な説明では、その一部を形成する添付図面に対して参照を行うが、図面には、本開示の１つ以上の実施形態をどのように実施すればよいかが図解により示される。これらの実施形態は、当業者が本開示の実施形態を実施できるように充分に詳細に説明するが、他の実施形態を利用してもよく、また本開示の範囲から逸脱しなければ、工程上の、電気的な、および／または構造上の変更を行っても構わないことを理解すべきである。

本明細書中の数字は付番規則に従っており、第１の桁は図面番号に対応し、残りの桁は図中の構成要素または構成部品を特定している。異なる図面間の類似の構成要素または構成部品は、類似する桁を用いることにより特定できる。例えば、１０２は図１中の要素「０２」を参照し、類似の構成要素が図２中で２０２として参照できる。また、本明細書で用いられる場合、「複数の（ａ ｎｕｍｂｅｒ ｏｆ）」特定の構成要素および／または特長は、１個以上のそのような構成要素および／または特長を指している可能性がある。

本明細書に用いる場合、「実質的に」の語は、修正された特徴は絶対的である必要はないが、その特徴の利点を達成するように充分に忠実であることを意図する。例えば、「実質的に平行な」とは、絶対的な平行度には限定されず、直角の方向より平行な方向に少なくとも近い方向を含み得る。同様に、「実質的に直交する」とは、絶対的な直交度には限定されず、平行の方向より直角な方向に少なくとも近い方向を含み得る。

図１は、従来技術の２次元メモリアレイ１００を示す。様々なメモリデバイスは、メモリアレイ１００を備え得る。メモリアレイ１００は、複数のワード線１０２および複数のビット線１０４を備え得る。ワード線１０２は、一階層では実質的に互いに平行に配置され、ビット線１０４は、異なる階層で実質的に互いに平行に配置される。ワード線１０２とビット線１０４とは、実質的に互いに直角に、例えば、直交して、さらに配置される。各ワード線１０２およびビット線１０４に対して示す添え字は、特定階層内でのそれぞれの線の順位を示す。

そのようなアーキテクチャで、メモリセル１０６は、行および列からなる行列に配置され得る。メモリセル１０６は、ワード線１０２とビット線１０４との交差に位置付けられ得る。すなわち、メモリセル１０６は、クロスポイントアーキテクチャに配置される。メモリセル１０６は、ワード線１０２とビット線１０４とが互いに接近する場所、例えば交差、重なり等、に位置付けられる。ワード線１０２およびビット線１０４は異なる階層に形成されるので、ワード線１０２およびビット線１０４は互いに交差しない。

図２は、従来技術の３次元メモリアレイ２０８を示す。メモリアレイ２０８は、複数のワード線２１０、２１２および複数のビット線２１４を備え得る。ワード線２１０は、一階層で実質的に互いに平行に配置され、ワード線２１２は、異なる階層で実質的に互いに平行に配置される。図２に示すように、ビット線２１４は、ワード線２１０および２１２が位置付けられる階層のどちらとも異なる、例えば、ワード線２１０および２１２が位置付けられる階層間の、階層に実質的に互いに平行に配置される。ビット線２１４は、ワード線２１０、２１２に実質的に直角に、例えば、直交して、さらに配置される。

メモリセル２１６、２１８は、図２に示されるように、ワード線２１０、２１２とビット線２１４の交差箇所にあるクロスポイントアーキテクチャ内に配置される。メモリセル２１６は、ワード線２１０とビット線２１４との間に配置され、メモリセル２１８は、ワード線２１２とビット線２１４との間に配置される。このように、メモリセルは、複数の階層に配置され、それぞれの階層はクロスポイントアーキテクチャ内に構築されたメモリセルを有する。階層は、互いに異なる階層に形成され、したがって垂直方向に積み重ねられる。メモリセルは、ワード線２１２とビット線２１４が形成された階層の間の階層に形成される。

図２に示す３次元メモリアレイ２０８は、共通のビット線２１４と別個のワード線２１０、２１２とを有するメモリセル２１６、２１８を含む。すなわち、図１に示されるメモリアレイ１００と比較すると、メモリアレイ２０８内のメモリセルの追加の階層は、例えばメモリセル２１８の上のワード線２１２などのワード線の別の階層の追加を必要とする。ビット線２１４は、ビット線２１４に隣接して垂直方向に、例えばビットライン２１４の真上および真下に、位置付けられたメモリセル２１６、２１８に共通である。このような隣接は、ビット線２１４が最大でも２つのメモリセルに共通であるように制限する。さらに一般的には、３次元メモリアレイは、図２で示されるよりも、例えば図２で示されるように構成されたより多くの積み重ねられた階層を有し得る。しかしながら、互いの上に複数のメモリアレイ２０８を積み重ねることなどにより、メモリセルのより多くの階層を追加すると、メモリセルのそれぞれの追加の階層のための追加のワード線を画定することと、追加のメモリセルのそれぞれの新しい階層（または、最大でも階層対）のための追加のビット線を画定することと、が必要になる。

各ワード線２１０、２１２に対して示す添え字は、特定階層内のワード線の階層および順位を示す。例えば、ワード線２１０（ＷＬ_３、０）は、階層０内の位置３に位置付けられていることが示され、ワード線２１２（ＷＬ_３、１）は、階層１内の位置３に位置付けられていることが示される。したがって、メモリセル２１６は、図２に、ビット線２１４、すなわち、ＢＬ_０、とビット線２１４下方のワード線、すなわち、ＷＬ_２、０、との間に位置付けられて示され、メモリセル２１８は、図２に、ビット線２１４、すなわち、ＢＬ_０、とビット線２１４上方のワード線、すなわち、ＷＬ_２、１、との間に位置付けられて示されている。

図３は、本開示の複数の実施形態に従った３次元メモリアレイ３２０を示す。複数の実施形態で、アクセス線は、ワード線（ＷＬ）と呼ぶこともあり、複数の階層、例えば、高さ、階、面上、に配設される。例えば、ワード線は、Ｎ個の階層に配設できる。絶縁材料、例えば、誘電材料がワード線の階層を分離する。したがって、絶縁材料により分離されたワード線の階層が、ＷＬ／絶縁材料の積層体を形成する。データ線は、ビット線（ＢＬ）と呼ぶことがき、ワード線に実質的に直角に配置され、Ｎ個の階層のワード線上方の階層、例えば、Ｎ＋１階層、に位置付けられる。それぞれのビット線は、ワード線の近くに、例えば垂直延長部などの複数の導電延長部を有することができ、メモリセルは垂直延長部とワード線との間に形成される。

メモリアレイ３２０は、本明細書でワード線として参照され得るアクセス線などの複数の導電線３２２と、本明細書でビット線として参照され得るデータ線などの導電線３２４と、を備え得る。ワード線３２２は、複数の階層内に配置できる。図３では、ワード線３２２が、４階層内に配置されて示されている。しかし、ワード線３２２を配置できる階層の数はこの数に限定されず、ワード線３２２をより多数、または少数、の階層に配置できる。ワード線３２２は、特定階層内で実質的に互いに平行に配置される。ワード線３２２は、積層体で垂直に整合される。すなわち、複数階層の各々内のワード線３２２は、各階層内で同一な相対場所に位置付けられ、直上および／または直下のワード線３２２と整合される。ワード線３２２を形成する階層の間および特定階層のワード線３２２の間に、絶縁材料（図３には示さず）を位置付けることができる。

図３に示すように、ビット線３２４は、ワード線３２２が位置付けられる階層とは異なる階層、例えば、ワード線３２２が位置付けられる階層の上方に、実質的に互いに平行に配置できる。すなわち、ビット線は、メモリアレイ３２０の頂部に位置付けられ得る。ビット線３２４はさらに、ワード線３２２に実質的に直角に、例えば、直交させて、配置でき、これらと重なり、例えば、異なる階層での交差、を有し得る。しかし、実施形態は、厳密に平行な／直交の構成に限定されない。

図３の各ワード線３２２に対する添え字は、特定階層および当該階層内のワード線の位置、例えば、順位、を示す。例えば、ワード線ＷＬ_２、０は、階層０内の位置２に位置付けられている（位置２に位置するワード線の積層体の底部のワード線）ことが示され、ワード線ＷＬ_２、３は、階層３内の位置２に位置付けられている（位置２に位置するワード線の積層体の頂部のワード線）ことが示される。ワード線３２２を配置できる階層の数、および各階層でのワード線３２２の数は、図３に示す数より多数、または少数、にすることができる。

ビット線３２４とワード線３２２の積層体のそれぞれの重畳箇所では、ビット線３２４の導電延長部３２６が、ワード線の積層体内のそれぞれのワード線３２２の一部分と交差するようにビット線３２４およびワード線３２２に対して実質的に直角に方向付けられる。例えば、図３で示されるように、ビット線３２４の導電延長部３２６は、ビット線３２４から垂直に延在して下方のそれぞれのワード線３２２の一部分と交差するように配置され得る。図示のように、導電延長部３２６は、ワード線３２２によって全体的に囲まれるように、ワード線３２２を貫通することができる。複数の実施形態によれば、導電延長部３２６は、メモリセルが導電延長部３２６とワード線３２２との間に形成され得るように、例えば隣接するワード線３２２の近くを通過できる。

図３に示されるように、メモリセル３２８は、ビット線３２４の導電延長部３２６とワード線３２２が異なる階層の互いに近接する場所の近くのクロスポイントアーキテクチャ内に配置される。複数の実施形態では、メモリセル３２８は、導電延長部３２６とワード線３２２との間に位置付けられる。例えば、導電延長部３２６がワード線３２２の一部分を貫通する箇所では、メモリセル３２８は、導電延長部３２６とワード線３２２との間に位置付けられる。

このように、メモリセル３２８は、それぞれの階層がクロスポイントアーキテクチャ内に構築されたメモリセルを有する複数の階層内に配置され得る。メモリセル３２８の階層は、互いに異なる階層に形成することができ、それによって垂直方向に積み重ねられる。図３に示される３次元メモリアレイ３２０は、共通のビット線３２４を有するが、別個のワード線３２２を有するメモリセル３２８を備えることができる。図３には、ワード線３２２の４つの階層（およびメモリセル３２８の対応する４つの階層）が示されているが、本開示の実施形態は、そのように限定されるものではなく、ワード線３２２のより多くの、またはより少ない階層（およびメモリセル３２８の対応する階層）を有し得る。メモリセルは、ワード線が形成されているのと同じ階層に実質的に形成され得る。

本開示の複数の実施形態によれば、メモリセル３２８は抵抗可変メモリセルであり得る。例えば、メモリセル３２８は、カルコゲナイドなどの相変化材料（ＰＣＭ）を含み得る。それぞれのメモリセル３２８はまた、スイッチの中でもとりわけ、ＭＯＳトランジスタ、ＢＪＴ、ダイオード、オボニック閾値スイッチ（ＯＴＳ）などのスイッチを備え得る。ＯＴＳは、メモリ素子に使用されるものと異なるカルコゲナイド材料などのカルコゲナイド材料を含み得る。

実施形態によれば、メモリセル３２８は、以下に図５を参照してより詳細に説明するように、導電延長部３２６の周囲に同心状に形成されるセルアクセスデバイスなどのそれぞれのセル選択デバイスに直列に接続される記憶素子を備え得る。複数の実施形態は、３Ｄ ＰＣＭＳアレイとして参照され得る相変化材料（ＰＣＭ）およびスイッチメモリセルの３次元メモリアレイを備える。簡単にするために、図３は延長部３２６とワード線３２２の交差箇所に位置付けられたメモリセル３２８を示す。しかしながら、本開示の実施形態は、そのように限定されるものではなく、メモリセル３２８は、延長部３２６とワード線３２２の交差箇所の近くに位置付けられ得る。

図４は、本開示の複数の実施形態に従う３次元メモリアレイのバイアスの方法を示す。図４は、図３に関して説明したメモリアレイ３２０の一部分であり得るメモリアレイ４３０を示す。メモリアレイ４３０は、複数のワード線４２２と、直角に方向付けられたビット線４２４と、ワード線４２２およびビット線４２４の両方に対して直角にビット線４２４から垂直方向下方に延在するように結合されて配置された導電延長部４３６と、を備え得る。

メモリアレイ４３０にアクセス、例えば、プログラムまたは読取りを行う、ために、均衡バイアス方式が採用される。指定されたワード線４２２、すなわち、指定された階層上の指定された位置のワード線と、指定されたビット線とにバイアスがかけられ、それらの間の電位差がそれぞれのセル選択デバイスの閾値電圧を超える。未指定のワード線４２２と未指定のビット線４２４とにバイアスがかけられ、指定されたおよび／または未指定のワード線４２２およびビット線４２４のいかなる他の対間の電位差も、それぞれのセル選択デバイスの閾値電圧を超えることはない。例えば、他の全てのワード線４２２（同一階層に位置付けられた異なるワード線４２２および異なる階層に位置付けられたワード線４２２を含む）および他のビット線４２４に対して、中間電圧、例えば、指定されたビット線およびワード線の電圧の中間電圧等の、基準電圧（Ｖ_ＲＥＦ）でバイアスをかけることができる。

指定されたビット線４２４を図４においてＢＬ_ＡＤＤＲと示し、未指定のビット線４２４をＢＬ_{ＮＯＴＡＤＤＲ}と示す。図４中の各ワード線４２２に対して示す添え字は、特定階層および当該階層内のワード線の位置に対応する。図４に示すワード線４２２は、階層内の指定された階層または位置に対してＡＤＤＲで、未指定の階層または階層内の異なるワード線位置に対してＮＯＴＡＤＤＲで小書きされている。したがって、図４には、指定されたワード線４２２をＷＬ_{ＡＤＤＲ、ＡＤＤＲ}と示す。図４にＷＬ_{ＮＯＴＡＤＤＲ、ＮＯＴＡＤＤＲ}、ＷＬ_{ＮＯＴＡＤＤＲ}、_ＡＤＤＲまたはＷＬ_{ＡＤＤＲ、ＮＯＴＡＤＤＲ}のうちの１本として示す未指定のワード線４２２は、未指定のワード線４２２が、指定されていない位置および／または階層に位置付けられていることを示す。

複数の実施形態によれば、未指定のワード線４２２および未指定のビット線４２４を、中間電圧にバイアスをかけて、指定されたワード線４２２または指定されたビット線４２４のいずれかに関連した最大電圧降下を低減させることができる。例えば、中間電圧は、未指定のワード線４２２と未指定のビット線との間の中間点となるように選択され得る。しかしながら、中間電圧は、ワード線４２２およびビット線４２４上の乱れを最小限にするために中間点電圧と異なるように選択され得る。

図４は、関連するセル選択デバイスの閾値電圧Ｖを超えるメモリセル４４２にわたる電圧差を示すために陰影が全体に付けられた指定されたワード線４２２と指定されたビット線４２４との間のメモリセル４４２を示す。図４は、メモリセル４３８にわたる電圧差がヌル、ゼロなどの僅かであること示すために陰影が付けられていない未指定のワード線４２２と未指定のビット線４２４との間の乱されていないメモリセル４３８を示す。図４はまた、未指定のワード線４２２と指定されたビット線４２４との間の乱されたメモリセル４４０と、指定されたワード線４２２と未指定のビット線４２４との間の乱されたメモリセル４４１を示し、それらは、それらにわたる電圧差が例えばＶ／２などのそれぞれのセル選択デバイスの閾値電圧未満である中間電圧であることを示すために陰影が部分的に付けられている。未指定のワード線４２２および未指定のビット線４２４を同じ電圧にバイアスすることは有益であり得る。

メモリアレイの構造は、３次元垂直チャネルＮＡＮＤメモリとのいくつかの類似点を有する。しかしながら、メモリセルを指定することは、抵抗可変メモリセルなどのメモリセルを介する通過電流（この電流はまた、指定されたビット線４２４および／または指定されたワード線４２２を流れる）を伴う。本開示の均衡バイアス方式は、閾値以上の電圧降下が指定されたセルのみに、すなわち指定されたワード線、階層およびビット線上のみに得られることを可能にし、同時に未指定のビット線およびワード線では、それぞれ、例えば最大でも最少の漏れ電流が未指定のセルを流れて、指定されたワード線およびビット線に沿うセルを乱すだけである。

図５は、本開示の複数の実施形態に従って複数の導電線内に位置付けられた同心のメモリセルを示す。本開示では、「同心」は互いを実質的に囲む構造を意味し、厳密にまたは準厳密に円形の形状または実装面形状に限定されるものではなく、例えば、楕円、正方形、または長方形の同心のメモリセルを形成することができる。図５は、図３に示されたメモリアレイ３２０などのメモリアレイの一部分を示す。図５は、少なくとも絶縁材料（図示されていないが、５４８の導電線５２２の間に位置付けられる）によって互いに分離された複数の階層に、例えばワード線などの複数の導電線５２２を備える積層体５４４を示す。導電延長部５５４は、複数の導電線５２２に対して直角に延在するように配置される。導電延長部５５４は、一端がビット線（図５に示されていない）に通信可能に結合される。

図５は、個々の導電線５２２を貫通する導電延長部５５４を示し、導電延長部５５４の断面は、それぞれの導電線５２２によって完全に囲まれる。しかしながら、本開示の実施形態は、そのように限定されるものではなく、図６Ｂに関連してさらに説明されるが、導電延長部５５４は、導電延長部５５４が導電線５２２によって完全には囲まれないようにそれぞれの導電線５２２の一部分と交差するように配置され得る。複数の実施形態によれば、導電延長部５５４は、それぞれの導電線５２２を貫通せずにその近くを通過する。

図５は、導電延長部５５４の周囲に同心状に配置された相変化材料（ＰＣＭ）などの記憶素子材料５５２と、オボニック閾値スイッチ（ＯＴＳ）材料などのセル選択デバイス材料５５０と、をさらに示す。図５では、ＰＣＭ５５２が導電延長部５５４に隣接して配置され、ＯＴＳ材料５５０がＰＣＭ５５２に対して同心に配置されているが、本開示の実施形態はそのように限定されない。複数の実施形態によれば、ＯＴＳ材料５５０は導電延長部５５４に隣接して配置され、ＰＣＭ５５２は、ＯＴＳ材料５５０に対して同心に配置される。

明確化のために図５では示されていないが、図６Ｃに関してさらに説明されるヒーター材料などの追加の材料が、導電延長部５５４とそれぞれの導電線５２２との間に同心状に形成され得る。別の実施例では、例えば組成の混合を緩和するために、記憶素子材料５５２とセル選択デバイス材料５５０との間の分離かつ／または保護を提供するために記憶素子材料５５２とセル選択デバイス材料５５０との間に材料が形成される。

導電延長部５５４では、同心のＰＣＭ５５２および同心のＯＴＳ材料５５０がそれぞれの導電線５２２の近くを通過する場所では、それぞれのセル選択デバイスに直列に接続された記憶素子を備える同心のメモリセルは、導電延長部５５４と導電線５２２との間に形成される。同心のメモリセルは、ワード線が形成されたのと同じ階層に実質的に形成され、同心のメモリセルは、導電線５２２と実質的に共面である。

記憶素子は、抵抗可変記憶素子であってもよい。抵抗可変記憶素子は、他の抵抗可変記憶素子材料の中でもとりわけ、例えば、ＰＣＭを含み得る。抵抗可変記憶素子がＰＣＭを備える実施形態では、相変化材料は、他の相変化材料の中でもとりわけ、インジウム（Ｉｎ）−アンチモン（Ｓｂ）−テルリウム（Ｔｅ）（ＩＳＴ）材料、例えば、Ｉｎ_２Ｓｂ_２Ｔｅ_５、Ｉｎ_１Ｓｂ_２Ｔｅ_４、Ｉｎ_１Ｓｂ_４Ｔｅ_７等、またはゲルマニウム（Ｇｅ）−アンチモン（Ｓｂ）−テルリウム（Ｔｅ）（ＧＳＴ）材料、例えば、Ｇｅ_８Ｓｂ_５Ｔｅ_８、Ｇｅ_２Ｓｂ_２Ｔｅ_５、Ｇｅ_１Ｓｂ_２Ｔｅ_４、Ｇｅ_１Ｓｂ_４Ｔｅ_７、Ｇｅ_４Ｓｂ_４Ｔｅ_７等の、カルコゲナイド合金でよい。ハイフンで結んだ化学組成表記は、本明細書に用いる場合、特定の混合物または化合物に含まれる元素を示し、示す元素を包含する全ての化学量論組成を表すように意図されている。他の相変化材料として、例えば、Ｇｅ−Ｔｅ、Ｉｎ−Ｓｅ、Ｓｂ−Ｔｅ、Ｇａ−Ｓｂ、Ｉｎ−Ｓｂ、Ａｓ−Ｔｅ、Ａｌ−Ｔｅ、Ｇｅ−Ｓｂ−Ｔｅ、Ｔｅ−Ｇｅ−Ａｓ、Ｉｎ−Ｓｂ−Ｔｅ、Ｔｅ−Ｓｎ−Ｓｅ、Ｇｅ−Ｓｅ−Ｇａ、Ｂｉ−Ｓｅ−Ｓｂ、Ｇａ−Ｓｅ−Ｔｅ、Ｓｎ−Ｓｂ−Ｔｅ、Ｉｎ−Ｓｂ−Ｇｅ、Ｔｅ−Ｇｅ−Ｓｂ−Ｓ、Ｔｅ−Ｇｅ−Ｓｎ−Ｏ、Ｔｅ−Ｇｅ−Ｓｎ−Ａｕ、Ｐｄ−Ｔｅ−Ｇｅ−Ｓｎ、Ｉｎ−Ｓｅ−Ｔｉ−Ｃｏ、Ｇｅ−Ｓｂ−Ｔｅ−Ｐｄ、Ｇｅ−Ｓｂ−Ｔｅ−Ｃｏ、Ｓｂ−Ｔｅ−Ｂｉ−Ｓｅ、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｓｂ−Ｓｅ−Ｔｅ、Ｇｅ−Ｓｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｔｅ−Ｓｎ−Ｎｉ、Ｇｅ−Ｔｅ−Ｓｎ−Ｐｄ、およびＧｅ−Ｔｅ−Ｓｎ−Ｐｔが含まれ得る。抵抗可変材料の他の実施例には、２種以上の金属、例えば、遷移金属、アルカリ土類金属および／または希土類金属、を含む遷移金属酸化物材料または合金が含まれる。実施形態は、特定の抵抗性可変材料、またはメモリセルの記憶素子に関連する材料に限定されない。例えば、記憶素子を形成するために用いられる抵抗性可変材料の他の実施例には、とりわけ、二元合金酸化物材料、巨大磁気抵抗材料、および／または種々の高分子化合物系抵抗可変材料が含まれる。

相変化材料に直列にセル選択デバイスを備えるメモリセルは、相変化材料およびスイッチ（ＰＣＭＳ）メモリセルと呼ぶことができる。複数の実施形態で、同心状に配置されたセル選択デバイスは、例えば、２端子ＯＴＳとして機能する。ＯＴＳ材料には、例えば、ＯＴＳの両側に印加された電圧に応答するカルコゲナイド材料を含み得る。閾値電圧未満の印加電圧に対しては、ＯＴＳは「オフ」状態、例えば、電気的非導通状態、に維持される。あるいは、閾値電圧より大きいＯＴＳ前後の印加電圧に応答して、ＯＴＳは、「オン」状態、例えば、電気的導通状態、に入る。閾値電圧に近い印加電圧に応答して、ＯＴＳ前後の電圧は、保持電圧に「スナップバック」するかもしれない。

複数の実施形態で、同心状に形成した記憶素子は、２端子相変化記憶素子として機能し得る。しかし、本開示の実施形態は、ＰＣＭＳクロスポイントアレイまたは特定のセル選択スイッチに限定されない。例えば、本開示の方法および装置は、他の形式のメモリセルの中でもとりわけ、例えば、抵抗ランダムアクセスメモリ（ＲＲＡＭ）セル、導電性ブリッジングランダムアクセスメモリ（ＣＢＲＡＭ）セル、および／またはスピン移動トルクランダムアクセスメモリ（ＳＴＴ−ＲＡＭ）セルを利用するアレイ等の、他のクロスポイントアレイに適用され得る。

複数の実施形態では、抵抗可変記憶素子材料は、セル選択デバイス材料と１つ以上の同じ材料を含み得る。しかしながら、実施形態はそのように限定されない。例えば、抵抗可変記憶素子材料およびセル選択デバイス材料は、異なる材料を含み得る。

本明細書で説明する材料は、とりわけ、回転塗布、ブランケット式ナイフ塗布、減圧ＣＶＤ法等の化学蒸着法（ＣＶＤ）、プラズマ促進化学蒸着法（ＰＥＣＶＤ）、原子層堆積法（ＡＬＤ）、プラズマ促進ＡＬＤ、物理蒸着法（ＰＶＤ）、熱分解、および／または熱成長等の、種々の薄膜技術により形成してよいが、これらに限定されることはない。あるいは、材料は、原位置に成長させてもよい。本明細書で説明し図示する材料は層として形成してよいのだが、材料はそれらに限定されず他の３次元構成に形成しても構わない。製造技術は、図７Ａ〜９Ｃに関してさらに説明する。

図６Ａは、本開示の複数の実施形態に従う導電線のグリッド内の同心のメモリセルの場所を示す。図６Ａは、メモリアレイ６５６の一部分の上面図を示す。メモリアレイ６５６は、ワード線などの複数の第１の導電線６２２と、第１の導電線６２２に対して直角に配置されたビット線などの複数の第２の導電線６２４と、を備える。

例えば、第１の導電線６２２と第２の導電線６２４は、金属材料、ポリシリコン材料、例えば、とりわけ、ドープポリシリコン材料から形成され得る。ワード線の他の階層などの第１の導電線６２２の他の階層は、図６Ａに示される階層ｊのワード線の下に存在することができる。第１の導電線６２２および第２の導電線６２４は重畳し、それによって導電線のグリッドを形成する。

複数の高さの第１の導電線６２２は、例えば、導電材料および絶縁材料が交互する第１の積層体を複数の離散した積層体にパターン化することにより、形成され得る。すなわち、交互する導電材料および絶縁材料をエッチングして、導電／絶縁材料の複数の積層体の間に第１の導電線の実装面形状を画定するトレンチを（横方向に）形成することができる。そのように形成された複数の積層体の間のトレンチは、特定の高さの第１の導電線を互いに分離するために、例えば誘電体などの絶縁材料で満たされ得る。

それぞれの積層体は、絶縁材料によって互いに（垂直方向に）分離され、かつトレンチを満たすために使用される絶縁材料によって例えば他の積層体内の他の第１の導電線６２２から（横方向に）分離された複数の第１の導電線６２２を備え得る。１つのそのような積層体の側面図は、例えば、とりわけ図７Ａに関して示されている。

第２の導電線６２４は、それぞれの第２の導電線の間の絶縁材料をパターン化し、エッチングし、形成することにより、同様に形成され得る。しかしながら、第２の導電線は（１度に）１つだけの高さに形成され得るので、このような形成は、交互する導電および絶縁材料の積層体を含まない。本明細書で使用されているように、導電線の「実装面形状」は、形成された特定の導電線の外形、例えば第１の導電線を備える積層体の外形を指す。バイアは、導電線の得られた境界を変えることができる後続の処理で、第１および第２の導電線の一部分を貫通して形成することができる、しかしながら、「実装面形状」という用語は、本明細書では、例えば貫通するバイアを形成する直前の第１の導電線の元の境界を指すために使用される。

図６Ａに示されるように、図５に関して説明したもののような同心のメモリセル６４９は、第１の導電線６２２と第２の導電線６２４が重畳する場所に形成され得る。すなわち、同心のメモリセル６４９は、第１の導電線６２２と第２の導電線６２４が交差するように見える場所に形成され得る。第１の導電線６２２と第２の導電線６２４は異なる階層に形成されるので、それらは実際には互いに交差しない。１つのメモリセル６４９は、それぞれのワード線−ビット線の重畳箇所に、例えば複数の導電線階層のうちのそれぞれの階層に形成される（図６Ａのｊによって示される）。

導電延長部６５４は、第１の導電線６２２および第２の導電線６２４に対して実質的に直角であり、例えば図６Ａのページを貫通して延長する。図６Ａは、第１の導電線６２２のそれぞれを貫通する、例えば第１の導電線６２２のそれぞれの中心線を貫通する導電延長部６５４を断面（導電線６２２に平行な面）で示す。相変化材料（ＰＣＭ）などの記憶素子材料６５２、およびオボニック閾値スイッチ（ＯＳＴ）材料などのセル選択デバイス材料６５０は、導電延長部６５４の周囲に同心状に配置され得る。図６Ａは、記憶素子材料６５２が導電延長部６５４に隣接して配置され、セル選択デバイス材料６５０が記憶素子材料６５２に対して同心に配置されていることを示しているが、本開示の実施形態はそのように限定されるものではなく、セル選択デバイス材料６５０は、セル選択デバイス材料６５０に対して同心に配置された記憶素子材料６５２と共に導電延長部６５４に隣接して配置され得る。

図６Ａに示されるように、導電延長部６５４はまた、第２の導電線６２４の中心線上の場所から延在するように配置され得る。しかしながら、実施形態はそのように限定されるものではなく、導電延長部６５４は、例えば、図６Ａに示される配置から水平方向の配置を若干変えることにより、第１の導電線の中心線をまだ貫通している状態で、中心線の場所から外れたそれぞれの第２の導電線６２４に結合され得る。

図６Ａは、第１の導電線６２２が材料の積層体内に形成されたそれぞれの階層で第１の導電線６２２の実装面形状内に、例えばその構造の外形内に、同心のメモリセル６４９が位置付けられていることを示す。すなわち、導電延長部６５４、記憶素子材料６５２、およびセル選択デバイス材料６５０の断面は、それらの同心状に配置された材料が複数の階層のそれぞれに形成された第１の導電線６２２を貫通するとき、全体が第１の導電線６２２の実装面形状内に位置付けられる。図６Ａに示される切断線Ａ−Ａは、図７Ａ〜７Ｃに示される図に関する参照を提供する。

図６Ｂは、本開示の複数の実施形態に従って導電線のグリッド内に部分的にある同心のメモリセルの場所を示す。図６Ｂは、メモリアレイ６７０の一部分の上面図を示す。メモリアレイ６７０は、ワード線などの複数の第１の導電線６２２、および第１の導電線６２２に対して直角に配置されたビット線などの複数の第２の導電線６２４を備える。ワード線の他の階層などの第１の導電線６２２の他の階層は、図６Ｂに示される階層ｊ内のワード線の下に存在できる。第１の導電線６２２および第２の導電線６２４は重畳し、それによって導電線のグリッドを形成する。

図６Ｂに示されるように、同心のメモリセル６７２は、図５に関して説明した構造に対して第１の導電線６２２に関する場所が異なる以外は同様の構造であり、第１の導電線６２２と第２の導電線６２４が重畳する場所に近接する場所に形成され得る。すなわち、同心のメモリセル６７２は、第１の導電線６２２と第２の導電線６２４が交差するように見える（第１の導電線６２２と第２の導電線６２４は異なる階層に形成され、それらは実際には互いに交差しない）場所の近くに形成され得る。１つの同心のメモリセル６７２は、例えば、複数の導電線階層（図６Ｂではｊによって示される）のうちのそれぞれの階層にあるワード線−ビット線の重畳箇所のそれぞれの近くに形成され得る。

記憶素子材料６５２およびセル選択デバイス材料６５０は、導電延長部６５４の周囲に同心状に配置され得る。図６Ｂは、記憶素子材料６５２が導電延長部６５４に隣接して配置され、セル選択デバイス材料６５０が記憶素子材料６５２に対して同心に配置されているのを示しているが、本開示の実施形態は、そのように限定されるものではなく、セル選択デバイス材料６５０が導電延長部６５４に隣接するように配置され、記憶素子材料６５２がセル選択デバイス材料６５０に対して同心に配置され得る。

導電延長部６５４は、第１の導電線６２２および第２の導電線６２４に対して実質的に直角であり、例えば、それは図６Ｂのページを貫通して延長する。図６Ｂは、それぞれの第１の導電線６２２の一部分を貫通する導電延長部６５４、記憶素子材料６５２、およびセル選択デバイス材料６５０を断面（導電線６２２に平行な面）で示し、これらの同心状に配置された材料は、第１の導電線６２２によって、完全には囲まれない、例えばそれぞれの第１の導電線６２２の階層で包囲されない。このように、記憶素子材料６５２および／またはセル選択デバイス材料６５０の周囲の一部分のみが（第１の導電線６２２の階層で）第１の導電線６２２に接触する。このように、相変化に関与する記憶素子材料６５２の体積は、記憶素子材料６５２および／またはセル選択デバイス材料６５０が第１の導電線６２２を全体的に通過するときよりも少なくなる。

例えば、図６Ｂに示されるように、同心のメモリセル６７２を含む材料は、同心のメモリセル６７２の中心線がそれぞれの第１の導電線６２２のエッジ、例えば最長の寸法、に沿って、整合されるように配置され得る。すなわち、同心のメモリセル６７２を含む材料は、それぞれの第１の導電線６２２の実装面形状の内側に半分、外側に半分、位置付けられ得る。しかしながら、本開示の実施形態は、そのように限定されるものではなく、同心のメモリセル６７２を含む材料は、それぞれの第１の導電線６２２の実装面形状の内側に位置付けられた一部分と、外側に位置付けられた残りの部分と、を有するように配置され得る。

この配置によって、同心のメモリセル６７２を含む材料の一部分のみが導電延長部６５４と第１の導電線６２２との間に位置付けられる。このように、記憶素子材料６５２の減少された体積は情報の記憶に有効に使用される。したがって、ＰＣＭ内に非晶質領域を形成するときなどに、記憶素子材料６５２の減少された体積をプログラムおよび／または消去するために必要なエネルギーが少なくなり得る。また、電流をシンクする第１の導電線６２２のための有効なセクションは、図６Ａに示されるように導電延長部６５４がその中心などを貫通して第１の導電線６２２によって完全に囲まれる場合の第１の導電線６２２の同じ幅に対して増加する。あるいは、減少された有効メモリセルサイズは、単位長当たりの所定の抵抗率に関してより小さい第１の導電線６２２の幅を使用することによって得られる、しかしながら、そのような手法は、同心のメモリセル６７２と第１の導電線６２２との間の位置ずれに対してより敏感となる。

図６Ｃは、本開示の複数の実施形態に従って導電線のグリッド内に同心のヒーター材料を有する同心のメモリセル６４７の場所を示す。図６Ｃは、メモリアレイ６５７の一部分の上面図を示す。メモリアレイ６５７は、ワード線などの複数の第１の導電線６２２、および第１の導電線６２２に対して直角に配置されたビット線などの複数の第２の導電線６２４を備える。ワード線の他の階層などの第１の導電線６２２の他の階層は、図６Ｃに示される階層ｊ内のワード線の下に存在することができる。第１の導電線６２２および第２の導電線６２４は重畳し、それによって導電線のグリッドを形成する。

図６Ｃに示されるように、同心のメモリセル６４７は、図５に関して説明した構造と追加の同心の材料を備える以外は同様の構造であり、第１の導電線６２２と第２の導電線６２４が重畳する場所に形成され得る。すなわち、同心のメモリセル６４７は、第１の導電線６２２と第２の導電線６２４が交差するように見える場所に形成され得る。しかしながら、第１の導電線６２２および第２の導電線６２４は異なる階層に形成されるので、それらは実際には互いに交差しない。１つの同心のメモリセル６４７は、例えば複数の導電線階層（図６Ｃではｊによって示される）のうちのそれぞれの階層にあるワード線−ビット線の重畳箇所のそれぞれの近くに形成され得る。

図６Ｃは、第１の導電線６２２のそれぞれを貫通する、例えば第１の導電線６２２のそれぞれの中心線を貫通する導電延長部６５４の断面を示す。相変化材料（ＰＣＭ）などの記憶素子材料６５２、およびオボニック閾値スイッチ（ＯＴＳ）材料などのセル選択デバイス材料６５０は、導電延長部６５４の周囲に同心状に配置され得る。図６Ｃに１つの構成で示されるように、ヒーター材料６４５は、ヒーター材料６４５が記憶素子材料６５２に隣接するように、導電延長部６５４、記憶素子材料６５２および／またはセル選択デバイス材料６５０の周囲に同心状に配置され得る。記憶素子材料６５２とセル選択デバイス材料６５０の相対的配置は、図６Ａで示される配置が図６Ｃで逆であり（したがって、記憶素子材料６５２はヒーター材料６４５に隣接して配置される）、例えば図６Ａに関して説明された代替の構成であることに留意されたい。

ＰＣＭ記憶素子とＯＴＳのみを備える同心のメモリセル、例えば図６Ａで示される同心のメモリセル６４９の構造は、ＯＴＳとＰＣＭの間の界面全体に非晶質領域を完全に形成するために比較的高電流量が必要となり得る。同心のメモリセル６４９の円形の実装面形状の場合、動作体積は約２πｒ＊ｔＧＳＴ＊ｔＷＬであり、この中で２πｒは垂直の導電延長部６５４の円周であり、ｔＧＳＴはＰＣＭ材料６５２の厚みであり、ｔＷＬは第１の導電線６２２の厚みである。動作体積は、第１の導電線６２２に関する抵抗の増加を犠牲にして第１の導電線６２２をより薄くすることにより、減少させることができる。

本開示の複数の実施形態によれば、厚い第１の導電線６２２の材料（ヒーター材料６４５の厚みに対して厚い）に隣接して薄いヒーター材料６４５（第１の導電線６２２の材料の厚みに対して薄い）を堆積などによって形成することにより、第１の導電線６２２の大部分の抵抗全体を許容可能な大きさに実質的に維持しつつ、第１の導電線６２２の有効厚みを減少させることができる。

薄いヒーター材料６４５のみが記憶素子材料６５２および／またはセル選択デバイス材料６５０に接触し、第１の導電線６２２を貫通する電流をより小さい断面に集中させ、それによって記憶素子材料６５２内の局所的電流の流動を増加させるように同心のメモリセル６４７が構成され得る。第１の導電線６２２の比較的厚い断面は、第１の導電線６２２の抵抗を低くし、記憶素子材料６５２近くの比較的薄いヒーター材料６４５は、同心のメモリセル６４７における第１の導電線６２２の有効断面積を減少させて電流の流動を集中させる。このように、薄いヒーター材料６４５は、（比較的薄いヒーター材料６４５の厚みのために）相変化を受ける動作体積を効果的に減少させ、ジュール効果によって加熱するヒーターとして機能して、隣接する記憶素子材料６５２により集中したエネルギーおよび温度上昇を提供することができる。本開示では、「ヒーター材料」という用語は他の材料および構造から区別するために使用されているが、本開示の実施形態は、それ自体が温度を上昇させるヒーター材料に限定されない。すなわち、「ヒーター材料」は、電流の流動を集中させて相変化に関与する記憶素子材料６５２の体積を限定し、その電流集中が記憶素子材料６５２の特定の体積の局所的温度を上昇させることができる材料および／または構造を指定することを意図する。

本開示の同心のメモリセル、例えば図６Ａで示されるメモリセル６４９、図６Ｂで示されるメモリセル６７２、および図６Ｃで示されるメモリセル６４７、の有効サイズは、他のメモリセル構成と比較すると、記憶素子材料６５２および／またはセル選択デバイス材料６５０の同軸の配置および体積によって、大きくなり得る。このように、単一の同心のメモリセルは与えられたテクノロジーノードに関して最少のサイズであり得ない。しかしながら、追加の階層のそれぞれに関してワード線などの第１の導電線６２２およびビット線などの第２の導電線６２４を画定する必要がないので、製造工程は、アレイマスク数を比例的に増加させずに、メモリセルの複数の階層を積み重ねることを可能にする。

図６Ｃでは、セル選択デバイス材料６５０が導電延長部６５４に隣接して配置され、記憶素子材料６５２が記憶素子材料６５２に対して同心に配置されているが、本開示の実施形態は、それに限定されるものではなく、セル選択デバイス材料６５０、記憶素子材料６５２、およびヒーター材料６４５は、例えば逆の順番で配置され得る。

図６Ｃに示されるように、導電延長部６５４はまた、第２の導電線６２４の中心線上の場所を通過して垂直方向に延在するように配置され得る。しかしながら、実施形態は、それに限定されるものではなく、導電延長部６５４は、例えば図６Ｃで示される配置から水平方向の配置を若干変えることにより、第１の導電線の中心線をまだ貫通している状態で、中心線の場所から外れたそれぞれの第２の導電線６２４に結合され得る。

図６Ｃでは、第１の導電線６２２が材料の積層体内に形成されたそれぞれの階層において同心のメモリセル６４７が第１の導電線６２２の実装面形状内に位置付けられる。すなわち、導電延長部６５４、セル選択デバイス材料６５０、記憶素子材料６５２、およびヒーター材料６４５の断面は、これらの同心状に配置された材料が複数の階層のそれぞれに形成された第１の導電線６２２を貫通するとき、第１の導電線６２２の実装面形状内に全体的に位置付けられる。

複数の実施形態によれば、第１の導電線６２２の導電性を改善し、さらに第１の導電線６２２を貫通する同心のメモリセル６４７を形成する材料の不整合の問題を最小限にして階層の第１の導電線６２２の材料によって断面を完全に囲むために、記憶素子材料６５２およびセル選択デバイス材料６５０が第１の導電線６２２の材料よりも抵抗性であるので、第１の導電線６２２は、可能な最少サイズよりも大きな寸法を有するように形成され得る。

図６Ｃに示される切断線Ｂ−Ｂは、図９Ａ〜９Ｃに示される図のための参照を提供する。

図６Ｄは、本開示の複数の実施形態に従って導電線のグリッド内に部分的にある同心のヒーター材料を有する同心のメモリセル６７３の場所を示す。図６Ｄは、メモリアレイ６７１の一部分の上面図を示す。同心のヒーター材料を有する同心のメモリセルは、図６Ｃに関して上述されている。第１の導電線６２２と第２の導電線６２４の重畳箇所との同心のメモリセルの不整合は、図６Ｂに関して上述され、同心のメモリセルの全て未満が特定の第１の導電線６２２によって囲まれるように、同心のメモリセルが第１の導電線６２２と交差する。これらの特徴は、図６Ｄの同心のメモリセル６７３に関して示されているように、組み合わせることができる。このように、第１の導電線６２２の導電性の改善および動作体積の減少に伴うプログラミングエネルギー必要量の減少は、同時に得ることができる。

図７Ａ〜Ｃは、本開示の複数の実施形態に従って、図６Ａで示される同心のメモリセル６４９などの同心のメモリセルの３次元メモリアレイ７６０を形成するための単純化された工程フローを示す。図７Ａ〜Ｃに示される図は、図６Ａに示される切断線Ａ−Ａに沿う。図７Ａは、基板材料などのエッチング停止材料７６２の上の複数の交互する誘電体などの絶縁材料７４８と導電材料７２２（第１の導電線が形成される）の堆積などの形成を示す。

孔などのバイア７６４は、例えば交互する絶縁材料７４８と導電材料７２２を貫通し、例えばエッチング停止材料７６２で停止するように形成、例えば、エッチングされ得る。第１の導電材料７２２として得られる領域がバイアの形成で除去される領域から除外されるように、バイアの形成によって導電材料７２２の一部分を除去することができる。しかしながら前述のように、第１の導電材料７２２の「実装面形状」という用語は、貫通するバイア、例えば第１の導電材料７２２の実装面形状を全体的にまたは部分的に貫通するバイア、を形成する直前の第１の導電材料７２２の境界を指す。

図７Ｂでは、バイア７６４が次にオボニック閾値スイッチ（ＯＴＳ）材料などのセル選択デバイス材料７５０、相変化材料（ＰＣＭ）などの記憶素子材料７５２、および金属材料などの導電延長部材料７５４を堆積などによって形成することによって満たされ、最終的に、図７Ｂに示されるように、セル選択デバイス材料７５０および記憶素子材料７５２は、導電延長部材料７５４の周囲に同心状になる。上述のように、例えば接着層または材料の相互拡散に対する障壁を形成するために、セルデバイス選択材料７５０、記憶素子材料７５２、および／または導電延長部材料７５４の前、後および／または間に、他の材料を堆積などによって形成してもよい。

図７Ｃでは、エッチングおよび／または化学的機械的研磨（ＣＭＰ）などによって、セル選択デバイス材料７５０、記憶素子材料７５２、および導電延長部材料７５４を上方の、例えば最後の、絶縁材料７４８の上から除去し、個別の同心のメモリセル７４９を互いに分離させる。ビット線などの第２の導電線７２４は、満たされたバイアの上に形成することができ、第２の導電線７２４は導電延長部材料７５４に通信可能に結合する。

複数の実施形態によれば、第２の導電線７２４は、代わりに、例えば導電延長部材料７５４を直接にパターン化およびエッチングすることにより、上方の絶縁材料７４８の上および第２の導電線７２４の下の適所にセル選択デバイス材料７５０および記憶素子材料７５２を残す自己整合エッチングを使用して形成することができる。別の実施形態によれば、第２の導電線７２４を形成するためにダマシンプロセスを使用することもできる。

図８Ａ〜Ｃは、本開示の複数の実施形態に従って、分離したスイッチングデバイスを備えた同心のメモリセルの３次元メモリアレイ８６６を形成するための単純化された工程フローを示す。図７Ｃに示されるように、同心のメモリセルの最も外側の半径方向の位置に堆積されたセル選択デバイス材料７５０は、第１の導電線７２２の異なる階層の間に垂直方向に連続している。図８Ａ〜Ｃに示される工程フローにより、同心のメモリセルの最も外側の半径方向の位置に堆積されて離散したメモリセルに関連するセル選択デバイス材料は、異なる階層（異なる第１の導電線に対応する）の間に分離される。

図８Ａ〜Ｃに示される図は、図６Ａに示される切断線Ａ−Ａに沿う。本明細書では、異なる同心のメモリセルの間の分離は、セル選択デバイス材料に関して説明されているが、記憶素子材料が同心のメモリセルの最も外側の半径方向の位置に位置付けられて、記憶素子材料が異なる同心のメモリセルの間に分離されるように、セル選択デバイス材料と記憶素子材料の相対的な半径方向の場所は交換可能である。

図８Ａは、エッチング停止材料８６２の上の、複数の交互する誘電体などの絶縁材料８４８と導電材料８２２の堆積を示す。第１の導電材料８２２として得られる領域がバイアの形成で除去される領域から除外されるように、バイアの形成によって導電材料８２２の一部分を除去することができる。しかしながら、前述のように、第１の導電材料８２２の「実装面形状」という用語は、貫通するバイア、例えば第１の導電材料８２２の実装面形状を全体的にまたは部分的に貫通するバイア、を形成する直前の第１の導電材料８２２の境界を意味する。孔などのバイアは、（バイア７６４に関して図７Ａで示されるのと同様に）交互する絶縁材料８４８と導電材料８２２を貫通し、例えばエッチング停止材料８６２で停止するようにエッチングされ得る。バイアの形成中または後に、導電材料８２２を窪ませて図８Ａで示されるバイア８６８の構成を得る。導電材料８２２内の凹部８６９は、ウェットエッチングなどの無指向性エッチングなどによるバイア８６８内の導電材料８２２の露出領域の選択的エッチングを使用して形成することができる。

図８Ｂは、バイア８６８内およびその側壁上に堆積して、図示のように、第１の導電線を備える窪んだ導電材料８２２によって残された領域を満たす、セル選択デバイス材料８５５を示す。

図８Ｃは、ドライエッチングなどの指向性エッチングなどによって、上面すなわち上方の絶縁材料８４８の上から除去され、かつバイアの側壁から除去されたセル選択デバイス材料８５５を示す。これによって、セル選択デバイス材料８５５は、窪んだ導電材料８２２によって残された離散した領域内のみに残される。次に、図示のように、ＰＣＭなどの記憶素子材料８５２、および金属垂直ビット線延長部などの導電延長部８５４の材料をバイア内に形成することができる。図８Ａ〜Ｃに関して示された工程によれば、セル選択デバイス材料８５５は、第１の導電線８２２の交差箇所に第２の導電線の導電延長部８５４および記憶素子材料８５２の周囲の複数の離散したリング構造としてのみ形成され、これにより、垂直方向に隣接する同心のメモリセル８６７の間の電気的漏れおよび干渉が低減される。図７Ｃに関して説明したように、記憶素子材料８５２および導電延長部８５４の材料は、さらに処理することができ、その上にビット線などの第２の導電線が形成され得る。

図９Ａ〜Ｃは、本開示の複数の実施形態に従って、ヒーター材料を有する同心のメモリセル９９４の３次元メモリアレイ９８０を形成するための単純化された工程フローを示す。図９Ａ〜Ｃに関して示されて説明されている形成プロセスは、追加のヒーター材料が含まれること以外、図８Ａ〜Ｃに関して示されて説明された形成プロセスと同様である。図９Ａ〜Ｃに示される図は、図６Ｃに示される切断線Ｂ−Ｂに沿う。図６Ｃに関して説明したように、同心のメモリセル９９４の構成は、記憶素子材料９５２および減少した動作体積に伴う減少したプログラミングエネルギー必要量を達成するために隣接して配置されるヒーター材料９４５を備える。

図９Ａは、エッチング停止材料９８２の上の、複数の交互する誘電体などの絶縁材料９４８、ヒーター材料９４５、および導電材料９２２の堆積を示す。第１の導電材料９２２として得られる領域がバイアの形成で除去される領域から除外されるように、バイアの形成によって導電材料９２２の一部分を除去することができる。しかしながら前述のように、第１の導電材料９２２の「実装面形状」という用語は、貫通するバイア、例えば第１の導電材料９２２の実装面形状を全体的にまたは部分的に貫通するバイア、を形成する直前の第１の導電材料９２２の境界を意味する。バイア９９０は、交互する絶縁材料９４８と、ヒーター材料９４５と、導電材料９２２とを貫通し、例えばエッチング停止材料９８２で停止するように、エッチングされ得る。

バイア９９０の形成（バイア８６８に関して図８Ａに示される形成と同様）中または後に、導電材料９２２を窪ませて図９Ａで示される構成を得ることができる。導電材料９２２内の凹部９６９は、ウェットエッチングなどの無指向性エッチングなどにより、バイア内の導電材料９２２の露出領域の選択的エッチングを使用して形成され得る。無指向性エッチングは、導電材料９２２に対して特異的であり得るが、導電材料９２２と異なる材料であり得るヒーター材料９４５に対しては特異的でない（または特異性が少ない）。

絶縁材料９９２は、バイア９９０内に側壁上も含めて堆積させることができ、窪んだ導電材料９２２（第１の導電線を含む）によって残された領域などの凹部９６９を満たす。これは、図８Ｂに示されるように、凹部８６９内にセル選択デバイス材料８５５を堆積させることと異なることに注意されたい。図９Ｂに示されるように、ドライエッチングなどの指向性エッチングなどによって、絶縁材料９９２を上面すなわち上方の絶縁材料９４８の上から除去し、かつバイア９９０の側壁から除去して、窪んだ導電材料９２２によって残された離散した領域などの凹部９６９内のみに絶縁材料９９２を残し、同時にバイア９９０の側壁にヒーター材料９８８の一部分を露出させる。

複数の代替の実施形態によれば、導電材料９２２内に凹部９６９を形成し、絶縁材料９９２を堆積させ、エッチングによって凹部９６９内の絶縁材料９９２以外の全てを除去するのではなく、導電材料９２２（凹部９６９の形成を含む、または含まない）を選択的に酸化させて絶縁材料９９２を形成してもよい。

図９Ｃにおいて、バイア９９０は、次に相変化材料（ＰＣＭ）（図６Ｃに示される記憶素子材料６５２に対応する）などの記憶素子材料９５２と、オボニック閾値スイッチ（ＯＴＳ）材料（図６Ｃに示されるセル選択デバイス材料６５０に対応する）などのセル選択デバイス材料９５０と、金属材料（図６Ｃに示される導電延長部６５４に対応する）などの導電延長部材料９５４と、を堆積などによって形成することによって満たすことができ、結果的に、セル選択デバイス材料９５２および記憶素子材料９５０は、バイア９９０内の導電延長部材料９５４の周囲に同心になり、記憶素子材料９５２はヒーター材料９４５に隣接する。

第１の導電線材料９２２を窪ませて残された領域が絶縁材料９９２で満たされるので、第１の導電線９２２内を流れる電流は、全て同心のメモリセルの近傍に比較的小さい断面積を有するヒーター材料９４５に送られ、それにより、図９Ｃの９９９に示されるように、相変化に関与する記憶素子材料９５２の小さい体積に向かって電流を集中させる。図６Ｃに関して詳細に前述したように、ヒーター材料９４５の使用は、記憶素子材料９５２の近傍の第１の導電線９２２の厚みを効果的に減少させ、それにより、相変化でより小さい動作体積を関与させる、さらにヒーター材料９４５内の電流密度を増加させ、ジュール効果によって発熱して記憶素子材料９５０にエネルギーを転送し、すなわち温度を上昇させる。このように、ヒーター材料９４５は、ヒーターとして作用することができるので、そのように命名される。

セル選択デバイス材料９５０、記憶素子材料９５２、および導電延長部材料９５４は、さらに処理することができ、図７Ｃに関して説明したように、その上に、ビット線などの第２の導電線が形成され得る。

図９Ｄは、本開示の複数の実施形態に従って、仲介ヒーター材料を備えてワード線などの第１の導電線を有する同心のメモリセル９９３の三次元メモリアレイ９８１を形成するための工程フローの結果を示す。同心のメモリセルに隣接するヒーター材料を形成するための１つのプロセスに関して図９Ａ〜Ｃを考慮すると、第１の導電線に仲介するヒーター材料を形成するための代替のプロセスは、図９Ｄに示される構成を図９Ｃに示される構成と比較して考察することにより理解されるであろう。

図９Ｄに示されるメモリアレイ９８１の構成は、エッチング停止材料９８２の上に、誘電体などの絶縁材料９４８、導電材料９８５、ヒーター材料９４５、および導電材料９８５からなる複数の段を堆積させることによって形成され得る。２つの導電材料９８５は、間に配設された、例えば第１の導電線に仲介するヒーター材料９４５を有するワード線などの第１の導電線を備える。

バイア９９０は、絶縁材料９４８と、導電材料９８５などの仲介ヒーター材料を有する第１の導電線と、ヒーター材料９４５と、導電材料９８５とからなる複数の段を貫通してエッチングすることができる（バイア８６８に関して図８Ａに示されるのと同様）。導電材料９８５は、それぞれウェットエッチングなどの無指向性エッチングを使用して窪まされ、それぞれのヒーター材料９４５は、ヒーター材料９４５の上下に隣接する導電材料９８５内に凹部９６９を有することができる以外は、図９Ａに示された結果と同様である。無指向性エッチングは、導電材料９８５に対して特異的であり得るが、導電材料９８５と異なる材料であり得るヒーター材料９４５に対しては特異的でない（または特異性が少ない）。

絶縁材料９９１は、バイア内とその側壁上も含めて堆積させることができ、導電材料９８５の端部を超えて延在するヒーター材料９４５の上下の窪んだ導電材料９８５によって残された領域を満たす。絶縁材料９９１は、ドライエッチングなどの指向性エッチングなどによって、上面すなわち上方の絶縁材料９４８の上から除去され、かつバイアの側壁から除去することができ、ヒーター材料９４５の真上および真下の窪んだ導電材料９８５によって残された離散した領域内のみに絶縁材料９９１を残し得る。

得られたバイアは、次に相変化材料（ＰＣＭ）などの記憶素子材料９５２と、オボニック閾値スイッチ（ＯＴＳ）材料などのセル選択デバイス材料９５０と、金属材料などの導電延長部材料９５４と、を堆積などによって形成することによって満たすことができ、結果的に、図９Ｄに示されるように、セル選択デバイス材料９５０および記憶素子材料９５２は、導電延長部材料９５４の周囲に同心になる。図６Ｃに関して詳細に説明したように、ヒーター材料９４５の使用は、記憶素子材料９５２の近傍の第１の導電線９２２の厚みを効果的に減少させ、それによって、相変化により小さい動作体積を関与させる、さらにヒーター材料９４５内の電流密度を増加させ、ジュール効果によって発熱して記憶素子材料９５２にエネルギーを転送し、すなわち温度を上昇させる。このように、ヒーター材料９４５は、ヒーターとして作用することができるので、そのように命名される。

動作時、第１の導電線すなわち導電材料９８５を流れる電流は、全て同心のメモリセルの近傍の比較的小さい断面積を有するヒーター材料９４５に送られ、それによって、図９Ｃの９９７に示されるように、相変化に関与する記憶素子材料９５２のより小さい体積に向かって電流を集中させる。セル選択デバイス材料９５０、記憶素子材料９５２、および導電延長部材料９５４は、さらに処理することができ、図７Ｃに関して説明したように、その上にビット線などの第２の導電線が形成され得る。

図９Ａ〜Ｄに関して説明したように、ヒーター材料の使用は、図６Ｃで示される場所などの第１および第２の導電線の重畳箇所内で、第１の導電線によって完全に囲まれて交差するように形成されるバイアに適用することができる、または、とりわけ図６Ｄに示される場所などの第１の導電線によって完全には囲まれずに一部分のみと交差するように形成されるバイアに適用することができる。

「不整合」の、例えば第１の導電線によって完全に囲まれるように第１の導電線と交差しない、垂直の導電延長部は、バイアの半円周などの円周の一部分のみがワード線などの与えられた第１の導電線と相互作用するので、動作領域を効果的に減少させる。「不整合」の垂直の導電延長部を有する実施形態はまた、第１の導電線の幅のより小さい部分がバイアの形成によって影響を受けるので第１の導電線の幅が比較的、より狭くされ得るということにより、メモリセル空間を縮小することができる。

ＯＴＳなどのセル選択デバイス材料とＰＣＭなどの記憶素子材料との間の表面積の量が減少するが、これらの二つの材料の間の比較的大きな電流が記憶素子材料の全体積を非晶質化するために使用され得る。動作体積は、約２πｒ＊ｔＧＳＴ＊ｔＷＬであり、２πｒは隣接する材料（円周の一部のみが記憶素子材料と相互作用する構成に関してさらに調整可能である）との界面における記憶素子材料の円周の（部分）であり、ｔＧＳＴは動作可能な記憶素子材料の厚みであり、ｔＷＬはワード線などの有効な第１の導電線の厚みである。図９Ａ〜Ｄに関して示される実施形態に基づき、有効な第１の導電線の厚みは、第１の導電線抵抗全体を許容可能に維持したままで、ヒーター材料９４５の厚み、ｔＨまで縮小させることができる。

いくつかの実施形態によれば、それぞれの階に関して、ＧＳＴのようなＰＣＭなどの記憶素子材料の薄層は、図９Ｃに示されるヒーター材料構成と同様に第１の導電線材料と直接に接触するなど第１の導電線材料に通信可能に結合するように平坦に堆積させることができる、または、図９Ｄに示されるヒーター材料構成と同様に第１の導電線材料の２つの層の間に挟むことができる。バイアの側壁に位置する第１の導電線材料の端部は、選択的なエッチング、またはセル選択デバイス材料を介する酸化によって窪まされ、絶縁され得る（図９Ａ〜Ｄに関して前述したが、図９Ｄでは、記憶素子材料は９５４などの垂直導電延長部材料まで延在する）。明瞭化のために、得られる構造は、記憶素子材料が図９Ｃおよび図９Ｄでは参照番号９４５に対応する部分によって表され、かつ参照番号９５２に対応する部分が存在しないという改変も含めて、前述のように図９Ｃおよび９Ｄに示された構造と同様である。

いくつかの実施形態によれば、３次元メモリアレイは、少なくとも絶縁材料によって互いに分離された複数の階層に記憶素子材料に隣接する複数の第１の導電線を備える積層体を備えることができる。記憶素子材料は、端部などに複数の第１の導電線のそれぞれに対して突出部を形成する。少なくとも１本の導電延長部は、複数の第１の導電線に対して実質的に直角に延在し、記憶素子材料に隣接して配置され得る。セル選択材料は、記憶素子材料の突出部と少なくとも１本の導電延長部との間のバイア内に形成され得る。

この実施形態は、セル選択材料および導電延長部材料などの二つの材料だけが垂直ＢＬ部分内にあるので、セル寸法全体を縮小することができる。この実施形態はまた、メモリセルの動作可能な記憶素子材料の体積を第１の導電線と垂直の導電延長部との間に限定し、動作可能な記憶素子材料の体積を２πｒ＊ｔＧＳＴ＊ＥＸＴＷＬに縮小する、２πｒは隣接する材料（円周の一部のみが記憶素子材料と相互作用する構成に関してさらに調整可能である）との界面における記憶素子材料の円周の（部分）であり、ｔＧＳＴは動作可能な記憶素子材料の厚みであり、ＥＸＴＷＬは比較的厚い低抵抗の第１の導電線材料からのＧＳＴなどの薄い記憶素子材料の延長部である。

特定の実施形態を本明細書では図示して説明したが、当業者であれば、同一の結果を達成するように算定した配置により図示した特定の実施形態を置換できることを理解するであろう。本開示は、本開示の種々の実施形態の適合化または変形にも及ぶように意図されている。これまでの説明は解説的に行ったのであって、限定的なものではないことを理解すべきである。上述の実施形態の組合せ、および本明細書で特定的に説明しなかった他の実施形態も、当業者にとっては上記の説明を見直した際に明らかになるであろう。本開示の種々の実施形態の範囲は、上述の構造体および方法を用いる他の用途も含む。したがって、本開示の種々の実施形態の範囲は、添付した特許請求の範囲を参照して、そのような特許請求の範囲の権利が有効な全ての均等物も共にして、決定されるべきである。

以上の詳細な説明では、本開示を合理的に説明する目的のために、種々の特長を共に単一の実施形態にまとめた。この開示方法は、本開示の開示した実施形態が各特許請求の範囲で明記したより多数の特長を用いなければならないとの意図を反映するように解されるべきではない。むしろ、以下の特許請求の範囲が反映するように、発明主題は、開示された単一の実施形態の全特長より少なく存在する。したがって、以下の特許請求の範囲はここに詳細の説明に含められて、各特許請求の範囲はそれ自体で別個の実施形態として有効に存在する。

Claims (18)

1. 少なくとも１つの絶縁材料によって互いに絶縁された複数の階層にそれぞれ配置される複数の第１の導電線を備える積層体と、
   前記複数の階層の積層方向に沿って延在するように配置される少なくとも１本の導電延長部であって、前記複数の第１の導電線のうちの少なくとも１本の一部分と交差するように配置される、少なくとも１本の導電延長部と、
   前記少なくとも１本の導電延長部の一端に接続される第２の導電線と、
   前記少なくとも１本の導電延長部の側壁から他端にかけて延存して形成される記憶素子材料と、
   前記少なくとも１本の導電延長部の前記側壁から前記他端にかけて、間に前記記憶素子材料を介在して形成されるセル選択材料と、
   を備える、３次元メモリアレイ。
2. 前記記憶素子材料が前記少なくとも１本の導電延長部の周囲に同心状に形成される、請求項１に記載のメモリアレイ。
3. 前記セル選択材料が前記少なくとも１本の導電延長部の周囲に同心状に形成される、請求項１又は２に記載のメモリアレイ。
4. 前記少なくとも１本の導電延長部が前記複数の第１の導電線のうちの前記少なくとも１本を貫通する、請求項１乃至３のいずれか一項に記載のメモリアレイ。
5. 前記第２の導電線が、前記複数の階層と異なる階層に前記複数の第１の導電線に対して実質的に直角に延在するように形成される、請求項１乃至４のいずれか一項に記載のメモリアレイ。
6. 前記異なる階層が前記積層体の上に形成されることを特徴とする請求項５に記載のメモリアレイ。
7. 前記記憶素子材料が相変化材料（ＰＣＭ）であり、前記セル選択材料がオボニック閾値スイッチ（ＯＴＳ）材料である、請求項１乃至６のいずれか一項に記載のメモリアレイ。
8. 前記複数の階層の各々が、ヒーター材料を含む、請求項１乃至７のいずれか一項に記載のメモリアレイ。
9. 前記記憶素子材料は、前記少なくとも１本の導電延長部の前記他端の全体を覆い、前記セル選択材料は、前記少なくとも１本の導電延長部の前記他端の全体を前記記憶素子材料を介在して覆う、請求項１に記載のメモリアレイ。
10. 前記少なくとも１本の導電延長部が、前記複数の第１の導電線のうちの複数の線を貫通するように配置される、請求項１乃至９のいずれか一項に記載のメモリアレイ。
11. 互いに積層された複数の階層を含む積層体であって、それぞれが、互いに実質的に並行に延伸する複数の第１の導電線を含み、前記複数の階層の一つに形成された前記複数の第１の導電線のそれぞれは、前記複数の階層の他の階層に形成された対応する第１の導電線と前記複数の階層の積層方向に実質的に並んで配置される、積層体と、
    前記積層体に形成された複数のバイアであって、それぞれが、前記積層方向に並んで配置された対応する複数の第１の導電線の各々の一部を貫通するように形成された、複数のバイアと、
    それぞれが、前記複数のバイアの対応するバイアを埋めるように形成されるともに、一端面、他端面およびこれらの間の側壁面を有する、複数の導電延長部と、
    各々が、前記複数の導電延長部の対応する導電延長部の前記側壁面から前記他端面に渡って形成される複数の記憶素子材料と、
    各々が、前記複数の導電延長部の対応する導電延長部の前記側壁面から前記他端面に渡って、これらとの間に前記複数の記憶素子材料のうちの対応する記憶素子材料を介在しつつ形成される複数のセル選択材料と、
    を備える、
    ３次元メモリアレイ。
12. 前記積層体の上に形成され、それぞれが、前記複数の第１の導電線に実質的に直交する複数の第２の導電線を含み、前記複数の第２の導電線のそれぞれは、前記複数の前記導電延長部のうちの対応する少なくとも一つの導電延長部の前記一端面と接続されている、請求項１１に記載のメモリアレイ。
13. 前記記憶素子材料が相変化材料（ＰＣＭ）であり、前記セル選択材料がオボニック閾値スイッチ（ＯＴＳ）材料である、請求項１１又は１２に記載のメモリアレイ。
14. 前記複数の記憶素子材料の各々は、前記対応する導電延長部の前記他端の全体を覆って形成され、前記複数のセル選択材料の各々は、前記対応する導電延長部の前記他端の全体を、前記複数の記憶素子材料のうちの対応する記憶素子材料を介在しつつ、覆って形成される、請求項１１から１３のいずれか一項に記載のメモリアレイ。
15. メモリアレイを形成する方法であって、
    絶縁材料によって互いに絶縁された複数の第１の導電線を備える積層体であって、前記複数の第１の導電線は、第１の方向に沿って並んで配置される積層体を形成することと、
    前記積層体を貫通するバイアであって、その少なくとも一部が前記複数の第１の導電線のそれぞれを貫通するような、バイアを形成することと、
    前記バイアの内壁及び底面に沿ってセル選択材料を前記バイアを埋め尽くすことなく形成することと、
    前記バイアの前記内壁及び前記底面に沿って、これらとの間に前記セル選択材料を介在させて、前記バイアを埋め尽くすことなく前記バイアの一部を残すように記憶素子材料を形成することと、
    前記バイアの前記一部を導電材料で埋めることにより、その底面および側面が前記セル選択材料及び前記記憶素子材料の両方で覆われる、導電延長部を形成することと、
    前記積層体の上に、前記導電延長部の表面に接続された第２の導電線を形成することと、を含む、方法。
16. メモリアレイを形成する方法であって、
    絶縁材料によって互いに絶縁された複数の第１の導電線を備える積層体であって、前記複数の第１の導電線は、第１の方向に沿って並んで配置される積層体を形成することと、
    前記積層体を貫通するバイアであって、その少なくとも一部が前記複数の第１の導電線のそれぞれを貫通するような、バイアを形成することと、
    前記バイアにより露出された前記複数の第１の導電線の露出部分を除去することにより、前記複数の第１の導電線に複数の凹部をそれぞれ形成することと、
    前記バイアの底部を含む内面に、前記複数の凹部のそれぞれを埋めながら、セル選択材料層を連続的に形成することと、
    前記セル選択材料層を選択的に除去することにより、前記複数の凹部のそれぞれに限定して複数のセル選択材料を残すことと、
    前記バイアの底部を含む内面および前記複数のセル選択材料のそれぞれの前記バイア側の面に沿って、記憶素子材料を前記バイアを埋め尽くすことなく前記バイアの一部を残したまま形成することと、
    前記バイアの一部を導電材料で埋めることと、
    を含む、方法。
17. 複数の階層のそれぞれで複数の位置に位置付けられるように配置される複数の第１の導電線であって、前記複数の第１の導電線のうちの複数の線が前記複数の位置のそれぞれで互いの上に積み重ねられる、複数の第１の導電線と、
    前記複数の第１の導電線の上に形成され、かつ前記複数の第１の導電線に対して実質的に直角に配置される複数の第２の導電線であって、前記複数の第２の導電線のそれぞれが前記複数の第２の導電線および前記複数の第１の導電線に対して実質的に直角に延在するように配置される少なくとも１本の導電延長部に結合されて、前記導電延長部の少なくとも一部分がそれぞれの位置で互いの上に積み重ねられた前記複数の第１の導電線の一部を貫通する、複数の第２の導電線と、
    前記導電延長部のそれぞれの周囲に形成される、記憶素子材料と、
    前記導電延長部のそれぞれの周囲に形成される、セル選択材料と、を備え、
    それぞれの導電延長部が前記複数の第２の導電線のうちの１本のみに結合される、とともに
    前記複数の第１の導電線のそれぞれに、前記複数の第１の導電線が積み重ねられる方向に隣接して通信可能に結合されるヒーター材料をさらに備え、前記ヒーター材料が前記積み重ねられる方向に沿った断面において、前記複数の第１の導電線の１本よりも小さい断面積を有し、前記ヒーター材料が前記複数の第１の導電線のそれぞれの１本と前記記憶素子材料との間に直列に配置される、
    ３次元メモリアレイ。
18. メモリアレイを形成する方法であって、
    積層方向に沿ってヒーター材料に隣接する複数の第１の導電線であって、第１の絶縁材料によって互いに分離される、ヒーター材料に隣接する前記第１の導電線を備える積層体を形成することと、
    バイアの少なくとも一部が前記複数の第１の導電線のそれぞれおよび隣接するヒーター材料を貫通するように前記積層体を貫通するバイアを形成することと、
    前記バイアの壁内の前記第１の導電線のそれぞれの露出領域に凹部を形成することと、
    前記凹部内に第２の絶縁材料を形成することと、
    前記ヒーター材料と接触するが前記第１の導電線とは接触せずに記憶素子材料を前記第１の絶縁材料および前記バイア内の前記凹部内に形成された前記第２の絶縁材料の上に形成することと、
    前記記憶素子材料の上にセル選択材料を形成することと、
    前記バイア内のセル選択材料の上に導電延長部を、前記セル選択材料および前記記憶素子材料がその周囲にあるように形成することと、
    前記複数の第１の導電線および前記導電延長部の上に第２の導電線を形成することと、
    を含む、方法。

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