JP5832057B1 - 記憶装置、半導体装置、及び記憶装置、半導体装置の製造方法 - Google Patents
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Abstract
Description
第1の柱状半導体層と、
前記第1の柱状半導体層の周囲に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の周囲に形成されたゲート電極と、
前記ゲート電極に接続されたゲート配線と、
前記第1の柱状半導体層の上部に形成された第1の拡散層と、
前記第1の柱状半導体層の下部に形成された前記第2の拡散層と、
前記第1の拡散層上に形成された それぞれが、柱状の相変化層、前記柱状の相変化層を取り囲むリセットゲート絶縁膜、前記リセットゲート絶縁膜を取り囲むリセットゲートを有する記憶素子であって、2行以上2列以上配置された記憶素子と、
を備え、
前記リセットゲートが行方向且つ列方向に接続され、
前記リセットゲートがヒーターであることを特徴とする。
さらに、前記ゲート電極と前記ゲート配線の周囲と底部に形成された前記ゲート絶縁膜を有し、
前記ゲート電極は金属であり、前記ゲート配線は金属であり、前記ゲート配線は前記フィン状半導体層に直交する方向に延在し、前記第2の拡散層は前記フィン状半導体層に更に形成される。
前記第2の柱状半導体層の周囲に形成された金属からなるコンタクト電極と、
前記コンタクト電極に接続された前記フィン状半導体層に直交する方向に延在する金属からなる前記コンタクト配線と、
前記フィン状半導体層と前記第2の柱状半導体層の下部に形成された前記第2の拡散層と、
をさらに備え、
前記コンタクト電極は前記第2の拡散層と接続することができる。
半導体基板の上に、2行以上2列以上の柱状の相変化層と下部電極を形成し、前記柱状の相変化層と前記下部電極を取り囲むようリセットゲート絶縁膜を形成し、2行以上2列以上の記憶装置として動作する柱状の相変化層を取り囲むようリセットゲートを形成する第6工程を有することを特徴とする。
半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第1の絶縁膜を形成する第1工程と、
前記第1工程の後、前記フィン状半導体層の周囲に第2の絶縁膜を形成し、前記第2の絶縁膜の上に第1のポリシリコンを堆積し平坦化し、ゲート配線と第1の柱状半導体層と第2の柱状半導体層とコンタクト配線を形成するための第2のレジストを、前記フィン状半導体層の方向に対して垂直の方向に形成し、前記第1のポリシリコンと前記第2の絶縁膜と前記フィン状半導体層をエッチングすることにより、第1の柱状半導体層と前記第1のポリシリコンによる第1のダミーゲートと第2の柱状半導体層と前記第1のポリシリコンによる第2のダミーゲートを形成する第2工程と、
前記第2工程の後、前記第1の柱状半導体層と前記第2の柱状半導体層と前記第1のダミーゲートと前記第2のダミーゲートの周囲に第4の絶縁膜を形成し、前記第4の絶縁膜の周囲に第2のポリシリコンを堆積し、エッチングをすることにより、前記第1のダミーゲートと前記第1の柱状半導体層と前記第2のダミーゲートと前記第2の柱状半導体層の側壁に残存させ、第3のダミーゲートと第4のダミーゲートを形成する第3工程と、
前記フィン状半導体層上部と前記第1の柱状半導体層下部と前記第2の柱状半導体層下部に第2の拡散層を形成し、前記第3のダミーゲートと前記第4のダミーゲートとの周囲に、第5の絶縁膜を形成し、エッチングし、サイドウォール状に残存させ、前記第5の絶縁膜からなるサイドウォールを形成し、前記第2の拡散層上に金属と半導体の化合物を形成する第4工程と、
前記第4工程の後、層間絶縁膜を堆積し平坦化し、前記第1のダミーゲートと前記第2のダミーゲートと前記第3のダミーゲートと前記第4のダミーゲートとの上部を露出し、前記第1のダミーゲートと前記第2のダミーゲートと前記第3のダミーゲートと前記第4のダミーゲートとを除去し、前記第2の絶縁膜と前記第4の絶縁膜を除去し、ゲート絶縁膜を前記第1の柱状半導体層の周囲と前記第2の柱状半導体層の周囲と前記第5の絶縁膜の内側に形成し、前記第2の柱状半導体層の底部周辺のゲート絶縁膜を除去するための第4のレジストを形成し、前記第2の柱状半導体層の底部周辺のゲート絶縁膜を除去し、金属を堆積し、エッチバックを行い、前記第1の柱状半導体層の周囲にゲート電極及びゲート配線を形成し、前記第2の柱状半導体層の周囲にコンタクト電極及びコンタクト配線を形成する第5工程と、
前記第5工程の後、第2の層間絶縁膜を堆積し、平坦化し、前記第1の柱状半導体層上部を露出し、露出した前記第1の柱状半導体層の上に柱状の相変化層と下部電極を形成し、前記柱状の相変化層と前記下部電極を取り囲むようリセットゲート絶縁膜を形成し、記憶装置として動作する前記柱状の相変化層を取り囲むようリセットゲートを形成する第6工程と、
を有することを特徴とする半導体装置の製造方法。
102.第1のレジスト
103.第1のレジスト
104.フィン状シリコン層
105.フィン状シリコン層
106.第1の絶縁膜
107.第2の絶縁膜
108.第2の絶縁膜
109.第1のポリシリコン
110.第3の絶縁膜
111.第2のレジスト
112.第2のレジスト
113.第2のレジスト
114.第3の絶縁膜
115.第3の絶縁膜
116.第3の絶縁膜
117.第1のダミーゲート
118.第2のダミーゲート
119.第1のダミーゲート
123.第2の絶縁膜
124.第2の絶縁膜
125.第2の絶縁膜
126.第2の絶縁膜
127.第2の絶縁膜
128.第2の絶縁膜
129.第1の柱状シリコン層
130.第2の柱状シリコン層
131.第1の柱状シリコン層
132.第1の柱状シリコン層
133.第2の柱状シリコン層
134.第1の柱状シリコン層
135.第4の絶縁膜
136.第2のポリシリコン
137.第3のダミーゲート
138.第4のダミーゲート
139.第3のダミーゲート
140.第4の絶縁膜
141.第4の絶縁膜
142.第4の絶縁膜
143a.第2の拡散層
143b.第2の拡散層
143c.第2の拡散層
143d.第2の拡散層
144.第5の絶縁膜
145.サイドウォール
146.サイドウォール
147.サイドウォール
148.金属と半導体の化合物
149.金属と半導体の化合物
150.金属と半導体の化合物
151.金属と半導体の化合物
152.金属と半導体の化合物
153.金属と半導体の化合物
154.金属と半導体の化合物
155.金属と半導体の化合物
156.金属と半導体の化合物
157.金属と半導体の化合物
158.金属と半導体の化合物
159.層間絶縁膜
160.ゲート絶縁膜
161.第4のレジスト
162.ゲート絶縁膜
163.ゲート絶縁膜
164.ゲート絶縁膜
165.ゲート絶縁膜
166.ゲート絶縁膜
167.金属
168a.ゲート電極
168b.ゲート配線
169a.コンタクト電極
169b.コンタクト配線
170a.ゲート電極
170b.ゲート配線
171.第2の層間絶縁膜
175.金属
175a.下部電極
175b.下部電極
175c.下部電極
175d.下部電極
176.抵抗が変化する膜
176a.柱状の相変化層
176b.柱状の相変化層
176c.柱状の相変化層
176d.柱状の相変化層
177.窒化膜
177a.窒化膜
177b.窒化膜
177c.窒化膜
177d.窒化膜
178.第5のレジスト
179.第5のレジスト
180.第5のレジスト
181.第5のレジスト
182.リセットゲート絶縁膜
183.金属
184.第3の層間絶縁膜
185.金属
185a.ビット線
185b.ビット線
186.第6のレジスト
187.第6のレジスト
301.第3のレジスト
302.第1の拡散層
303.第1の拡散層
304.第1の拡散層
305.第1の拡散層
306.第1の拡散層
307.第1の拡散層
Claims (26)
- 柱状の相変化層と、前記柱状の相変化層を取り囲むリセットゲート絶縁膜と、前記リセットゲート絶縁膜を取り囲むリセットゲートとを有する記憶素子が2行以上2列以上配置され、
前記リセットゲートが行方向且つ列方向に接続され、
前記リセットゲートがヒーターであり、
前記柱状の相変化層と前記リセットゲートとは電気的に絶縁されており、
前記リセットゲートは前記柱状の相変化層の起立方向に垂直な方向に延在している、
ことを特徴とする記憶装置。 - 前記柱状の相変化層の下部に、下部電極を有することを特徴とする請求項1に記載の記憶装置。
- 前記リセットゲートは、窒化チタンからなることを特徴とする請求項1に記載の記憶装置。
- 前記リセットゲート絶縁膜は、窒化膜からなることを特徴とする請求項1に記載の記憶装置
- 前記下部電極は、窒化チタンからなることを特徴とする請求項2に記載の記憶装置。
- 前記リセットゲートに電流を流すことにより、相変化層のリセットを行うことを特徴とする請求項1に記載の記憶装置。
- 第1の柱状半導体層と、
前記第1の柱状半導体層の周囲に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の周囲に形成されたゲート電極と、
前記ゲート電極に接続されたゲート配線と、
前記第1の柱状半導体層の上部に形成された第1の拡散層と、
前記第1の柱状半導体層の下部に形成された前記第2の拡散層と、
前記第1の拡散層上に形成された、それぞれが、柱状の相変化層、前記柱状の相変化層を取り囲むリセットゲート絶縁膜、前記リセットゲート絶縁膜を取り囲むリセットゲートを有する記憶素子であって、前記第1の柱状半導体層1個に対して前記記憶素子は1個配置されるのであって、
2行以上2列以上配置された記憶素子と、
を備え、
前記リセットゲートが行方向且つ列方向に接続され、
前記リセットゲートがヒーターであり、
前記柱状の相変化層と前記リセットゲートとは電気的に絶縁され、
前記リセットゲートは前記柱状の相変化層の起立方向に垂直な方向に延在していることを特徴とする記憶装置。 - 前記柱状の相変化層の下部に、下部電極を有することを特徴とする請求項7に記載の記憶装置。
- 前記リセットゲートは、窒化チタンからなることを特徴とする請求項7に記載の記憶装置。
- 前記リセットゲート絶縁膜は、窒化膜からなることを特徴とする請求項7に記載の記憶装置。
- 前記下部電極は、窒化チタンからなることを特徴とする請求項8に記載の記憶装置。
- 前記リセットゲートに電流を流すことにより、相変化層のリセットを行うことを特徴とする請求項7に記載の記憶装置。
- 前記第1の柱状半導体層は、半導体基板上に形成され周囲に第1の絶縁膜が形成されたフィン状半導体層の上に形成され、
さらに、前記ゲート電極と前記ゲート配線の周囲と底部に形成された前記ゲート絶縁膜を有し、
前記ゲート電極は金属であり、前記ゲート配線は金属であり、前記ゲート配線は前記フィン状半導体層に直交する方向に延在し、前記第2の拡散層は前記フィン状半導体層に更に形成されることを特徴とする請求項7に記載の半導体装置。 - 前記第2の拡散層は前記半導体基板に更に形成されることを特徴とする請求項13に記載の半導体装置。
- 前記第2の拡散層に接続される前記ゲート配線に平行なコンタクト配線をさらに有することを特徴とする請求項13または14に記載の半導体装置。
- 前記フィン状半導体層上に形成された第2の柱状半導体層と、
前記第2の柱状半導体層の周囲に形成された金属からなるコンタクト電極と、
前記コンタクト電極に接続された前記フィン状半導体層に直交する方向に延在する金属からなる前記コンタクト配線と、
前記フィン状半導体層と前記第2の柱状半導体層の下部に形成された前記第2の拡散層と、
をさらに有し、
前記コンタクト電極は前記第2の拡散層と接続することを特徴とする請求項15に記載の半導体装置。 - 前記ゲート電極の外側の幅と前記ゲート配線の幅は同じであり、
前記フィン状半導体層に直交する方向の前記第1の柱状半導体層の幅は前記フィン状半導体層に直交する方向の前記フィン状半導体層の幅と同じであることを特徴とする請求項13、14、15、16のいずれか一つに記載の半導体装置。 - 前記第2の柱状半導体層と前記コンタクト電極との間に形成された前記ゲート絶縁膜を有することを特徴とする請求項16に記載の半導体装置。
- 前記フィン状半導体層に直交する方向の前記第2の柱状半導体層の幅は前記フィン状半導体層に直交する方向の前記フィン状半導体層の幅と同じであることを特徴とする請求項16に記載の半導体装置。
- 前記コンタクト電極と前記コンタクト配線の周囲に形成された前記ゲート絶縁膜を有することを特徴とする請求項18に記載の半導体装置。
- 前記コンタクト電極の外側の幅と前記コンタクト配線の幅は同じであることを特徴とする請求項16に記載の半導体装置。
- 前記第1の柱状半導体層は半導体基板上に形成され、前記ゲート電極と前記ゲート配線の周囲と底部に形成された前記ゲート絶縁膜を有し、前記ゲート電極は金属であり、前記ゲート配線は金属であり、
前記第2の拡散層は前記半導体基板に更に形成されていることを特徴とする請求項7に記載の半導体装置。 - 半導体基板の上に、2行以上2列以上の柱状の相変化層と下部電極を形成し、前記柱状の相変化層と前記下部電極を取り囲むようリセットゲート絶縁膜を形成し、2行以上2列以上の記憶装置として動作する柱状の相変化層を取り囲み前記柱状の相変化層と前記リセットゲートとは電気的に絶縁されるようリセットゲートを形成する第6工程を有することを特徴とする記憶装置の製造方法。
- 半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第1の絶縁膜を形成する第1工程と、
前記第1工程の後、前記フィン状半導体層の周囲に第2の絶縁膜を形成し、前記第2の絶縁膜の上に第1のポリシリコンを堆積し平坦化し、ゲート配線と第1の柱状半導体層と第2の柱状半導体層とコンタクト配線を形成するための第2のレジストを、前記フィン状半導体層の方向に対して垂直の方向に形成し、前記第1のポリシリコンと前記第2の絶縁膜と前記フィン状半導体層をエッチングすることにより、第1の柱状半導体層と前記第1のポリシリコンによる第1のダミーゲートと第2の柱状半導体層と前記第1のポリシリコンによる第2のダミーゲートを形成する第2工程と、
前記第2工程の後、前記第1の柱状半導体層と前記第2の柱状半導体層と前記第1のダミーゲートと前記第2のダミーゲートの周囲に第4の絶縁膜を形成し、前記第4の絶縁膜の周囲に第2のポリシリコンを堆積し、エッチングをすることにより、前記第1のダミーゲートと前記第1の柱状半導体層と前記第2のダミーゲートと前記第2の柱状半導体層の側壁に残存させ、第3のダミーゲートと第4のダミーゲートを形成する第3工程と、
前記フィン状半導体層上部と前記第1の柱状半導体層下部と前記第2の柱状半導体層下部に第2の拡散層を形成し、前記第3のダミーゲートと前記第4のダミーゲートとの周囲に、第5の絶縁膜を形成し、エッチングし、サイドウォール状に残存させ、前記第5の絶縁膜からなるサイドウォールを形成し、前記第2の拡散層上に金属と半導体の化合物を形成する第4工程と、
前記第4工程の後、層間絶縁膜を堆積し平坦化し、前記第1のダミーゲートと前記第2のダミーゲートと前記第3のダミーゲートと前記第4のダミーゲートとの上部を露出し、前記第1のダミーゲートと前記第2のダミーゲートと前記第3のダミーゲートと前記第4のダミーゲートとを除去し、前記第2の絶縁膜と前記第4の絶縁膜を除去し、ゲート絶縁膜を前記第1の柱状半導体層の周囲と前記第2の柱状半導体層の周囲と前記第5の絶縁膜の内側に形成し、前記第2の柱状半導体層の底部周辺のゲート絶縁膜を除去するための第4のレジストを形成し、前記第2の柱状半導体層の底部周辺のゲート絶縁膜を除去し、金属を堆積し、エッチバックを行い、前記第1の柱状半導体層の周囲にゲート電極及びゲート配線を形成し、前記第2の柱状半導体層の周囲にコンタクト電極及びコンタクト配線を形成する第5工程と、
前記第5工程の後、第2の層間絶縁膜を堆積し、平坦化し、前記第1の柱状半導体層上部を露出し、露出した前記第1の柱状半導体層の上に柱状の相変化層と下部電極を形成し、前記柱状の相変化層と前記下部電極を取り囲むようリセットゲート絶縁膜を形成し、記憶装置として動作する前記柱状の相変化層を取り囲むようリセットゲートを形成する第6工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記第2の絶縁膜の上に第1のポリシリコンを堆積し平坦化後、前記第1のポリシリコン上に第3の絶縁膜を形成することをさらに含むことを特徴とする請求項24に記載の半導体装置の製造方法。
- 前記第1の柱状半導体層と前記第1のダミーゲートと前記第2の柱状半導体層と前記第2のダミーゲートの周囲に第4の絶縁膜を形成後、第3のレジストを形成し、エッチバックを行い、前記第1の柱状半導体層上部を露出し、前記第1の柱状半導体層上部に第1の拡散層を形成することを特徴とする請求項24に記載の半導体装置の製造方法。
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