CN110299325A - 包括存储器的集成电路构造及用于形成其的方法 - Google Patents

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Abstract

本申请案涉及包括存储器的集成电路构造及用于形成其的方法。包括存储器的集成电路构造包括两个存储器单元阵列区域，所述两个存储器单元阵列区域在垂直横截面中具有横向地在其间的外围电路区域。所述两个存储器单元阵列区域个别地包括多个电容器，所述电容器个别地包括电容器存储节点电极、由所述多个电容器共享的共享电容器电极及所述电容器存储节点电极与所述共享电容器电极之间的电容器绝缘体。横向延伸绝缘体结构在所述垂直横截面中围绕所述电容器存储节点电极的横向外围且与所述电容器存储节点电极的个别者的顶部及底部垂直间隔开。

Description

包括存储器的集成电路构造及用于形成其的方法
技术领域
本文中所揭示的实施例涉及包括存储器的集成电路构造及用于形成包括存储器的集成电路的方法。
背景技术
存储器是一种类型的集成电路且在计算机系统中用于存储数据。可在一或多个个别存储器单元阵列中制造存储器。可使用数字线(其也可称为位线、数据线或感测线)及存取线(其也可称为字线)写入或读取存储器单元。数字线可沿阵列的列导电地互连存储器单元，且存取线可沿阵列的行导电地互连存储器单元。可通过数字线及存取线的组合唯一地寻址每一存储器单元。
存储器单元可为易失性的、半易失性的或非易失性的。非易失性存储器单元可在缺乏电力的情况下长时间存储数据。常规上，将非易失性存储器指定为具有至少约10年的留存时间的存储器。易失性存储器会消散且因此被刷新/重写以维持数据存储。易失性存储器可具有毫秒或更短的留存时间。无论如何，存储器单元经配置以按至少两种不同可选状态留存或存储存储器。在二进制系统中，状态被视为是“0”或“1”。在其它系统中，至少一些个别存储器单元可经配置以存储两种以上电平或状态的信息。
电容器是一种可用于存储器单元中的电子组件。电容器具有由电绝缘材料分开的两个电导体。作为电场的能量可静电存储在此材料内。取决于绝缘材料的组分，那个存储场将是易失性的或非易失性的。例如，仅包含SiO2的电容器绝缘材料将是易失性的。一种类型的非易失性电容器是具有作为绝缘材料的至少部分的铁电材料的铁电电容器。铁电材料以具有两种稳定极化状态为特性且由此可包括电容器及/或存储器单元的可编程材料。铁电材料的极化状态可通过施加合适编程电压而改变，且在去除编程电压之后(至少在一段时间内)保持不变。每一极化状态具有与另一极化状态不同的电荷存储电容，且其理想地可用来写入(即，存储)及读取(即，确定)存储器状态而不反转极化态直到期望反转此转极化态。不太理想的是，在具有铁电电容器的一些存储器中，读取存储器状态的动作可反转极化。因此，在确定极化状态时，进行存储器单元的重写以在存储器单元的确定之后立即将存储器单元置于预读取状态。无论如何，理想地，并入铁电电容器的存储器单元归因于形成所述电容器的一部分的铁电材料的双稳特性而是非易失性的。
美国专利第7,449,391号描述形成包括电容器的存储器电路的一些现有方法。
发明内容
本发明的一方面涉及一种用于形成包括存储器的集成电路的方法，所述方法包括：在衬底上形成牺牲材料且在所述牺牲材料中提供横向延伸绝缘体结构，所述绝缘体结构在垂直横截面中与所述牺牲材料的顶部及底部垂直间隔开；从所述牺牲材料及所述绝缘体结构在所述垂直横截面中的两个横向外部分之间横向去除至少一些所述牺牲材料及所述绝缘体结构以所述垂直横截面中在包括所述牺牲材料及所述绝缘体结构的两个横向外区域之间横向形成横向中间区域；在所述横向中间区域中形成一对竖向延伸壁，所述对壁在所述垂直横截面中个别地抵靠所述两个横向外区域中的不同者中的所述牺牲材料的横向侧，所述牺牲材料包括一种组分且所述对壁包含与所述种组分不同的另一组分，所述另一组分是绝缘的；在形成所述壁之后，在所述两个横向外区域中的每一者中形成到所述牺牲材料中且穿过所述绝缘体结构的竖向延伸开口，且在所述两个横向外区域中的每一者中的所述开口中形成电容器存储节点电极；及在形成所述电容器存储节点电极之后，从所述两个横向外区域中的每一者去除至少一些所述牺牲材料且接着在所述两个横向外区域中的每一者中的所述电容器存储节点电极上形成电容器绝缘体及共享电容器电极以在所述两个横向外区域中的每一者中形成多个电容器。
在本发明的另一方面，一种包括存储器的集成电路构造包括：两个存储器单元阵列区域，其在垂直横截面中具有横向地在其间的外围电路区域，所述两个存储器单元阵列区域个别地包括：多个电容器，其个别地包括电容器存储节点电极、由所述多个电容器共享的共享电容器电极及所述电容器存储节点电极与所述共享电容器电极之间的电容器绝缘体；及横向延伸绝缘体结构，其在所述垂直横截面中围绕所述电容器存储节点电极的横向外围且与所述电容器存储节点电极的个别者的顶部及底部垂直间隔开；且所述垂直横截面中的所述外围电路区域包括：一对竖向延伸壁，其包括第一绝缘组分；第二绝缘组分，其与所述第一绝缘组分不同，所述第二绝缘组分横向地在所述对壁之间；且所述对壁个别地具有所述第一绝缘组分的横向外侧，所述横向外侧直接抵靠所述两个阵列区域中的不同者中的所述电容器绝缘体，所述对壁个别地具有所述第一绝缘组分的横向内侧，所述横向内侧直接抵靠所述第二绝缘组分的两个横向侧中的不同者。
在本发明的又一方面，一种包括存储器的集成电路构造包括：存储器单元阵列区域及在垂直横截面中横向邻近其的外围电路区域，所述存储器单元阵列区域包括：多个电容器，其个别地包括电容器存储节点电极、由所述多个电容器共享的共享电容器电极及所述电容器存储节点电极与所述共享电容器电极之间的电容器绝缘体；及横向延伸绝缘体结构，其在所述垂直横截面中围绕所述电容器存储节点电极的横向外围且与所述电容器存储节点电极的个别者的顶部及底部垂直间隔开；且所述横向延伸绝缘体结构在所述垂直横截面中具有贴近所述外围电路区域的横向边缘，所述横向边缘与所述外围电路区域横向间隔开，所述共享电容器电极的导电材料横向地在所述横向边缘与所述外围电路区域之间。
在本发明的又一方面，一种包括存储器的集成电路构造包括：两个存储器单元阵列区域，其在垂直横截面中具有横向地在其间的外围电路区域，所述两个存储器单元阵列区域个别地包括：多个电容器，其个别地包括电容器存储节点电极、由所述多个电容器共享的共享电容器电极及所述电容器存储节点电极与所述共享电容器电极之间的电容器绝缘体；及横向延伸绝缘体结构，其在所述垂直横截面中围绕所述电容器存储节点电极的横向外围且与所述电容器存储节点电极的个别者的顶部及底部垂直间隔开；且所述垂直横截面中的所述外围电路区域包括：一对竖向延伸壁，其包括第一绝缘组分；第二绝缘组分，其与所述第一绝缘组分不同，所述第二绝缘组分横向地在所述对壁之间；且所述对壁个别地具有所述第一绝缘组分的横向外侧，所述横向外侧直接抵靠所述绝缘体结构的横向边缘，所述横向边缘在所述两个阵列区域中的不同者中。
附图说明
图1是根据本发明的实施例的过程中的衬底构造的一部分的示意横截面视图。
图2是在由图1所展示的处理步骤之后的处理步骤处的图1构造的视图。
图3是在由图2所展示的处理步骤之后的处理步骤处的图2构造的视图。
图4是在由图3所展示的处理步骤之后的处理步骤处的图3构造的视图。
图5是在由图4所展示的处理步骤之后的处理步骤处的图4构造的视图，且是沿图6及7中的线5-5截取。
图6是沿图5中的线6-6截取的截面视图。
图7是沿图5中的线7-7截取的截面视图。
图8是在由图5所展示的处理步骤之后的处理步骤处的图5构造的视图。
图9是在由图8所展示的处理步骤之后的处理步骤处的图8构造的视图，且是沿图10及11中的线9-9截取。
图10是沿图9中的线10-10截取的截面视图。
图11是沿图9中的线11-11截取的截面视图。
图12是在由图9所展示的处理步骤之后的处理步骤处的图9构造的视图。
图13是在由图12所展示的处理步骤之后的处理步骤处的图12构造的视图，且是沿图14及15中的线13-13截取。
图14是沿图13中的线14-14截取的截面视图。
图15是沿图13中的线15-15截取的截面视图。
图16是图13到15构造的示意缩小比例俯视图及放大视图。
图17是根据本发明的实施例的过程中的衬底构造的一部分的示意横截面视图。
图18是在由图17所展示的处理步骤之后的处理步骤处的图17构造的视图。
图19是在由图18所展示的处理步骤之后的处理步骤处的图18构造的视图。
图20是根据本发明的实施例的过程中的衬底构造的一部分的示意横截面视图。
图21是在由图20所展示的处理步骤之后的处理步骤处的图20构造的视图。
图22是根据本发明的实施例的过程中的衬底构造的一部分的示意横截面视图。
图23是在由图22所展示的处理步骤之后的处理步骤处的图22构造的视图。
图24是根据本发明的实施例的过程中的衬底构造的一部分的示意横截面视图。
具体实施方式
本发明的实施例涵盖用于形成包括存储器的集成电路的方法及独立于制造方法而包括存储器的集成电路构造。参考图1到16描述第一实例方法实施例。
参考图1，展示根据本发明的实施例的过程中的衬底构造10。衬底构造10的基部衬底11可包含导电/导体/传导(即，本文中导电)、半导电/半导体/半传导、或绝缘性/绝缘体/绝缘(即，本文中的电绝缘)材料中的任何一或多者。在基部衬底11上竖向形成各种材料。材料可在图1所描绘材料的旁边、竖向内侧或竖向外侧。例如，可在基部衬底11上方、周围或内部的某处提供集成电路的其它部分或全部制造组件。用于操作存储器阵列内的组件的控制电路及/或其它外围电路也可被制造，且可或可不全部或部分在阵列或子阵列内。此外，多个子阵列也可独立地、串联地或以其它方式彼此相对地制造及操作。在本文档中，“子阵列”也可被视为是阵列。
在衬底11上形成了牺牲材料12。横向延伸绝缘体结构14已提供在牺牲材料12中且在垂直横截面(例如，可被视为是图1所在的页平面的垂直横截面)中与牺牲材料12的顶部16及底部13垂直间隔开。绝缘体结构14的实例组分是氮化硅。任选非牺牲材料19被展示为在衬底11与牺牲材料12之间。材料/结构19、12及14可通过连续沉积形成。绝缘体结构14上方及下方的牺牲材料12可具有彼此相同或不同的组分，其中一个实例是掺杂或非掺杂的二氧化硅。举例来说，非牺牲材料19可具有与绝缘体结构14相同的组分或具有不同组分。绝缘体结构14及材料19中的每一者的实例厚度是50纳米(nm)，其中绝缘体结构14上方及下方的材料12的实例厚度分别是300nm及700nm。在垂直横截面中，牺牲材料12及绝缘体结构14可被视为包括两个横向外部分15及17。
参考图2，在垂直横截面中，(例如，通过光刻图案化及干式各向异性蚀刻)从两个横向外部分15与17之间横向去除至少一些牺牲材料12及绝缘体结构14以形成横向中间区域22，横向中间区域22在垂直横截面中横向地在包括牺牲材料12及绝缘体结构14的两个横向外区域18与20之间。由此形成实例开口23。在一些实施例中，横向外区域18及20可被视为是存储器单元阵列区域且横向中间区域22可被视为是外围电路区域，所述外围电路区域在垂直横截面中横向地在横向外区域18与20之间。无论如何，在垂直横截面中，牺牲材料12可被视为在横向外区域18、20中的不同者中具有横向侧24，且绝缘体结构14可被视为在横向外区域18、20中的此类不同者中具有横向边缘26。
参考图3，在垂直横截面中，一对竖向延伸壁30形成在横向中间区域22中且其个别地抵靠(在一个实施例中直接抵靠)横向外区域18、20的牺牲材料12的横向侧24。在一个实施例中且如所展示，在垂直横截面中，个别壁30直接抵靠横向外区域18、20的绝缘体结构14的横向边缘26。牺牲材料12包括一种组分(例如，如上文所述的二氧化硅)且一对壁30包含与所述种组分不同的另一组分(例如，氮化硅)，其中另一组分是绝缘的。壁30可通过如所展示那样保形沉积层31而形成，其中实例厚度为50nm。此后，在一个实施例中，在垂直横截面中，可在横向中间区域22中在壁30之间横向地形成绝缘材料32。绝缘材料32可与牺牲材料12组分相同，尽管其本身可并非牺牲性的。一对壁30可被视为包括底部34，其中横向地在壁30之间的层31包括另一组分的层(例如，33，且其是层31的部分)，所述层从壁30中的一者贴近底部34延伸到壁30中的另一者。在一些实施例中，壁30可被视为个别地具有第一绝缘组分的横向外侧36及第一绝缘组分的横向内侧38。此外，在至少一些此些实施例中，材料32可被视为具有第二绝缘组分，具有第二绝缘组分的两个横向外侧40。可通过在任何合适沉积技术之后接着将绝缘材料32至少平坦化回到层31的竖向最外表面而形成绝缘材料32。
图4展示实例后续处理，其中另一绝缘材料层42形成在图3的结构顶上，例如其可用来在蚀刻牺牲材料12期间阻止从绝缘材料32的顶部蚀刻绝缘材料32(如下文所描述)。仅举例来说，此由虚线展示为与壁层31组分相同且沉积到相同厚度。
参考图5到7且在形成壁30之后，竖向延伸开口46在横向外区域18、20中的每一者中形成到牺牲材料12中且穿过绝缘体结构14，且在一个实施例中包含穿过材料19。接着，在横向外区域18、20中的每一者中在开口46中形成电容器存储节点电极48。举例来说，开口46可通过光刻图案化及蚀刻形成，且电容器存储节点电极48的实例材料是氮化钛。电容器存储节点电极48可通过如所展示那样沉积氮化钛的薄保形层接着将此层至少平坦化回到材料42的竖向最外表面而形成。电容器存储节点电极48可被个别地视为具有顶部83及底部85。在一个实施例中且如所展示，在形成电容器存储节点电极48之前形成绝缘材料32。图5到7仅展示开口46及其中的电极48相对于彼此的一个实例阵列布局，且当然可使用其它现有或尚未开发的布局。
参考图8，穿过材料42及层31到上部牺牲材料12形成开口50。也可如所展示那样部分地去除开口50内的电容器存储节点电极48的氮化钛的实例上部部分。举例来说，开口50可通过光刻图案化及蚀刻形成，且可提供蚀刻流体到牺牲材料12的入口。例如，与图8相比，图9到11展示上部牺牲材料12(图9中未展示)的去除(例如，通过各向同性湿式蚀刻)。在这之后可接着如所展示那样通过开口50各向异性蚀刻绝缘体结构14(例如，在此蚀刻期间有效地使用层42及31作为遮蔽材料)，这接着将暴露下部牺牲材料12(图9中未展示)。接着，可去除下部牺牲材料12(例如，如所展示那样通过相对于结构14及层42的材料选择性地进行各向同性湿式蚀刻)。此基本上留下先前由牺牲材料12占据的体积中的空隙空间45。
参考图12，在横向外区域18、20中的每一者中的电容器存储节点电极48上形成电容器绝缘体54(例如，二氧化硅、氮化硅、二氧化铝、氧化铪等中的一或多者)及共享电容器电极56(例如，氮化钛)以在每一横向外区域18、20中形成多个电容器58。在共享电容器电极56的导电材料顶上形成实例导电材料60(例如，金属材料)以形成其一部分，其中接着例如如所展示那样图案化此组合实例导电材料，接着形成绝缘体材料62(例如，二氧化硅)。因此，一些实施例包括在形成存储节点电极之后，从两个横向外区域中的每一者去除至少一些(在一个实施例中是大多数，且在一个实施例中是全部，如所展示)牺牲材料，且接着在两个横向外区域中的每一者中的存储节点电极上形成电容器绝缘体及共享电容器电极以在两个横向外区域中的每一者中形成多个电容器。
在一个实施例中，牺牲材料12是绝缘的且绝缘材料32由与牺牲材料12的组分相同的组分形成。无论如何，又在一个此实施例中，从两个横向外区域18、20中的每一者去除至少一些牺牲材料12包括化学蚀刻，其中所述对壁30在此化学蚀刻期间用作对横向蚀刻绝缘材料32的蚀刻止挡件。在一个实施例中，绝缘材料32基本上是化学同质的。
参考图13到15，竖向穿过横向中间区域22中的绝缘材料32形成导电通孔70。例如，此可延伸到晶体管(未展示)的字线延伸部(未展示)及位线延伸部(未展示)，所述位线延伸部从区域18及20延伸到电容器58下方的区域22中。导电通孔70被展示为延伸到绝缘材料62上方的导电线72且与导电线72直接电耦合。在一些实施例中且如所展示，竖向延伸结构是垂直的或在与垂直相差10°以内。
图16以实例方式展示阵列或子阵列区域18/20，其具有收纳在其周围的壁30且在其间具有横向中间/外围电路区域22。
接下来参考图17到19描述用于形成包括存储器的集成电路的另一实例方法。在适当的情况下使用来自上文所描述的实施例的类似数字，其中一些构造差异用后缀“a”或用不同数字指示。图17展示在由图2所展示的处理之后可能发生的处理。在绝缘体结构14的横向边缘26上(在一个实施例中直接抵靠绝缘体结构14的横向横向边缘26)形成材料76，在垂直横截面中绝缘体结构14在两个横向外区域18、20中的不同者中。材料76在形成壁30(在图17中未展示壁30)之前形成且组分与随后形成的壁30的组分不同。材料76的实例横向厚度为从约10nm到100nm。在一些实施例中，材料76保留在成品电路构造中，且在一些其它实施例中，材料76不保留在成品电路构造中(即，其全部被去除)。无论如何，在一个实施例中，材料76的组分与牺牲材料12的组分相同，且在另一个实施例中与牺牲材料12的组分不同。无论如何，在一个实施例中且如所展示，材料76一直沿横向中间区域22中的开口23的横向相对侧24、26竖向形成。无论如何，在一个实施例中，材料76是绝缘的。形成材料76的实例方法是通过在图2的衬底10上沉积材料76的保形层，接着对其进行无掩模干式各向异性蚀刻以从水平表面上基本上去除此保形层，如所展示。
图18展示从图17的处理通过如图9中关于第一所描述实施例描绘的实例处理发生的后续处理，且其中材料76(未展示)的组分与牺牲材料12(在图18中也未展示)的组分相同。因此，材料76的组分与牺牲材料12的组分相同，此材料76是在从两个横向外区域18及20中的每一者去除至少一些牺牲材料12(展示去除全部)的动作期间去除。此在两个横向外区域18、20中的每一者中在绝缘体结构14的横向边缘26与壁30的横向外侧36之间横向产生空隙空间78。
图19展示通过如图13中关于第一所描述实施例描绘的实例处理的后续处理，其中在一个实例中，电容器绝缘体54完全填充空隙空间78。此可能(如果期望)通过修改空隙空间78的横向宽度、材料76的所得厚度从而例如提供与材料54具有相同或更小厚度的材料76而发生或产生。
此外且例如，考虑如图20及21中所展示的替代实施例构造10b。在适当情况下使用来自上文所描述的实施例的类似数字，其中一些构造差异用后缀“b”指示。图20的处理序列对应于图17的处理序列，且图21的处理序列对应于图19的处理序列。图20中的材料76b被展示为沉积成横向厚于图17的材料76。举例来说，此导致在图21中，两层电容器绝缘体54在较宽空隙空间78b中具有夹在其间的共享电容器电极56的导电材料，所述导电材料横向地在横向边缘26与壁30的横向外侧36横向边缘26之间。构造10a及10b是实例实施例，其中在垂直横截面中，个别壁30不直接抵靠绝缘体结构14的横向边缘，所述横向边缘在两个横向外区域18、20中的不同者中，且在一个此实施例中(例如，10b)，其中共享电容器电极56的导电材料在绝缘体结构横向边缘26与壁30之间。
接下来参考图22及23关于衬底构造10c描述根据本发明的方面的替代实例实施例。在适当情况下使用来自上文所描述的实施例的类似数字，其中一些构造差异用后缀“c”指示。图22展示竖向地沿绝缘体结构14的横向边缘26而非竖向地沿横向中间区域22中的开口23的横向相对侧24形成材料76c。材料76c的组分与壁30(尚未形成，且因此在图22中未展示)的组分不同，且可例如通过前体成分的选择性沉积及/或与绝缘体结构14的材料的反应而形成。仅作为一个实例，材料76c可包括通过绝缘体结构14的实例氮化硅材料的等离子体氧化或其它氧化形成的氮氧化硅。材料76c可横向突出到开口23中(未展示)或可仅仅由形成绝缘体结构14的材料形成或通过消耗绝缘体结构14的材料形成使得其不横向突出到开口23中(例如如所展示)，或两者(未展示)。无论如何，材料76c可保留在成品电路构造中(如图23中所展示)，或可不保留在成品电路构造中(图23中未展示)。
图24展示可在本发明的实施例中出现但是为了清楚起见未在上文所描述的实施例中展示的实例制造工件。图24展示处理序列对应于或稍后于图18的处理序列的构造。作为实例，区域18及20中的绝缘体结构14被展示为已横向向外移动，从而导致电容器存储节点电极48的一定程度的可接受弯曲。空隙空间78可允许绝缘体结构14的一定程度的柔性及/或横向移动，这可减轻应力且以其它方式防止电容器存储节点电极48破裂或断裂。
本发明的实施例包括集成电路构造，所述集成电路构造独立于制造方法而包括存储器但是可根据如上文所描述的一或多种技术来制造。此构造包括两个存储器单元阵列区域(例如，18、20)，所述两个存储器单元阵列区域在垂直横截面(例如，图13、19、21或23中的任一者的横截面)中具有横向地在其间的外围电路区域(例如，22)。两个存储器单元阵列区域个别地包括多个电容器(例如，58)，所述电容器个别地包括电容器存储节点电极(例如，48)、由多个电容器共享的共享电容器电极(例如，56)及所述电容器存储节点电极与所述共享电容器电极之间的电容器绝缘体(例如，54)。在垂直横截面中，横向延伸绝缘体结构(例如，14)围绕存储节点电极的横向(例如，径向)外围且与存储节点电极的个别者的顶部(例如，83)及底部(例如，85)垂直间隔开。
垂直横截面中的外围电路区域包括一对竖向延伸壁(例如，30)，所述对壁包括第一绝缘组分(例如，氮化硅)。与第一绝缘组分不同的第二绝缘组分(例如，二氧化硅32)横向地在所述对壁之间。所述对壁个别地具有第一绝缘组分的横向外侧(例如，36)，所述横向外侧直接抵靠两个阵列区域中的不同者中的电容器绝缘体。所述对壁个别地具有第一绝缘组分的横向内侧(例如，38)，所述横向内侧直接抵靠第二绝缘组分的两个横向侧(例如，40)中的不同者。
在一个实施例中，两个阵列区域中的不同者的电容器绝缘体横向地在导电材料与两个阵列区域中的不同者的绝缘体结构14的横向边缘(例如，26)之间(例如，图19及21，如果材料76c是绝缘的，那么还有图23)。在一个实施例中，第二绝缘组分基本上是化学同质的，且无论如何在一个实施例中，导电通孔(例如，70)竖向延伸穿过外围电路区域中的绝缘材料。
在一个实施例中，横向延伸绝缘体结构具有在垂直横截面中贴近外围电路区域的横向边缘(例如，26)，其中此横向边缘与外围电路区域横向间隔开(例如，图19、21及23)。在一个实施例中，共享电容器电极的导电材料横向地在横向边缘与外围电路区域之间(例如，图21)。
在一个实施例中，所述对壁个别地具有第一绝缘组分的横向外侧(例如，36)，所述横向外侧直接抵靠绝缘体结构的横向边缘，所述横向边缘在两个阵列区域中的不同者中(例如，图13)。在一个此实施例中，所述对壁个别地具有第一绝缘组分的横向内侧(例如38)，所述横向内侧直接抵靠第二绝缘组分的两个横向外侧(例如40)中的不同者。
在本文档中，除非另有指示，否则“竖向”、“较高”、“上部”、“下部”、“顶部”、“顶上”、“底部”、“上方”、“下方”、“之下”、“下面”、“上”及“下”通常参考垂直方向。“水平”是指沿主衬底表面的大致方向(即，在10度内)且可为在制造期间处理衬底的相对方向，且垂直是与水平大致正交的方向。“完全水平”是指沿主衬底表面的方向(即，与其不成角度)且可为在制造期间处理衬底的相对方向。此外，如本文中所使用，“垂直”及“水平”通常是相对于彼此大体垂直的方向且独立于衬底在三维空间中的定向。另外，“竖向延伸(elevationally-extending及extend(ing)elevationally)”是指与完全水平成角至少45°的方向。此外，关于场效应晶体管“竖向延伸”及水平延伸(extend(ing)horizontally及horizontally-extending)参考晶体管的沟道长度的定向，在操作时电流沿所述定向在源极区域与漏极区域之间流动。对于双极结晶体管，“竖向延伸”及水平延伸参考基极长度的定向，在操作时电流沿所述定向在发射极与集电极之间流动。
此外，“直接在上方”及“直接在下方”需要两个所述区域/材料/组件相对于彼此的至少一定程度的横向重叠(即，水平)。而且，使用前面无“直接”的“上方”仅需要所述区域/材料/组件中在另一部分上方的某个部分是在另一部分的竖向外侧(即，独立于两个所述区域/材料/组件是否存在任何横向重叠)。类似地，使用前面无“直接”的“下方”仅需要所述区域/材料/组件中在另一部分下方的某个部分是在另一部分的竖向内侧(即，独立于两个所述区域/材料/组件是否存在任何横向重叠)。
本文中所描述的任何材料、区域及结构可为同质的或异质的，且无论如何在其所覆盖在任何材料上均可为连续的或非连续的。此外，除非另有说明，否则每一材料可使用任何合适或尚待开发的技术形成，其中原子层沉积、化学气相沉积、物理气相沉积、外延生长、扩散掺杂及离子植入是实例。
另外，“厚度”本身(无前置方向形容词)被定义为穿过给定材料或区域的与不同组分的紧邻材料或紧邻区域的最接近表面垂直的平均直线距离。另外，本文中所描述的各种材料或区域可具有基本上恒定厚度或可变厚度。如果具有可变厚度，那么厚度是指平均厚度(除非另有指示)，且归因于厚度可变，此材料或区域将具有某个最小厚度及某个最大厚度。如本文中所使用，“不同组分”仅需要两个所述材料或区域中可彼此直接抵靠的那些部分在化学及/或物理上不同，例如前提是此类材料或区域不是同质的。如果两个所述材料或区域彼此不直接抵靠，那么“不同组分”仅需要两个所述材料或区域中彼此最接近的那些部分在化学及/或物理上不同，前提是此类材料或区域不是同质的。在本文档中，在材料、区域或结构相对于彼此存在至少一定程度的物理触摸接触时，所述材料、区域或结构“直接抵靠”另一材料、区域或结构。相比之下，前面无“直接”的“上”、“之上”、“邻近”、“沿”及“抵靠”涵盖“直接抵靠”以及其中介入材料、区域、或结构导致所述材料、区域或结构相对于彼此无物理触摸接触的构造。
在本文中，如果在正常操作中电流能够从一个区域材料组件连续地流动到另一区域材料组件且主要通过移动亚原子正电荷及/或负电荷(在充分生成亚原子正电荷及/或负电荷时)来如此做，那么区域材料组件相对于彼此“电耦合”。另一电子组件可在区域材料组件之间且电耦合到区域材料组件。相比之下，在区域材料组件称为“直接电耦合”时，在直接电耦合区域材料组件之间无介入电子组件(例如，无二极管、晶体管、电阻器、换能器、开关、熔丝等)。
另外，“金属材料”是元素金属、两种或更多种元素金属的混合物或合金及任何导电性金属化合物中的任一者或组合。
结论
在一些实施例中，一种用于形成包括存储器的集成电路的方法包括：在衬底上形成牺牲材料且在所述牺牲材料中提供横向延伸绝缘体结构，所述绝缘体结构在垂直横截面中与所述牺牲材料的顶部及底部垂直间隔开。从所述牺牲材料及所述绝缘体结构在所述垂直横截面中的两个横向外部分之间横向去除至少一些所述牺牲材料及所述绝缘体结构以形成横向中间区域，所述横向中间区域在垂直横截面中横向地在包括所述牺牲材料及所述绝缘体结构的两个横向外区域之间。在所述横向中间区域中形成一对竖向延伸壁，所述对壁在所述垂直横截面中个别地抵靠在所述两个横向外区域中的不同者中的所述牺牲材料的横向侧。所述牺牲材料包括一种组分且所述对壁包含与所述种组分不同的另一组分。所述另一组分是绝缘的。在形成所述壁之后，在所述两个横向外区域中的每一者中形成到所述牺牲材料中且穿过所述绝缘体结构的竖向延伸开口，且在所述两个横向外区域中的每一者中的所述开口中形成电容器存储节点电极。在形成所述电容器存储节点电极之后，从所述两个横向外区域中的每一者去除至少一些所述牺牲材料且接着在所述两个横向外区域中的每一者中的所述电容器存储节点电极上形成电容器绝缘体及共享电容器电极以在所述两个横向外区域中的每一者中形成多个电容器。
在一些实施例中，一种包括存储器的集成电路构造包括两个存储器单元阵列区域。所述两个存储器单元阵列区域在垂直横截面中具有横向地在其间的外围电路区域。所述两个存储器单元阵列区域个别地包括多个电容器，所述电容器个别地包括电容器存储节点电极、由所述多个电容器共享的共享电容器电极及所述电容器存储节点电极与所述共享电容器电极之间的电容器绝缘体。横向延伸绝缘体结构在所述垂直横截面中围绕所述电容器存储节点电极的横向外围且与所述电容器存储节点电极的个别者的顶部及底部垂直间隔开。所述垂直横截面中的所述外围电路区域包括包含第一绝缘组分的一对竖向延伸壁。与所述第一绝缘组分不同的第二绝缘组分横向地在所述对壁之间。所述对壁个别地具有所述第一绝缘组分的横向外侧，所述横向外侧直接抵靠所述两个阵列区域中的不同者中的所述电容器绝缘体。所述对壁个别地具有所述第一绝缘组分的横向内侧，所述横向内侧直接抵靠所述第二绝缘组分的两个横向侧中的不同者。
在一些实施例中，一种包括存储器的集成电路构造包括存储器单元阵列区域及在垂直横截面中横向邻近其的外围电路区域。所述存储器单元阵列区域包括多个电容器，所述电容器个别地包括电容器存储节点电极、由所述多个电容器共享的共享电容器电极及所述电容器存储节点电极与所述共享电容器电极之间的电容器绝缘体。横向延伸绝缘体结构在所述垂直横截面中围绕所述电容器存储节点电极的横向外围且与所述电容器存储节点电极的个别者的顶部及底部垂直间隔开。所述横向延伸绝缘体结构在所述垂直横截面中具有贴近所述外围电路区域的横向边缘。所述横向边缘与所述外围电路区域横向间隔开。所述共享电容器电极的导电材料横向地在所述横向边缘与所述外围电路区域之间。
在一些实施例中，一种包括存储器的集成电路构造包括两个存储器单元阵列区域，所述在垂直横截面中具有横向地在其间的外围电路区域。所述两个存储器单元阵列区域个别地包括多个电容器，所述电容器个别地包括电容器存储节点电极、由所述多个电容器共享的共享电容器电极及所述电容器存储节点电极与所述共享电容器电极之间的电容器绝缘体。横向延伸绝缘体结构在所述垂直横截面中围绕所述电容器存储节点电极的横向外围且与所述电容器存储节点电极的个别者的顶部及底部垂直间隔开。所述垂直横截面中的所述外围电路区域包括包含第一绝缘组分的一对竖向延伸壁。与所述第一绝缘组分不同的第二绝缘组分横向地在所述对壁之间。所述对壁个别地具有所述第一绝缘组分的横向外侧，所述横向外侧直接抵靠所述绝缘体结构的横向边缘，所述横向边缘在所述两个阵列区域中的不同者中。
根据法规，本文中所揭示的标的物已用或多或少关于结构及方法特征的语言进行描述。然而，应理解，权利要求书需要不限于所展示及所描述的特定特征，因为本文中所揭示的部件包括实例实施例。因此，权利要求书应按字面措辞被赋予全部范围，且根据等效原则进行适当解释。

Claims (27)

1.一种用于形成包括存储器的集成电路的方法，所述方法包括：
在衬底上形成牺牲材料且在所述牺牲材料中提供横向延伸绝缘体结构，所述绝缘体结构在垂直横截面中与所述牺牲材料的顶部及底部垂直间隔开；
从所述牺牲材料及所述绝缘体结构在所述垂直横截面中的两个横向外部分之间横向去除至少一些所述牺牲材料及所述绝缘体结构以在所述垂直横截面中包括所述牺牲材料及所述绝缘体结构的两个横向外区域之间横向形成横向中间区域；
在所述横向中间区域中形成一对竖向延伸壁，所述对壁在所述垂直横截面中个别地抵靠所述两个横向外区域中的不同者中的所述牺牲材料的横向侧，所述牺牲材料包括一种组分且所述对壁包含与所述种组分不同的另一组分，所述另一组分是绝缘的；
在形成所述壁之后，在所述两个横向外区域中的每一者中形成到所述牺牲材料中且穿过所述绝缘体结构的竖向延伸开口，且在所述两个横向外区域中的每一者中的所述开口中形成电容器存储节点电极；及
在形成所述电容器存储节点电极之后，从所述两个横向外区域中的每一者去除至少一些所述牺牲材料且接着在所述两个横向外区域中的每一者中的所述电容器存储节点电极上形成电容器绝缘体及共享电容器电极以在所述两个横向外区域中的每一者中形成多个电容器。
2.根据权利要求1所述的方法，其包括形成所述另一组分的层，所述层贴近所述对壁的底部从所述对壁中的一者延伸到所述对壁中的另一者。
3.根据权利要求1所述的方法，其包括形成在所述垂直横截面中直接抵靠所述绝缘结构的横向边缘形成所述壁的个别者，所述横向边缘在所述两个横向外区域中的不同者中。
4.根据权利要求1所述的方法，其包括形成所述壁的个别者使得所述个别壁在所述垂直横截面中不直接抵靠所述绝缘结构的横向边缘，所述横向边缘在所述两个横向外区域中的不同者中。
5.根据权利要求4所述的方法，其包括在所述绝缘体结构横向边缘与所述壁之间形成所述共享电容器电极的导电材料。
6.根据权利要求1所述的方法，其包括在所述垂直横截面中在所述绝缘结构的横向边缘上横向形成组分与所述壁的组分不同的材料，所述横向边缘在所述两个横向外区域中的不同者中，所述不同组分材料是在形成所述壁之前形成。
7.根据权利要求6所述的方法，其包括直接抵靠所述绝缘体结构的所述横向边缘形成所述不同组分材料。
8.根据权利要求6所述的方法，其中所述不同组分材料的组分与所述牺牲材料的组分相同，且在至少一些所述牺牲材料从所述两个横向外区域中的每一者的所述去除期间去除所述不同组分材料。
9.根据权利要求6所述的方法，其中所述不同组分材料的组分与所述牺牲材料的组分不同，且在至少一些所述牺牲材料从所述两个横向外区域中的每一者的所述去除期间不去除所述不同组分材料。
10.根据权利要求9所述的方法，其中所述不同组分材料是绝缘的。
11.根据权利要求6所述的方法，其中所述不同组分材料保留在成品电路构造中。
12.根据权利要求6所述的方法，其中所述不同组分材料不保留在成品电路构造中。
13.根据权利要求6所述的方法，其中形成所述不同组分材料包括在从所述牺牲材料及所述绝缘体结构的两个横向外部分之间横向去除至少一些所述牺牲材料及所述绝缘体结构之后，一直沿所述横向中间区域中的开口的横向相对侧竖向形成此不同组分材料。
14.根据权利要求6所述的方法，其中形成所述不同组分材料包括在从所述牺牲材料及所述绝缘体结构的两个横向外部分之间横向去除至少一些所述牺牲材料及所述绝缘体结构之后，沿所述横向相对边缘而非沿所述横向中间区域中的在所述移除之后存在的开口的横向相对侧竖向形成此不同组分材料。
15.根据权利要求1所述的方法，其包括在形成所述壁之后，在所述垂直横截面中在所述横向中间区域中在所述壁之间横向形成绝缘材料。
16.根据权利要求15所述的方法，其包括在形成所述电容器存储节点电极之前形成所述绝缘材料。
17.根据权利要求15所述的方法，其中，
从所述两个横向外区域中的每一者去除至少一些所述牺牲材料包括化学蚀刻；且
在所述化学蚀刻期间所述对壁用作对横向蚀刻所述绝缘材料的蚀刻止挡件。
18.根据权利要求15所述的方法，其中，
所述牺牲材料是绝缘的且包括形成组分与所述牺牲材料的组分相同的所述绝缘材料；
从所述两个横向外区域中的每一者去除至少一些所述牺牲材料包括化学蚀刻；且
在所述化学蚀刻期间所述对壁用作对横向蚀刻所述绝缘材料的蚀刻止挡件。
19.根据权利要求15所述的方法，其中所述绝缘材料基本上是化学同质的。
20.根据权利要求15所述的方法，其包括在所述横向中间区域中形成竖向穿过所述绝缘材料的导电通孔。
21.一种包括存储器的集成电路构造，所述集成电路构造包括：
两个存储器单元阵列区域，其在垂直横截面中具有横向地在其间的外围电路区域，所述两个存储器单元阵列区域个别地包括：
多个电容器，其个别地包括电容器存储节点电极、由所述多个电容器共享的共享电容器电极及所述电容器存储节点电极与所述共享电容器电极之间的电容器绝缘体；及
横向延伸绝缘体结构，其在所述垂直横截面中围绕所述电容器存储节点电极的横向外围且与所述电容器存储节点电极的个别者的顶部及底部垂直间隔开；且
所述垂直横截面中的所述外围电路区域包括：
一对竖向延伸壁，其包括第一绝缘组分；
第二绝缘组分，其与所述第一绝缘组分不同，所述第二绝缘组分横向地在所述对壁之间；且
所述对壁个别地具有所述第一绝缘组分的横向外侧，所述横向外侧直接抵靠所述两个阵列区域中的不同者中的所述电容器绝缘体，所述对壁个别地具有所述第一绝缘组分的横向内侧，所述横向内侧直接抵靠所述第二绝缘组分的两个横向侧中的不同者。
22.根据权利要求21所述的集成电路构造，其中所述两个阵列区域中的不同者的所述电容器绝缘体横向地在所述导电材料与所述两个阵列区域中的不同者的所述绝缘体结构的横向边缘之间。
23.根据权利要求21所述的集成电路构造，其中所述第二绝缘组分基本上是化学同质的。
24.根据权利要求21所述的集成电路构造，其包括导电通孔，所述导电通孔竖向延伸穿过所述外围电路区域中的所述绝缘材料。
25.一种包括存储器的集成电路构造，所述集成电路构造包括：
存储器单元阵列区域及在垂直横截面中横向邻近其的外围电路区域，所述存储器单元阵列区域包括：
多个电容器，其个别地包括电容器存储节点电极、由所述多个电容器共享的共享电容器电极及所述电容器存储节点电极与所述共享电容器电极之间的电容器绝缘体；及
横向延伸绝缘体结构，其在所述垂直横截面中围绕所述电容器存储节点电极的横向外围且与所述电容器存储节点电极的个别者的顶部及底部垂直间隔开；且
所述横向延伸绝缘体结构在所述垂直横截面中具有贴近所述外围电路区域的横向边缘，所述横向边缘与所述外围电路区域横向间隔开，所述共享电容器电极的导电材料横向地在所述横向边缘与所述外围电路区域之间。
26.一种包括存储器的集成电路构造，所述集成电路构造包括：
两个存储器单元阵列区域，其在垂直横截面中具有横向地在其间的外围电路区域，所述两个存储器单元阵列区域个别地包括：
多个电容器，其个别地包括电容器存储节点电极、由所述多个电容器共享的共享电容器电极及所述电容器存储节点电极与所述共享电容器电极之间的电容器绝缘体；及
横向延伸绝缘体结构，其在所述垂直横截面中围绕所述电容器存储节点电极的横向外围且与所述电容器存储节点电极的个别者的顶部及底部垂直间隔开；且
所述垂直横截面中的所述外围电路区域包括：
一对竖向延伸壁，其包括第一绝缘组分；
第二绝缘组分，其与所述第一绝缘组分不同，所述第二绝缘组分横向地在所述对壁之间；且
所述对壁个别地具有所述第一绝缘组分的横向外侧，所述横向外侧直接抵靠所述绝缘体结构的横向边缘，所述横向边缘在所述两个阵列区域中的不同者中。
27.根据权利要求26所述的集成电路构造，其中所述对壁个别地具有所述第一绝缘组分的横向内侧，所述横向内侧直接抵靠所述第二绝缘组分的两个横向外侧中的不同者。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113380805A (zh) * 2020-02-25 2021-09-10 美光科技公司 集成电路、dram电路及用于形成其的方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11177266B2 (en) * 2019-08-26 2021-11-16 Micron Technology, Inc. Array of capacitors, an array of memory cells, a method of forming an array of capacitors, and a method of forming an array of memory cells
US11557593B2 (en) 2020-11-30 2023-01-17 Micron Technology, Inc. Array of memory cells, methods used in forming an array of memory cells, methods used in forming an array of vertical transistors, and methods used in forming an array of capacitors
US11355531B1 (en) 2020-11-30 2022-06-07 Micron Technology, Inc. Array of capacitors, an array of memory cells, method used in forming an array of memory cells, methods used in forming an array of capacitors, and methods used in forming a plurality of horizontally-spaced conductive lines
US11942133B2 (en) 2021-09-02 2024-03-26 Kepler Computing Inc. Pedestal-based pocket integration process for embedded memory
US12108607B1 (en) * 2021-10-01 2024-10-01 Kepler Computing Inc. Devices with continuous electrode plate and methods of fabrication
US11961877B1 (en) 2021-12-14 2024-04-16 Kepler Computing Inc. Dual hydrogen barrier layer for trench capacitors integrated with low density film for logic structures

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0198590A2 (en) * 1985-04-16 1986-10-22 Kabushiki Kaisha Toshiba Semiconductor memory device
DE10143283C1 (de) * 2001-09-04 2002-12-12 Infineon Technologies Ag Verfahren zur Herstellung eines Grabenkondensators für einen Halbleiterspeicher
CN101803024A (zh) * 2007-08-13 2010-08-11 美光科技公司 形成多个电容器的方法
US20130093050A1 (en) * 2011-10-18 2013-04-18 Micron Technology, Inc. Integrated Circuitry, Methods Of Forming Capacitors, And Methods Of Forming Integrated Circuitry Comprising An Array Of Capacitors And Circuitry Peripheral To The Array
CN107706190A (zh) * 2016-08-09 2018-02-16 美光科技公司 包括可编程电荷存储晶体管的存储器单元的高度上延伸的串的阵列及其形成方法
CN107799523A (zh) * 2016-08-31 2018-03-13 美光科技公司 存储器单元、形成双晶体管单电容器存储器单元阵列的方法及用于制作集成电路的方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7125781B2 (en) 2003-09-04 2006-10-24 Micron Technology, Inc. Methods of forming capacitor devices

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0198590A2 (en) * 1985-04-16 1986-10-22 Kabushiki Kaisha Toshiba Semiconductor memory device
DE10143283C1 (de) * 2001-09-04 2002-12-12 Infineon Technologies Ag Verfahren zur Herstellung eines Grabenkondensators für einen Halbleiterspeicher
CN101803024A (zh) * 2007-08-13 2010-08-11 美光科技公司 形成多个电容器的方法
US20130093050A1 (en) * 2011-10-18 2013-04-18 Micron Technology, Inc. Integrated Circuitry, Methods Of Forming Capacitors, And Methods Of Forming Integrated Circuitry Comprising An Array Of Capacitors And Circuitry Peripheral To The Array
CN107706190A (zh) * 2016-08-09 2018-02-16 美光科技公司 包括可编程电荷存储晶体管的存储器单元的高度上延伸的串的阵列及其形成方法
CN107799523A (zh) * 2016-08-31 2018-03-13 美光科技公司 存储器单元、形成双晶体管单电容器存储器单元阵列的方法及用于制作集成电路的方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113380805A (zh) * 2020-02-25 2021-09-10 美光科技公司 集成电路、dram电路及用于形成其的方法
CN113380805B (zh) * 2020-02-25 2023-10-24 美光科技公司 集成电路、dram电路及用于形成其的方法

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