CN107706190A - 包括可编程电荷存储晶体管的存储器单元的高度上延伸的串的阵列及其形成方法 - Google Patents

包括可编程电荷存储晶体管的存储器单元的高度上延伸的串的阵列及其形成方法 Download PDF

Info

Publication number
CN107706190A
CN107706190A CN201710677023.XA CN201710677023A CN107706190A CN 107706190 A CN107706190 A CN 107706190A CN 201710677023 A CN201710677023 A CN 201710677023A CN 107706190 A CN107706190 A CN 107706190A
Authority
CN
China
Prior art keywords
wall
opening
area
height
control gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201710677023.XA
Other languages
English (en)
Other versions
CN107706190B (zh
Inventor
J·B·德胡特
K·R·帕雷克
M·帕克
J·N·格里利
C·E·卡特
M·C·罗伯茨
I·V·恰雷
V·沙马娜
R·迈耶
P·泰萨里欧
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Priority to CN202110136434.4A priority Critical patent/CN112768465A/zh
Publication of CN107706190A publication Critical patent/CN107706190A/zh
Application granted granted Critical
Publication of CN107706190B publication Critical patent/CN107706190B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Landscapes

  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

本申请案涉及包括可编程电荷存储晶体管的存储器单元的高度上延伸的串的阵列及其形成方法。所述存储器单元个别地包括可编程电荷存储晶体管，衬底包括含有存储器单元的第一区域及横向于所述第一区域的不含有存储器单元的第二区域。所述第一区域包括绝缘性材料与控制栅极材料的垂直交替叠层。所述第二区域包括横向于所述第一区域的不同组合物绝缘材料的垂直交替叠层。包括半导电沟道材料的沟道柱在高度上延伸穿过所述第一区域内的所述垂直交替叠层中的多者。隧道绝缘体、可编程电荷存储材料及控制栅极阻挡绝缘体介于所述沟道柱与所述第一区域内的所述控制栅极材料的所述叠层中的个别者的所述控制栅极材料之间。

Description

包括可编程电荷存储晶体管的存储器单元的高度上延伸的串 的阵列及其形成方法
技术领域
本文中所揭示的实施例涉及包括可编程电荷存储晶体管的存储器单元的高度上延伸的串的阵列且涉及形成此类阵列的方法。
背景技术
存储器为电子系统提供资料存储。快闪存储器是一种类型的存储器，且在计算机及其它装置中具有众多用途。举例来说，个人计算机可具有存储于快闪存储器芯片上的BIOS。作为另一实例，快闪存储器用于固态驱动器中以替换旋转硬盘驱动器。作为又一实例，快闪存储器用于无线电子装置中，这是因为所述快闪存储器使得制造商能够在新的通信协议变为标准化时支持所述新的通信协议，且能够提供使装置远程升级以获得经改进或经增强特征的能力。
典型快闪存储器包括存储器阵列，所述存储器阵列包含以行及列方式布置的大量存储器单元。快闪存储器可在区块中被擦除及重新编程。NAND可为快闪存储器的基本架构。NAND单元单位包括串联耦合到存储器单元的串联组合(其中串联组合通常称为NAND串)的至少一个选择装置。在美国专利第7,898,850号中描述实例性NAND架构。
存储器单元串可经布置以水平地或垂直地延伸。与水平延伸的存储器单元串相比，垂直存储器单元串减小由存储器单元占据的衬底的水平面积，尽管通常以经增加垂直厚度为代价。存储器电路的至少一些导电导通体可需要延伸穿过经增加垂直厚度，(举例来说)以与控制电路(无论是横向地邻近存储器单元串的阵列还是位于所述陈列下方)连接。
发明内容
在一些实施例中，一种形成存储器单元的高度上延伸的串的阵列的方法(其中所述存储器单元个别地包括可编程电荷存储晶体管)包括形成堆叠，所述堆叠包括不同组合物绝缘材料的垂直交替叠层。穿过所述交替叠层形成高度上延伸的沟道开口且穿过所述交替叠层形成高度上延伸的壁开口。所述壁开口与所述沟道开口的一行横向地间隔开且在所述沟道开口旁边沿着所述行水平地延伸。将可编程电荷存储材料及半导电沟道材料形成到所述沟道开口中及形成到所述壁开口中，以针对所述高度上延伸的串中的个别者而在所述沟道开口中的个别者中形成包括所述半导电沟道材料及所述可编程电荷存储材料的高度上延伸的柱且在所述壁开口中形成高度上延伸的壁。所述壁包括所述可编程电荷存储材料及所述半导电沟道材料且在所述沟道开口旁边沿着所述行水平地延伸。所述壁包括面向所述柱的第一侧及背对所述柱的与所述第一侧相对的第二侧。在形成所述壁之后，在所述壁的所述第一侧上穿过不同组合物绝缘材料的所述交替叠层形成接达开口。通过所述接达开口而对所述不同组合物绝缘材料中的且介于另一组合物绝缘材料的叠层之间的一种组合物绝缘材料进行各向同性蚀刻。在所述壁的所述第一侧上用所述存储器单元的控制栅极材料来替换所述一种绝缘材料。在所述各向同性蚀刻期间，所述壁限制蚀刻流体从所述壁的所述第一侧传递到所述壁的所述第二侧的横向接达。最后在所述壁的所述第二侧上穿过不同组合物绝缘材料的所述交替叠层设置高度上延伸的导电导通体。
在一些实施例中，一种存储器单元的高度上延伸的串的阵列(其中所述存储器单元个别地包括可编程电荷存储晶体管)包括衬底，所述衬底包括含有存储器单元的第一区域及横向于所述第一区域的不含有存储器单元的第二区域。所述第一区域包括绝缘性材料与控制栅极材料的垂直交替叠层。所述第二区域包括横向于所述第一区域的不同组合物绝缘材料的垂直交替叠层。包括半导电沟道材料的沟道柱在高度上延伸穿过所述第一区域内的所述垂直交替叠层中的多者。隧道绝缘体、可编程电荷存储材料及控制栅极阻挡绝缘体介于所述沟道柱与所述第一区域内的所述控制栅极材料的所述叠层中的个别者的所述控制栅极材料之间。导电导通体在高度上延伸穿过所述第二区域中的所述垂直交替叠层。高度上延伸的壁横向位于所述第一区域与所述第二区域之间。所述壁包括所述可编程电荷存储材料及所述半导电沟道材料。
在一些实施例中，一种存储器单元的高度上延伸的串的阵列(其中所述存储器单元个别地包括可编程电荷存储晶体管)包括衬底，所述衬底包括含有存储器单元的第一区域及横向于所述第一区域的不含有存储器单元的第二区域。所述第一区域包括绝缘性材料与控制栅极材料的垂直交替叠层。所述第二区域包括横向于所述第一区域的不同组合物绝缘材料的垂直交替叠层。包括半导电沟道材料的沟道柱在高度上延伸穿过所述第一区域内的所述垂直交替叠层中的多者。隧道绝缘体、可编程电荷存储材料及控制栅极阻挡绝缘体介于所述沟道柱与所述第一区域内的所述控制栅极材料的所述叠层中的个别者的所述控制栅极材料之间。导电导通体在高度上延伸穿过所述第二区域中的所述垂直交替叠层。高度上延伸的壁完全环绕包括所述导电导通体的岛。所述壁包括所述可编程电荷存储材料及所述半导电沟道材料。
按照条例，已在语言上关于结构及方法特征更特定或较不特定描述本文中所揭示的标的物。然而，应理解，由于本文中所揭示的方法包括实例性实施例，因此所述权利要求书不限于所展示及所描述的特定特征。因此，权利要求书是由字面措辞来提供完整范围，且根据等效内容的教义适当地予以解释。
附图说明
图1是根据本发明的实施例的处于制作中的包括存储器单元的高度上延伸的串的阵列的构造的图解性俯视平面图。
图2是穿过图1中的线2-2截取的横截面图。
图3是处于在由图1所展示的步骤之后的处理步骤处的图1构造的视图。
图4是穿过图3中的线4-4截取的横截面图。
图5是处于在由图3所展示的步骤之后的处理步骤处的图3构造的视图。
图6是穿过图5中的线6-6截取的横截面图。
图7是处于在由图5所展示的步骤之后的处理步骤处的图5构造的视图。
图8是穿过图7中的线8-8截取的横截面图。
图9是处于在由图7所展示的步骤之后的处理步骤处的图7构造的视图。
图10是穿过图9中的线10-10截取的横截面图。
图11是处于在由图9所展示的步骤之后的处理步骤处的图9构造的视图。
图12是穿过图11中的线12-12截取的横截面图。
图13是处于在由图11所展示的步骤之后的处理步骤处的图11构造的视图。
图14是穿过图13中的线14-14截取的横截面图。
图15是处于在由图13所展示的步骤之后的处理步骤处的图13构造的视图。
图16是穿过图15中的线16-16截取的横截面图。
图17是根据本发明的实施例的处于制作中的包括存储器单元的高度上延伸的串的阵列的构造的图解性俯视平面图。
图18是穿过图17中的线18-18截取的横截面图。
具体实施方式
本发明的实施例囊括形成存储器单元的高度上延伸的串的阵列的方法以及独立于制造方法的存储器单元的高度上延伸的串的阵列。无论如何，存储器单元个别地包括可编程电荷存储晶体管。在本文件中，“高度上延伸的”及“在高度上延伸”是指远离主要表面成角度达至少45°的方向，在制作期间相对于所述主要表面而处理衬底且所述主要表面可被视为界定大体上水平方向。进一步地，如本文中所使用的“垂直”及“水平”是在三维空间中独立于衬底的定向的相对彼此大体上垂直方向。进一步且除非另外陈述，否则“高度(上)”、“较高”、“上部”、“下部”、“顶部”、“顶上”、“底部”、“上面”、“下面”、“下方”、“底下”、“向上”及“向下”为大体上参考垂直方向。而且，相对于场效晶体管为“高度上延伸的”及“在高度上延伸”是参考晶体管的沟道长度的定向，在操作中电流沿着所述沟道长度在源极/漏极区域之间流动。
参考图1及2，衬底片段或构造10可被视为包括基底衬底12，所述基底衬底可包含导电/导体/传导(即，本文中电)、半导电或绝缘性/绝缘体/绝缘(即，本文中电)材料中的任何一或多者。各种材料展示为在基底衬底12上面。材料可在图1及2描绘的材料旁边、从图1及2描绘的材料高度上向内或高度上向外。举例来说，其它部分或完全制作的集成电路组件可设置于衬底12上面、周围或其内的某处。用于操作存储器阵列内的组件的控制及/或其它外围电路也可被制作，且可或可不完全或部分位于存储器阵列或子阵列内。进一步地，多个子阵列也可被制作且独立地、串联地或以其它方式相对彼此操作。如在本文件中所使用，“子阵列”也可被视为阵列。无论如何，本文中所描述的材料、区域及结构中的任一者可为均质或非均质的，且无论如何可在此类材料、区域及结构所上覆的任何材料上方为连续或不连续的。进一步地，除非另外陈述，否则可使用任何适合的或尚待开发的技术形成每一材料，其中原子层沉积、化学气相沉积、物理气相沉积、外延生长、扩散掺杂及离子植入为实例。
构造10可被视为包括将含有存储器单元的第一区域14及将不含有存储器单元且横向于第一区域14(在一个实施例中且如所展示，横向邻近于第一区域14)的第二区域16。第一区域14及第二区域16可跨越衬底或衬底的存储器阵列区为横向连续的，或者可仅包括其相应部分。第一区域14及第二区域16可均为存储器阵列的一部分或位于所述存储器阵列内。替代地作为实例，第一区域14可为存储器阵列的一部分且第二区域16可被定位为横向于存储器阵列。无论如何，区域14及16可用于界定将含有(14)及将不含有(16)存储器单元的水平区，而不管那些区域的大小、形状等如何。
实例性衬底12包括半导体材料17(举例来说，单晶硅)，所述半导体材料具有形成于其上方或其中、在第一区域14内的经导电掺杂源材料19，且可包括用于正被制作的存储器单元的高度上延伸的串的电路的一部分。绝缘体20(例如，经掺杂或未经掺杂二氧化硅及/或氮化硅)展示为横向邻近材料19且延伸到第二区域16中，且绝缘体18(例如，经掺杂或未经掺杂二氧化硅及/或氮化硅)展示为位于第一区域14及第二区域16中、高度上介于半导体材料17与材料19、20之间。实例性源材料19为位于约900埃厚度的下伏硅化钨上方的约500埃厚度的经导电掺杂多晶硅。绝缘体20可具有与源材料19相同的厚度，如所展示。绝缘体18的实例性厚度为从约2,000埃到5,000埃。
在本文件中，“厚度”本身(无前述方向性形容词)定义为从不同组合物的紧邻材料或紧邻区域的最接近表面垂直地穿过给定材料或区域的平均直线距离。另外，本文中所描述的各种材料或区域可具有大体上恒定厚度或具有可变厚度。如果具有可变厚度，那么厚度是指平均厚度，除非另外指示，且此材料或区域将由于厚度为可变的而具有一些最小厚度及一些最大厚度。如本文中所使用，“不同组合物”仅需要可彼此直接抵靠的两个所陈述材料或区域的那些部分在化学上及/或物理上为不同的(举例来说，假定此类材料或区域并非均质的)。如果两个所陈述材料或区域并不彼此直接抵靠，那么“不同组合物”仅需要彼此最接近的两个所陈述材料或区域的那些部分在化学上及/或物理上为不同的(假定此类材料或区域并非均质的)。在本文件中，当存在材料、区域或结构相对彼此的至少某一物理触碰接触时，所陈述材料、区域或结构“直接抵靠”另一者。相比来说，前面无“直接”的“在…上方”、“在…上”、“沿着”及“抵靠”囊括“直接抵靠”以及其中介入材料、区域或结构不导致所陈述材料、区域或结构相对彼此的物理触碰接触的构造。
半导体材料17展示为其中具有导电区域22，所述导电区域位于第二区域16内且将被形成的导电导通体将电耦合(在一个实施例中，直接电耦合)到所述导电区域。在本文件中，如果在正常操作中电流能够从区域/材料/组件中的一者连续流动到另一者，且主要通过亚原子正电荷及/或负电荷的移动(在充分产生此类电荷的情况下)而进行此，那么所述区域/材料/组件相对彼此“电耦合”。另一电子组件可介于区域/材料/组件之间且电耦合到所述区域/材料/组件。相比来说，当将区域/材料/组件称为“直接电耦合”时，无介入电子组件(例如，无二极管、晶体管、电阻器、换能器、开关、熔断器等)介于直接电耦合的区域/材料/组件之间。
堆叠24已形成于衬底12上方且包括不同组合物绝缘材料26及28的垂直交替叠层。实例性此类材料为二氧化硅及氮化硅，而不管所描绘材料堆叠中的次序如何。每一叠层的实例性厚度是从约200埃到约400埃，且此无需具有相同相应厚度或具有相对于彼此相同的厚度(当材料26及28个别地具有恒定厚度时)。堆叠24展示为具有十三个垂直交替叠层，但可形成更少或可能更多(例如，几十个、几百个等)。可将堆叠24的顶部层26制成为比所展示的厚或薄或者在期望的情况下将替代材料(未展示)设置于所述顶部层上方作为蚀刻停止件或抛光停止件，以较好地确保平面水平衬底(如果需要)。第二区域16可含有“阶梯”(未展示)，其中“阶梯台阶”由在水平方向上进一步延伸于堆叠的端部分中、在所述端部分中较深地移动到堆叠中的紧邻材料26及28对中的至少一些紧邻材料对产生。
参考图3及4，高度上延伸的沟道开口30已在第一区域14中穿过交替叠层26、28形成。仅以实例方式，此展示为布置成具有每行四个开口30的交错行的群组或列21。在一个实施例中且如所展示，沟道开口30已形成到源材料19中。可使用任何替代现有或尚待开发布置及构造。在本文件中对“行”及“列”的使用是出于方便地将一系列或定向的特征与另一系列或定向的特征区分开且组件已经或将要沿着所述“行”及“列”形成。独立于功能而关于任何系列的区域、组件及/或特征同义地使用“行”及“列”。无论如何，行可为笔直的及/或弯曲的及/或相对彼此为平行的及/或不平行的，可如列一样。进一步地，行及列可以90°或者以一或多个其它角度相对彼此相交。
高度上延伸的壁开口32已穿过交替叠层26、28形成，且在一个实施例中如所展示基本上介于第一区域14与第二区域16之间。在一个实施例中，壁开口32可被视为第一壁开口且形成至少一个额外壁开口(例如，第二壁开口33、第三壁开口34及/或第四壁开口35)，其中此类壁开口中的至少一者相对于第一壁开口32成角度(即，不同于笔直角度)。额外壁开口可与第一壁开口接合(举例来说，壁开口33及34中的每一者展示为与第一壁开口32接合)，且在一个实施例中位于第一壁开口32的水平端处。在一个实施例中，如与第一壁开口32接合的壁开口33及/或壁开口34中的任一者可被视为第一壁开口32的成角度延伸部。在一个实施例中且如所展示，壁开口32、33、34及35形成交替叠层26、28的径向内部岛25。如上文所描述的阶梯台阶(未展示)可位于岛25内。两个壁开口32(以及相关联壁开口33、34及35)展示为位于构造10中，但可使用更多或仅一个壁开口32(而不管壁开口33、34及35的存在)，其中论述主要关于单个壁开口32而进行。
壁开口32与沟道开口30的行36横向地间隔开，其中壁开口32在行36中的沟道开口30旁边沿着此行水平地延伸。实例性行36为此类行的列21内的行36中的最接近壁开口32的任一者。替代地仅以实例方式，所提及的行36可被视为不同列21中且最接近壁开口32的两个或多于两个行36的组合。在一个实施例中且如所展示，壁开口32在行36中的多个沟道开口30旁边沿着所述行延伸、在一个实施例中沿着所述行中的至少四个此类沟道开口延伸且在一个实施例中沿着所述行中的多于四个沟道开口延伸。实例性图3及4实施例展示壁开口32跨越九个沟道开口30完全地延伸，但此可跨越更少或更多沟道开口延伸。在一个实施例中且如所展示，壁开口32形成为水平直线的，但可使用曲线、直线与弯曲分段的组合等。无论如何且在一个实施例中，壁开口32形成为与行36平行且在一个实施例中行36为水平直线的。
用于形成沟道开口30的实例性技术包含具有或不具有间距倍增的光刻图案化及蚀刻。开口30及32可各自使用单个掩蔽步骤来形成，且可使用相同单个掩蔽步骤来同时形成，使得不使用两个或多于两个掩蔽步骤来形成开口32及30。类似地，在一个实施例中，与壁开口32及沟道开口30的形成相当地形成开口33、34及35。在一个实施例中，沟道开口30及壁开口32形成为垂直的或在垂直线的10°以内。沟道开口30及壁开口32展示为在所描绘垂直横截面中包括笔直及垂直侧壁，但此无需且可并非如此。进一步且无论如何，沟道开口30个别地可在水平横截面中为圆形的、椭圆形的、矩形的或具有其它形状。仅作为一个实例，沟道开口30可为大体上圆形的，在其高度上最外部分处具有从约850埃到1,250埃的最大水平开口尺寸且在其与源材料19汇合的高度上最内部分处渐缩(未展示)到减小约5％到10％的水平开口尺寸。壁开口32类似地可具有类似于的沟道开口30的最大水平尺寸的其最小水平开口尺寸，且也可渐缩(未展示)。沟道开口30及壁开口32的最大及最小相应水平开口尺寸无需相对彼此为相同的。进一步地，在形成额外壁开口(例如，33、34、35)的情况下，此类额外壁开口无需具有与壁开口32的尺寸相同的尺寸。
参考图5及6，材料40及42已形成到沟道开口30及壁开口32中，且在所描绘实施例中形成于壁开口33、34及35中。材料40包括可编程电荷存储材料且材料42包括半导电沟道材料。实例性电荷存储材料包含氮化硅、氧化钌、氮氧化硅、纳米点、多晶硅及二氧化硅中的任何一或多者。半导电沟道材料42(例如，多晶硅)适当地掺杂有导电性增强的杂质，其中实例性导电性杂质掺杂范围为从5x 1017原子/cm3到5x 1018原子/cm3。在一个实施例中且如所展示，沟道材料42形成为中空沟道柱85(图6)且最终可具有其径向向内形成的电介质材料(图5及6中未展示)。替代地，可使用非中空沟道。
无论如何，可编程电荷存储材料40及半导电沟道材料42针对正被形成的存储器单元的高度上延伸的串中的个别者而在个别沟道开口30中形成包括半导电沟道材料及可编程电荷存储材料的高度上延伸的柱44。进一步地，可编程电荷存储材料40及半导电沟道材料42在壁开口32中形成高度上延伸的壁46(例如，其至少在过程中的此点处呈两个单独部分，举例来说如所展示)，所述高度上延伸的壁包括可编程电荷存储材料及半导电沟道材料且在沟道开口30旁边水平地沿着行36。因此，壁46可具有与壁开口32类似的关于尺寸范围、形状及定向的属性。壁46可被视为包括面向柱44的第一侧48及背对柱44的与第一侧48相对的第二侧50。类似地在所描绘实施例中，还形成包括相对侧53、54的第二壁52、包括相对侧57、58的第三壁56及包括相对侧61、62的第四壁60，且所述壁包括可编程电荷存储材料40及半导电沟道材料42。
可编程电荷存储材料及半导电沟道材料中的一者或两者(理想地，两者)同时形成到沟道开口中及形成到壁开口中。半导电沟道材料42理想地与源材料19直接电耦合。用以在不提供单独互连件的情况下实现此目的的一种技术因此且如所展示包含首先将可编程电荷存储材料40沉积到线开口30及32，后续接着至少回抛光到材料26的顶部层的高度上最外表面，接着进行湿式稀释HF各向同性蚀刻或各向异性蚀刻以将材料40从开口30及32的基底上方中间移除。接着，此后续接着半导电沟道材料42的沉积、其回抛光，且接着进行蚀刻以将此半导电沟道材料从开口30及32的基底上方中间移除。替代地，可不将半导电沟道材料42从开口30及32的基底上方中间移除(未展示)。
理想地，材料40包含第一经沉积控制栅极阻挡绝缘体(例如，Al2O3及/或二氧化硅/氮化硅/二氧化硅复合物)，后续接着可编程电荷存储材料的沉积，且接着后续接着隧道绝缘体的沉积，所述隧道绝缘体将借此介于电荷存储材料与半导电沟道材料之间。隧道绝缘体可包括多种不同组合物及厚度电介质材料的复合物(如将由技术人员了解)且并非本文中所揭示的本发明的材料。无论如何，在此情况中，壁46(以及壁52、56及60)也将包括隧道绝缘体及控制栅极阻挡绝缘体，其中在一个实施例中，控制栅极绝缘体在相应壁的相对侧48/50、53/54、57/58及61/62上形成所述相应壁的横向最外表面。
参考图7及8，电介质材料64(例如，氮化硅及/或经掺杂或未经掺杂二氧化硅)已经沉积以填充沟道开口30及壁开口的剩余开口体积，后续接着将此电介质材料至少回平面化到材料26的顶部层的高度上最外表面。因此，在一个实施例中，此形成壁46(以及壁52、56及60)以包括材料40及42的横向外衬层以及包括电介质材料64的中央芯。在一个此实施例中，壁46(以及壁52、56及60)包括控制栅极阻挡绝缘体的横向最外衬层。
参考图9及10，接达开口66(图9)已在壁46的第一侧48上穿过交替叠层26、28形成。接达开口66为蚀刻剂提供接达以使所述蚀刻剂随后接触交替叠层26、28的材料。接达开口66的横向边缘还可界定随后将被形成的存取/控制栅极线的横向边缘。
参考图11及12，已通过接达开口66进行对不同组合物绝缘材料(例如，材料28且其未展示)中的介于另一组合物绝缘材料(例如，材料26)的叠层之间的一种组合物绝缘材料的各向同性蚀刻。此可相对于一种绝缘材料选择性地对另一绝缘材料进行。在本文件中，选择性蚀刻或移除是其中相对于一种材料以至少2:1的速率移除另一所陈述材料的蚀刻或移除。在此各向同性蚀刻期间，壁46限制蚀刻流体从壁46的第一侧48传递到壁46的第二侧50的横向接达。进一步在所描绘实施例中，在此各向同性蚀刻期间，壁52、56及60分别限制蚀刻流体从第一侧53、57及61传递到第二侧54、58及62的横向接达。
理想地，相对于壁的至少一些材料选择性地进行各向同性蚀刻，但不必如此。举例来说且仅以实例方式，壁可由被蚀刻剂以大于1:2的速率蚀刻的某一材料制成，虽然所述壁横向足够厚以在壁本身被横向地蚀刻(虽然并未完全穿过所述壁)的情况下阻止蚀刻剂从第一侧48传递到第二侧50。因此且无论如何，壁可由蚀刻剂横向地蚀刻，无论所述壁是否包括相对于另一材料(例如，在所描绘实施例中材料28)的蚀刻而以小于1:2的速率被蚀刻的材料。在所描绘实施例中且在如前述段落中所描述而进行选择性蚀刻的情况下，相对于其而选择性地蚀刻材料28的壁46的材料可或可不包括可编程电荷存储材料及/或半导电沟道材料。举例来说且仅以实例方式，在壁46包括控制栅极阻挡绝缘体的外衬层的情况下，所述绝缘体可阻挡蚀刻剂到达可编程电荷存储材料。
在材料28的蚀刻之后，图11及12展示导电控制栅极材料75的沉积，从而有效地替换经移除绝缘材料(例如，材料28，其未展示)。在一个实施例中，为使控制栅极材料75的横向范围清晰，将此材料展示为密布于图11及后续俯视图中。然而，在所述俯视图中将不可确切地看到此材料，这至少是因为顶部层26位于此材料上方而只有在图11中位于接达开口66内。在一个实施例中且如所展示，用控制栅极材料75来替换绝缘材料(例如，28)导致控制栅极材料75的个别叠层在第一壁侧48上直接抵靠壁46。同样，控制栅极材料75还可直接抵靠壁52的侧53、壁56的侧57及壁60的侧61。无论如何且在一个实施例中，控制栅极材料75并不直接抵靠壁46的可编程电荷存储材料或半导电沟道材料中的任一者。举例来说且仅以实例方式，且如上文关于一个实例性实施例所描述，控制栅极阻挡绝缘体可介于可编程电荷存储材料与控制栅极材料之间，且在一个实施例中，控制栅极材料可在第一壁侧48上直接抵靠壁46的控制栅极阻挡绝缘体，且类似地关于壁52、56及60也如此。
参考图13及14，控制栅极材料75已从接达开口66被移除(例如，通过相对于材料26、40、42及64的各向同性选择性蚀刻)。电介质材料68(例如，氮化硅及/或二氧化硅)已接着被沉积到接达开口66中且经回平面化以填充接达开口66，因此形成个别存储器单元88的高度上延伸的串80的阵列11。构造10展示为在存储器单元的高度上延伸的串的每一叠层中包括围绕沟道柱的单个存储器单元88。替代地且仅以实例方式，可使用任何现有或尚待开发构造，其中在给定串(未展示)中的单个叠层中，两个或多于两个存储器单元围绕沟道柱圆周地间隔开。
参考图15及16，高度上延伸的导电导通体开口71已在壁46的第二壁侧50上穿过不同组合物绝缘材料的交替叠层26、28形成。在仅一个实例中，导通体开口71可为大体上圆形的，在其相应高度上最外部分处具有大于沟道开口30的最大水平开口尺寸的最大水平开口尺寸(举例来说，从约2,000埃到4,000埃)，且所述导通体开口还可在其与导电区域22汇合的高度上最内部分处渐缩(未展示)到较小的水平开口尺寸。导通体开口71已被填充有导电材料以形成导电导通体72。导电导通体72中的至少一些导电导通体可为贯穿阵列导通体(TAV)(如所展示)，所述TAV延伸到构造于阵列11下面的存储器阵列控制及/或读取/写入电路(未展示，但除区域22之外)。可与连接到相应叠层的个别控制栅极线的阶梯台阶(未展示)的导电导通体(未展示)的形成相当地进行TAV(例如，72)的形成，且不管是否在壁46的侧50上。替代地，可在单独时间形成TAV及其它导电导通体(未展示)。
在所描绘实例中，接达开口66使得蚀刻剂能够接达材料28并通过相对于材料26的选择性蚀刻而移除材料28。除了材料28由蚀刻剂在接达开口66之间横向地(例如，在图式的“x”方向上)移除之外，所述材料还从接达开口66的端纵向向外地(例如，在图式的“y”方向上)被移除。经移除材料28由导电控制栅极材料75替换。此材料不应触碰导电导通体72以免在所述两者之间发生不期望短路。在本发明之前的先前方法中，导电导通体必须与接达开口66横向地及纵向地充分间隔开以在材料28的定时蚀刻结束时使得材料28中的一些材料保持横向地位于导电导通体72将处的位置旁边。对壁46(及壁52、56、60)的使用可使得能够减小接达开口66与导电导通体72之间的此横向及纵向间隔，因此增加电路密度。而且，仅可使用一或多个壁46(例如，在不存在壁52、56及/或60的情况下)，所述一或多个壁可使得能够减小此纵向间隔但可能不会减小此横向间隔。无论如何，尽管本发明为如此目的明确的，但其并非如此受限制，除非在受分析的请求项中如此陈述。
上文所描述处理展示在由图9所展示的蚀刻之后提供导电导通体72。替代地以实例方式，导电导通体72的形成可发生在由图9所描绘的蚀刻之前(包含在形成壁开口32或壁46之前或之后且还包含在形成沟道开口30及柱44之前或之后)。举例来说且仅以实例方式，图17及18展示相对于替代构造10a的处理。已在适当的情况下使用来自上文所描述实施例的相同编号，其中一些构造差异是以后缀“a”指示。图17及18展示实例性实施例，其中导通体开口71及导电导通体72已在形成上文所描述实施例中于图3及4中所展示的结构中的任一者之前形成。
本发明的实施例包含独立于制造方法的存储器单元的高度上延伸的串的阵列，其中存储器单元个别包括可编程电荷存储晶体管。然而，此阵列可包括上文关于方法实施例所描述的结构方面中的任一者。无论如何，此阵列将包括衬底(例如，构造10/10a)，所述衬底包括含有存储器单元(例如，88)的第一区域(例如，14)及不含有存储器单元且横向于所述第一区域的第二区域(例如，16)。第一区域包括绝缘性材料(例如，26)及控制栅极材料(例如，75)的垂直交替叠层。第二区域包括横向于第一区域的不同组合物绝缘材料(例如，26、28)的垂直交替叠层。
包括半导电沟道材料的沟道柱(例如，85)在高度上延伸穿过第一区域内的垂直交替叠层中的多者。隧道绝缘体、可编程电荷存储材料及控制栅极阻挡绝缘体介于沟道柱与第一区域内的控制栅极材料叠层中的个别者的控制栅极材料之间。导电导通体(例如，72)在高度上延伸穿过第二区域中的垂直交替叠层。高度上延伸的壁(例如，46)横向位于第一区域与第二区域之间。所述壁包括可编程电荷存储材料及半导电沟道材料。可使用如所展示及/或上文所描述的任何其它属性或方面。
举例来说且仅以实例方式，在一个实施例中，所述壁与沟道柱的一行横向地间隔开且在所述行中的沟道柱中的多者旁边沿着所述行延伸。在一个此实施例中，所述壁沿着所述行中的至少四个沟道柱延伸，在一个此实施例中，所述壁与所述行平行，在一个此实施例中，所述壁为水平直线的，且在一个此实施例中，所述壁为水平直线的且所述壁与所述行平行。在一个实施例中，高度上延伸的壁(例如，组合地46、52、56、60)完全环绕包括导电导通体的岛(例如，25)，其中所述壁包括可编程电荷存储材料及半导电沟道材料，且在一个实施例中还包括隧道绝缘体及控制栅极阻挡绝缘体。再次，可使用如所展示及/或上文所描述的任何其它属性或方面。

Claims (26)

1.一种形成存储器单元的高度上延伸的串的阵列的方法，所述存储器单元个别地包括可编程电荷存储晶体管，所述方法包括：
形成包括不同组合物绝缘材料的垂直交替叠层的堆叠；
穿过所述交替叠层形成高度上延伸的沟道开口且穿过所述交替叠层形成高度上延伸的壁开口，所述壁开口与所述沟道开口的一行横向地间隔开且在所述沟道开口旁边沿着所述行水平地延伸；
将可编程电荷存储材料及半导电沟道材料形成到所述沟道开口中及形成到所述壁开口中，以针对所述高度上延伸的串中的个别者而在所述沟道开口中的个别者中形成包括所述半导电沟道材料及所述可编程电荷存储材料的高度上延伸的柱，且在所述壁开口中形成高度上延伸的壁，所述壁包括所述可编程电荷存储材料及所述半导电沟道材料且在所述沟道开口旁边沿着所述行水平地延伸，所述壁包括面向所述柱的第一侧及背对所述柱的与所述第一侧相对的第二侧；
在形成所述壁之后，在所述壁的所述第一侧上穿过不同组合物绝缘材料的所述交替叠层形成接达开口；
通过所述接达开口而各向同性地蚀刻所述不同组合物绝缘材料中的介于另一组合物绝缘材料的叠层之间的一种组合物绝缘材料，且在所述壁的所述第一侧上用所述存储器单元的控制栅极材料来替换所述一种绝缘材料，在所述各向同性蚀刻期间，所述壁限制蚀刻流体从所述壁的所述第一侧传递到所述壁的所述第二侧的横向接达；及
在所述壁的所述第二侧上穿过不同组合物绝缘材料的所述交替叠层设置高度上延伸的导电导通体。
2.根据权利要求1所述的方法，其包括形成所述壁开口及所述壁以在所述行中的所述沟道开口中的多者旁边沿着所述行延伸。
3.根据权利要求1所述的方法，其中所述沟道开口及所述壁开口各自使用单个掩蔽步骤来形成，所述沟道开口及所述壁开口的所述形成使用所述相同单个掩蔽步骤而同时发生。
4.根据权利要求1所述的方法，其包括同时将所述可编程电荷存储材料形成到所述沟道开口中及形成到所述壁开口中。
5.根据权利要求1所述的方法，其包括同时将所述半导电沟道材料形成到所述沟道开口中及形成到所述壁开口中。
6.根据权利要求1所述的方法，其中所述替换导致所述控制栅极材料的个别叠层在所述壁的所述第一侧上直接抵靠所述壁。
7.根据权利要求1所述的方法，其包括将隧道绝缘体及控制栅极阻挡绝缘体形成到所述沟道开口中及形成到所述壁开口中，所述壁包括所述隧道绝缘体及所述控制栅极阻挡绝缘体。
8.根据权利要求1所述的方法，其包括形成所述壁以包括可编程电荷存储材料及半导电沟道材料的横向外衬层以及包括电介质材料的中央芯。
9.根据权利要求1所述的方法，其中所述设置包括在所述蚀刻之前形成所述导电导通体。
10.根据权利要求1所述的方法，其中所述设置包括在所述蚀刻之后形成所述导电导通体。
11.根据权利要求1所述的方法，其中，
所述壁开口是第一壁开口且所述壁是第一壁；且
所述方法进一步包括：
形成第二高度上延伸的壁开口，所述可编程电荷存储材料及所述半导电沟道材料形成到所述第二高度上延伸的壁开口中以形成包括所述可编程电荷存储材料及所述半导电沟道材料的第二壁，所述第二壁开口及所述第二壁相对于所述第一壁开口及所述第一壁成角度。
12.根据权利要求1所述的方法，其中所述壁开口是第一壁开口且所述壁是第一壁；且
所述方法进一步包括：
形成至少一个额外壁开口，所述可编程电荷存储材料及所述半导电沟道材料形成到所述至少一个额外壁开口中以形成包括所述可编程电荷存储材料及所述半导电沟道材料的至少一个额外壁，所述至少一个额外壁与所述第一壁一起环绕并形成包括所述高度上延伸的导电导通体的岛。
13.一种存储器单元的高度上延伸的串的阵列，所述存储器单元个别地包括可编程电荷存储晶体管，所述阵列包括：
衬底，其包括含有存储器单元的第一区域及横向于所述第一区域的不含有存储器单元的第二区域，所述第一区域包括绝缘性材料与控制栅极材料的垂直交替叠层，所述第二区域包括横向于所述第一区域的不同组合物绝缘材料的垂直交替叠层；
沟道柱，其包括半导电沟道材料，在高度上延伸穿过所述第一区域内的所述垂直交替叠层中的多者；
隧道绝缘体、可编程电荷存储材料及控制栅极阻挡绝缘体，其介于所述沟道柱与所述第一区域内的所述控制栅极材料的所述叠层中的个别者的所述控制栅极材料之间；
导电导通体，其在高度上延伸穿过所述第二区域中的所述垂直交替叠层；及
高度上延伸的壁，其横向位于所述第一区域与所述第二区域之间，所述壁包括所述可编程电荷存储材料及所述半导电沟道材料。
14.根据权利要求13所述的阵列，其中所述壁与所述沟道柱的一行横向地间隔开且在所述行中的所述沟道柱中的多者旁边沿着所述行延伸。
15.根据权利要求14所述的阵列，其中所述壁沿着所述行中的至少四个沟道柱延伸。
16.根据权利要求14所述的阵列，其中所述壁与所述行平行。
17.根据权利要求14所述的阵列，其中所述壁为水平直线的。
18.根据权利要求13所述的阵列，其中所述控制栅极材料的个别叠层在所述壁的第一区域侧上直接抵靠所述壁。
19.根据权利要求18所述的阵列，其中所述控制栅极材料并不直接抵靠所述壁的所述可编程电荷存储材料或所述半导电沟道材料中的任一者。
20.根据权利要求13所述的阵列，其中所述壁包括所述隧道绝缘体及所述控制栅极阻挡绝缘体。
21.根据权利要求20所述的阵列，其中所述控制栅极材料的个别叠层在所述壁的第一区域侧上直接抵靠所述壁的所述控制栅极阻挡绝缘体。
22.根据权利要求13所述的阵列，其中所述壁包括所述可编程电荷存储材料及所述半导电沟道材料的横向外衬层以及包括电介质材料的中央芯。
23.根据权利要求22所述的阵列，其中所述壁包括所述控制栅极阻挡绝缘体的横向最外衬层。
24.根据权利要求13所述的阵列，其中，
所述壁是第一壁；且
所述阵列进一步包括：
第二高度上延伸的壁，其包括所述可编程电荷存储材料及所述半导电沟道材料，所述第二壁相对于所述第一壁成角度。
25.根据权利要求24所述的阵列，其中所述第二壁与所述第一壁接合且包括所述第一壁的成角度延伸部。
26.一种存储器单元的高度上延伸的串的阵列，所述存储器单元个别地包括可编程电荷存储晶体管，所述阵列包括：
衬底，其包括含有存储器单元的第一区域及横向于所述第一区域的不含有存储器单元的第二区域，所述第一区域包括绝缘性材料与控制栅极材料的垂直交替叠层，所述第二区域包括横向于所述第一区域的不同组合物绝缘材料的垂直交替叠层；
沟道柱，其包括半导电沟道材料，在高度上延伸穿过所述第一区域内的所述垂直交替叠层中的多者；
隧道绝缘体、可编程电荷存储材料及控制栅极阻挡绝缘体，其介于所述沟道柱与所述第一区域内的所述控制栅极材料的所述叠层中的个别者的所述控制栅极材料之间；
导电导通体，其在高度上延伸穿过所述第二区域中的所述垂直交替叠层；及
高度上延伸的壁，其完全环绕包括所述导电导通体的岛，所述壁包括所述可编程电荷存储材料及所述半导电沟道材料。
CN201710677023.XA 2016-08-09 2017-08-09 存储器单元的高度上延伸的串的阵列及其形成方法 Active CN107706190B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110136434.4A CN112768465A (zh) 2016-08-09 2017-08-09 存储器单元的高度上延伸的串的阵列及其形成方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/231,950 US10014309B2 (en) 2016-08-09 2016-08-09 Methods of forming an array of elevationally-extending strings of memory cells comprising a programmable charge storage transistor and arrays of elevationally-extending strings of memory cells comprising a programmable charge storage transistor
US15/231,950 2016-08-09

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN202110136434.4A Division CN112768465A (zh) 2016-08-09 2017-08-09 存储器单元的高度上延伸的串的阵列及其形成方法

Publications (2)

Publication Number Publication Date
CN107706190A true CN107706190A (zh) 2018-02-16
CN107706190B CN107706190B (zh) 2021-02-09

Family

ID=61159357

Family Applications (2)

Application Number Title Priority Date Filing Date
CN202110136434.4A Pending CN112768465A (zh) 2016-08-09 2017-08-09 存储器单元的高度上延伸的串的阵列及其形成方法
CN201710677023.XA Active CN107706190B (zh) 2016-08-09 2017-08-09 存储器单元的高度上延伸的串的阵列及其形成方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN202110136434.4A Pending CN112768465A (zh) 2016-08-09 2017-08-09 存储器单元的高度上延伸的串的阵列及其形成方法

Country Status (3)

Country Link
US (3) US10014309B2 (zh)
CN (2) CN112768465A (zh)
TW (1) TWI639224B (zh)

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110299325A (zh) * 2018-03-22 2019-10-01 美光科技公司 包括存储器的集成电路构造及用于形成其的方法
CN110387535A (zh) * 2018-04-19 2019-10-29 美光科技公司 可编程电荷存储晶体管、存储器单元和形成绝缘体材料的方法
CN111627913A (zh) * 2019-02-28 2020-09-04 美光科技公司 存储器阵列和用于形成存储器阵列的方法
CN112054029A (zh) * 2019-06-06 2020-12-08 美光科技公司 集成式结构、形成集成式结构的方法以及nand存储器阵列
CN112133704A (zh) * 2019-06-24 2020-12-25 美光科技公司 存储器阵列及用于形成存储器阵列的方法
CN112385039A (zh) * 2018-08-23 2021-02-19 美光科技公司 集成电路系统构造
CN112713151A (zh) * 2019-10-25 2021-04-27 美光科技公司 存储器阵列和用于形成包括存储器单元串的存储器阵列的方法
CN113039644A (zh) * 2018-11-26 2021-06-25 美光科技公司 存储器阵列及用以形成存储器阵列的方法
CN113206096A (zh) * 2020-01-15 2021-08-03 美光科技公司 存储器阵列和用于形成存储器阵列的方法
CN113795918A (zh) * 2019-06-18 2021-12-14 美光科技公司 存储器阵列以及用于形成存储器阵列和导电阵列通孔(tav)的方法

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10014309B2 (en) * 2016-08-09 2018-07-03 Micron Technology, Inc. Methods of forming an array of elevationally-extending strings of memory cells comprising a programmable charge storage transistor and arrays of elevationally-extending strings of memory cells comprising a programmable charge storage transistor
US10553607B1 (en) * 2018-08-24 2020-02-04 Micron Technology, Inc. Method of forming an array of elevationally-extending strings of programmable memory cells and method of forming an array of elevationally-extending strings of memory cells
JP2020047810A (ja) 2018-09-20 2020-03-26 キオクシア株式会社 半導体記憶装置及びその製造方法
US10825828B2 (en) 2018-10-11 2020-11-03 Micron Technology, Inc. Semiconductor devices and systems with channel openings or pillars extending through a tier stack, and methods of formation
US10868032B2 (en) * 2018-10-15 2020-12-15 Micron Technology, Inc. Dielectric extensions in stacked memory arrays
US11121146B2 (en) 2018-10-15 2021-09-14 Micron Technology, Inc. Forming terminations in stacked memory arrays
US11037944B2 (en) 2019-07-10 2021-06-15 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells and operative through-array-vias
US10985179B2 (en) * 2019-08-05 2021-04-20 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells and operative through-array-vias
US10580795B1 (en) 2019-08-15 2020-03-03 Micron Technology, Inc. Microelectronic devices including staircase structures, and related memory devices and electronic systems
US11075219B2 (en) 2019-08-20 2021-07-27 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11205654B2 (en) 2019-08-25 2021-12-21 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11244955B2 (en) 2019-08-25 2022-02-08 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11563022B2 (en) 2019-08-25 2023-01-24 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11195848B2 (en) 2019-08-25 2021-12-07 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11069631B2 (en) 2019-10-07 2021-07-20 Sandisk Technologies Llc Three-dimensional memory die containing stress-compensating slit trench structures and methods for making the same
WO2021071545A1 (en) * 2019-10-07 2021-04-15 Sandisk Technologies Llc Three-dimensional memory die containing stress-compensating slit trench structures or stress-absorbing seal ring structures and methods for making the same
US11289429B2 (en) 2019-10-07 2022-03-29 Sandisk Technologies Llc Three-dimensional memory die containing stress-compensating slit trench structures and methods for making the same
US11011408B2 (en) 2019-10-11 2021-05-18 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11195850B2 (en) 2019-10-18 2021-12-07 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11094627B2 (en) 2019-10-25 2021-08-17 Micron Technology, Inc. Methods used in forming a memory array comprising strings of memory cells
US11217601B2 (en) 2019-10-29 2022-01-04 Micron Technology, Inc. Microelectronic devices including staircase structures, and related memory devices and electronic systems
US11309328B2 (en) 2019-10-29 2022-04-19 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices, memory devices, and electronic systems
KR20210057351A (ko) 2019-11-12 2021-05-21 삼성전자주식회사 커패시터를 포함하는 반도체 메모리 장치
US11527473B2 (en) 2019-11-12 2022-12-13 Samsung Electronics Co., Ltd. Semiconductor memory device including capacitor
KR20210060853A (ko) 2019-11-19 2021-05-27 삼성전자주식회사 비휘발성 메모리 장치
US11094595B2 (en) 2019-12-27 2021-08-17 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11444093B2 (en) 2020-01-10 2022-09-13 Micron Technology, Inc. Memory arrays and methods of forming memory arrays
US11424262B2 (en) 2020-03-17 2022-08-23 Micron Technology, Inc. Microelectronic devices including staircase structures, and related memory devices and electronic systems
US20210327891A1 (en) * 2020-04-16 2021-10-21 Applied Materials, Inc. Stack for 3d-nand memory cell
US11355506B2 (en) 2020-05-22 2022-06-07 Sandisk Technologies Llc Through-stack contact via structures for a three-dimensional memory device and methods of forming the same
US11342245B2 (en) 2020-05-22 2022-05-24 Sandisk Technologies Llc Through-stack contact via structures for a three-dimensional memory device and methods of forming the same
US11367736B2 (en) 2020-05-22 2022-06-21 Sandisk Technologies Llc Through-stack contact via structures for a three-dimensional memory device and methods of forming the same
WO2021236169A1 (en) * 2020-05-22 2021-11-25 Sandisk Technologies Llc Through-stack contact via structures for a three-dimensional memory device and methods of forming the same
US11264404B2 (en) 2020-06-17 2022-03-01 Micron Technology, Inc. Microelectronic devices including a varying tier pitch, and related electronic systems and methods
US11398486B2 (en) 2020-06-17 2022-07-26 Micron Technology, Inc. Microelectronic devices with tier stacks with varied tier thicknesses, and related methods and systems
US11830815B2 (en) 2020-08-28 2023-11-28 Micron Technology, Inc. Microelectronic devices including stair step structures, and related electronic systems and methods
US20220336278A1 (en) * 2021-04-15 2022-10-20 Micron Technology, Inc. Memory Arrays And Methods Used In Forming A Memory Array Comprising Strings Of Memory Cells
US20230411306A1 (en) * 2022-06-16 2023-12-21 Sandisk Technologies Llc Three-dimensional memory device containing deformation resistant trench fill structure and methods of making the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140061754A1 (en) * 2012-08-28 2014-03-06 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing the same
CN104396004A (zh) * 2012-05-23 2015-03-04 桑迪士克科技股份有限公司 三维存储器阵列的多级接触及其制造方法
US20150179660A1 (en) * 2013-12-19 2015-06-25 SanDisk Technologies, Inc. Three Dimensional NAND Device with Channel Located on Three Sides of Lower Select Gate and Method of Making Thereof
US20150303214A1 (en) * 2014-04-17 2015-10-22 Samsung Electronics Co., Ltd. Vertical memory devices
US20150318296A1 (en) * 2014-05-02 2015-11-05 Hyun-Suk Kim Non-volatile memory devices with vertically integrated capacitor electrodes

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7125781B2 (en) 2003-09-04 2006-10-24 Micron Technology, Inc. Methods of forming capacitor devices
KR101736982B1 (ko) * 2010-08-03 2017-05-17 삼성전자 주식회사 수직 구조의 비휘발성 메모리 소자
US8945996B2 (en) 2011-04-12 2015-02-03 Micron Technology, Inc. Methods of forming circuitry components and methods of forming an array of memory cells
KR102285788B1 (ko) * 2014-09-29 2021-08-04 삼성전자 주식회사 메모리 소자의 제조 방법
KR20160045340A (ko) * 2014-10-17 2016-04-27 에스케이하이닉스 주식회사 3차원 비휘발성 메모리 장치
KR102310511B1 (ko) * 2014-12-19 2021-10-08 삼성전자주식회사 반도체 소자 및 그 형성 방법
US10224104B2 (en) * 2016-03-23 2019-03-05 Sandisk Technologies Llc Three dimensional NAND memory device with common bit line for multiple NAND strings in each memory block
US10249640B2 (en) * 2016-06-08 2019-04-02 Sandisk Technologies Llc Within-array through-memory-level via structures and method of making thereof
US9893081B1 (en) * 2016-08-08 2018-02-13 Sandisk Technologies Llc Ridged word lines for increasing control gate lengths in a three-dimensional memory device
US10014309B2 (en) * 2016-08-09 2018-07-03 Micron Technology, Inc. Methods of forming an array of elevationally-extending strings of memory cells comprising a programmable charge storage transistor and arrays of elevationally-extending strings of memory cells comprising a programmable charge storage transistor

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104396004A (zh) * 2012-05-23 2015-03-04 桑迪士克科技股份有限公司 三维存储器阵列的多级接触及其制造方法
US20140061754A1 (en) * 2012-08-28 2014-03-06 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing the same
US20150179660A1 (en) * 2013-12-19 2015-06-25 SanDisk Technologies, Inc. Three Dimensional NAND Device with Channel Located on Three Sides of Lower Select Gate and Method of Making Thereof
US20150303214A1 (en) * 2014-04-17 2015-10-22 Samsung Electronics Co., Ltd. Vertical memory devices
US20150318296A1 (en) * 2014-05-02 2015-11-05 Hyun-Suk Kim Non-volatile memory devices with vertically integrated capacitor electrodes

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11785781B2 (en) 2018-03-22 2023-10-10 Micron Technology, Inc. Integrated circuit constructions comprising memory and methods used in the formation of integrated circuitry comprising memory
CN110299325A (zh) * 2018-03-22 2019-10-01 美光科技公司 包括存储器的集成电路构造及用于形成其的方法
CN110387535A (zh) * 2018-04-19 2019-10-29 美光科技公司 可编程电荷存储晶体管、存储器单元和形成绝缘体材料的方法
CN112385039B (zh) * 2018-08-23 2024-04-09 美光科技公司 集成电路系统构造
CN112385039A (zh) * 2018-08-23 2021-02-19 美光科技公司 集成电路系统构造
CN113039644A (zh) * 2018-11-26 2021-06-25 美光科技公司 存储器阵列及用以形成存储器阵列的方法
CN111627913A (zh) * 2019-02-28 2020-09-04 美光科技公司 存储器阵列和用于形成存储器阵列的方法
US11937423B2 (en) 2019-02-28 2024-03-19 Micron Technology, Inc. Memory array and methods used in forming a memory array
CN112054029A (zh) * 2019-06-06 2020-12-08 美光科技公司 集成式结构、形成集成式结构的方法以及nand存储器阵列
CN112054029B (zh) * 2019-06-06 2024-06-11 美光科技公司 集成式结构、形成集成式结构的方法以及nand存储器阵列
CN113795918A (zh) * 2019-06-18 2021-12-14 美光科技公司 存储器阵列以及用于形成存储器阵列和导电阵列通孔(tav)的方法
CN113795918B (zh) * 2019-06-18 2024-05-28 美光科技公司 存储器阵列以及用于形成存储器阵列和导电阵列通孔(tav)的方法
CN112133704A (zh) * 2019-06-24 2020-12-25 美光科技公司 存储器阵列及用于形成存储器阵列的方法
CN112133704B (zh) * 2019-06-24 2024-04-23 美光科技公司 存储器阵列及用于形成存储器阵列的方法
CN112713151A (zh) * 2019-10-25 2021-04-27 美光科技公司 存储器阵列和用于形成包括存储器单元串的存储器阵列的方法
CN113206096A (zh) * 2020-01-15 2021-08-03 美光科技公司 存储器阵列和用于形成存储器阵列的方法
CN113206096B (zh) * 2020-01-15 2024-03-22 北极星特许集团有限责任公司 存储器阵列和用于形成存储器阵列的方法

Also Published As

Publication number Publication date
TW201806134A (zh) 2018-02-16
CN112768465A (zh) 2021-05-07
US10263007B2 (en) 2019-04-16
US10014309B2 (en) 2018-07-03
US20180286879A1 (en) 2018-10-04
CN107706190B (zh) 2021-02-09
US10727242B2 (en) 2020-07-28
TWI639224B (zh) 2018-10-21
US20180047739A1 (en) 2018-02-15
US20190229127A1 (en) 2019-07-25

Similar Documents

Publication Publication Date Title
CN107706190A (zh) 包括可编程电荷存储晶体管的存储器单元的高度上延伸的串的阵列及其形成方法
EP3613079B1 (en) Three-dimensional memory device having contact via structures in overlapped terrace region and method of making thereof
US10249640B2 (en) Within-array through-memory-level via structures and method of making thereof
EP3262680B1 (en) Passive devices for integration with three-dimensional memory devices
US9646981B2 (en) Passive devices for integration with three-dimensional memory devices
US9502429B2 (en) Set of stepped surfaces formation for a multilevel interconnect structure
US9728499B2 (en) Set of stepped surfaces formation for a multilevel interconnect structure
CN106972024B (zh) 三维半导体器件
KR101986245B1 (ko) 수직형 반도체 소자의 제조 방법
US20160365352A1 (en) Passive devices for integration with three-dimensional memory devices
EP3420591A1 (en) Through-memory-level via structures between staircase regions in a three-dimensional memory device and method of making thereof
KR102337640B1 (ko) 3차원 반도체 소자
TW201709294A (zh) 半導體裝置及其製造方法
US9502427B2 (en) Non-volatile memory device and method of manufacturing the same
KR20120066331A (ko) 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
KR20150029403A (ko) 반도체 장치 및 그 제조 방법
US9960046B2 (en) Methods of manufacturing semiconductor device having a blocking insulation layer
CN109390344A (zh) 包括垂直结构的三维半导体器件及形成其的方法
KR20180090932A (ko) 3차원 반도체 메모리 소자
CN114203715A (zh) 三维半导体存储器件
US20210384309A1 (en) Method for forming memory device
CN112397509A (zh) 电容阵列结构及其形成方法、半导体存储器
TW201037820A (en) Structure and fabricating process of non-volatile memory
TW201606928A (zh) 半導體結構及其製造方法
KR102066932B1 (ko) 반도체 장치 및 그 제조방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant