CN112054029A - 集成式结构、形成集成式结构的方法以及nand存储器阵列 - Google Patents

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Abstract

本申请涉及一种集成式结构、一种形成集成式结构的方法以及一种NAND存储器阵列。一些实施例包含NAND存储器阵列，所述NAND存储器阵列具有交替的绝缘层级与字线层级的竖直堆叠。所述字线层级具有为第一竖直厚度的主要区且具有为第二竖直厚度的端突出部，所述第二竖直厚度大于所述第一竖直厚度。所述端突出部包含控制栅极区。电荷阻挡区邻近于所述控制栅极区且彼此竖直隔开。电荷存储区邻近于所述电荷阻挡区且彼此竖直隔开。栅极介电材料邻近于所述电荷存储区。沟道材料邻近于所述栅极介电材料。一些实施例包含形成集成式组合件的方法。

Description

集成式结构、形成集成式结构的方法以及NAND存储器阵列
技术领域
具有竖直隔开的沟道材料段的集成式组合件(例如集成式NAND存储器)以及形成集成式组合件的方法。
背景技术
存储器为电子系统提供数据存储。快闪存储器是一种类型的存储器，且大量用于现代计算机和装置中。举例来说，现代个人计算机可将BIOS存储在快闪存储器芯片上。作为另一实例，越来越常见的是，计算机和其它装置利用呈固态驱动器的快闪存储器替代常规硬盘驱动器。作为又一实例，快闪存储器在无线电子装置中普及，这是因为快闪存储器使得制造商能够在新的通信协议变得标准化时支持所述新的通信协议，且使得制造商能够提供针对增强特征远程升级装置的能力。
NAND可以是快闪存储器的基本架构，且可经配置以包括竖直堆叠的存储器单元。
在具体地描述NAND之前，可能有帮助的是更一般地描述集成式布置内的存储器阵列的关系。图1展示包含以下各项的现有技术装置1000的框图：存储器阵列1002，其具有布置成行和列的多个存储器单元1003；以及存取线1004(例如用以传导信号WL0到WLm的字线)；和第一数据线1006(例如用以传导信号BL0到BLn的位线)。存取线1004和第一数据线1006可用于将信息传送到存储器单元1003且从所述存储器单元1003传送信息。行解码器1007和列解码器1008解码地址线1009上的地址信号A0到AX以确定待存取存储器单元1003中的哪些存储器单元。感测放大器电路1015操作以确定从存储器单元1003中读取的信息的值。I/O电路1017在存储器阵列1002与输入/输出(I/O)线1005之间传送信息的值。I/O线1005上的信号DQ0到DQN可表示从存储器单元1003中读取或待写入到存储器单元1003中的信息的值。其它装置可通过I/O线1005、地址线1009或控制线1020与装置1000通信。存储器控制单元1018用于控制待对存储器单元1003执行的存储器操作，且利用控制线1020上的信号。装置1000可分别在第一供应线1030和第二供应线1032上接收供应电压信号Vcc和Vss。装置1000包含选择电路1040和输入/输出(I/O)电路1017。选择电路1040可经由I/O电路1017对信号CSEL1到CSELn作出响应，以选择第一数据线1006和第二数据线1013上的可表示待从存储器单元1003读取或待编程到所述存储器单元1003中的信息的值的信号。列解码器1008可基于地址线1009上的A0到AX地址信号来选择性地激活CSEL1到CSELn信号。选择电路1040可选择第一数据线1006和第二数据线1013上的信号，以在读取和编程操作期间提供存储器阵列1002与I/O电路1017之间的通信。
图1的存储器阵列1002可以是NAND存储器阵列，且图2展示可用于图1的存储器阵列1002的三维NAND存储器装置200的框图。装置200包括多个电荷存储装置串。在第一方向(Z-Z')上，每一电荷存储装置串可包括例如堆叠在彼此上方的三十二个电荷存储装置，其中每一电荷存储装置对应于例如三十二个排(例如Tier0到Tier31)中的一个。相应串的电荷存储装置可共享共同沟道区，例如形成在相应半导体材料(例如多晶硅)柱中的共同沟道区，电荷存储装置串围绕所述半导体材料柱形成。在第二方向(X-X')上，多个串中的每一第一群组(例如十六个第一群组)可包括例如共享多个(例如三十二个)存取线(即，“全局控制栅极(CG)线”，又称为字线WL)的八个串。存取线中的每一个可耦合排内的电荷存储装置。当每一电荷存储装置包括能够存储两个信息位的单元时，由相同存取线耦合(且因此对应于相同排)的电荷存储装置可被逻辑分组成例如两页，例如P0/P32、P1/P33、P2/P34等。在第三方向(Y-Y')上，多个串中的每一第二群组(例如八个第二群组)可包括由八个数据线中的对应一个耦合的十六个串。存储器块的大小可包括1,024页且共约16MB(例如16WL×32排×2位＝1,024页/块，块大小＝1,024页×16KB/页＝16MB)。串、排、存取线、数据线、第一群组、第二群组和/或页的数目可大于或小于图2中展示的那些数目。
图3展示图2的3D NAND存储器装置200的存储器块300在X-X'方向上的横截面图，所述存储器块300包含相对于图2描述的串的十六个第一群组中的一个中的十五个电荷存储装置串。多个存储器块300的串可分组成多个子集310、320、330(例如图块列)，例如图块列I、图块列j和图块列K，其中每一子集(例如图块列)包括存储器块300的“部分块”。全局漏极侧选择栅极(SGD)线340可耦合到多个串的SGD。举例来说，全局SGD线340可经由多个(例如三个)子SGD驱动器332、334、336中的对应一个耦合到多个(例如三个)子SGD线342、344、346，其中每一子SGD线对应于相应子集(例如图块列)。子SGD驱动器332、334、336中的每一个可独立于其它部分块的串的SGD而同时耦合或切断对应部分块(例如图块列)的串的SGD。全局源极侧选择栅极(SGS)线360可耦合到多个串的SGS。举例来说，全局SGS线360可经由多个子SGS驱动器322、324、326中的对应一个耦合到多个子SGS线362、364、366，其中每一子SGS线对应于相应子集(例如图块列)。子SGS驱动器322、324、326中的每一个可独立于其它部分块的串的SGS而同时耦合或切断对应部分块(例如图块列)的串的SGS。全局存取线(例如全局CG线)350可耦合对应于多个串中的每一个的相应排的电荷存储装置。每一全局CG线(例如全局CG线350)可经由多个子串驱动器312、314和316中的对应一个耦合到多个子存取线(例如子CG线)352、354、356。子串驱动器中的每一个可独立于其它部分块和/或其它排的电荷存储装置而同时耦合或切断对应于相应部分块和/或排的电荷存储装置。对应于相应子集(例如部分块)和相应排的电荷存储装置可包括电荷存储装置的“部分排”(例如单一“图块”)。对应于相应子集(例如部分块)的串可耦合到子源372、374和376(例如“图块源”)中的对应一个，其中每一子源耦合到相应电源。
替代地参考图4的示意图解描述NAND存储器装置200。
存储器阵列200包含字线2021到202N以及位线2281到228M。
存储器阵列200还包含NAND串2061到206M。每一NAND串包含电荷存储晶体管2081到208N。电荷存储晶体管可使用浮动栅极材料(例如多晶硅)来存储电荷，或可使用电荷捕获材料(例如氮化硅、金属纳米点等)来存储电荷。
电荷存储晶体管208位于字线202与串206的交叉点处。电荷存储晶体管208表示用于存储数据的非易失性存储器单元。每一NAND串206的电荷存储晶体管208在源极选择装置(例如源极侧选择栅极SGS)210与漏极选择装置(例如漏极侧选择栅极SGD)212之间源极-漏极串联连接。每一源极选择装置210位于串206与源极选择线214的交叉点处，而每一漏极选择装置212位于串206与漏极选择线215的交叉点处。选择装置210和212可以是任何合适的存取装置，且大体上通过图4中的方框予以说明。
每一源极选择装置210的源极连接到共同源极线216。每一源极选择装置210的漏极连接到对应NAND串206的第一电荷存储晶体管208的源极。举例来说，源极选择装置2101的漏极连接到对应NAND串2061的电荷存储晶体管2081的源极。源极选择装置210连接到源极选择线214。
每一漏极选择装置212的漏极在漏极触点处连接到位线(即，数字线)228。举例来说，漏极选择装置2121的漏极连接到位线2281。每一漏极选择装置212的源极连接到对应NAND串206的上一电荷存储晶体管208的漏极。举例来说，漏极选择装置2121的源极连接到对应NAND串2061的电荷存储晶体管208N的漏极。
电荷存储晶体管208包含源极230、漏极232、电荷存储区234和控制栅极236。电荷存储晶体管208的控制栅极236耦合到字线202。电荷存储晶体管208的列是在耦合到给定位线228的NAND串206内的那些晶体管。电荷存储晶体管208的行是通常耦合到给定字线202的那些晶体管。
希望开发改进的NAND架构和用于制造NAND架构的改进方法。
发明内容
在一个方面中，本申请提供一种集成式结构，其包括：交替的绝缘层级与导电层级的竖直堆叠；导电层级，其具有为第一竖直厚度的主要区且具有为第二竖直厚度的端突出部，所述第二竖直厚度大于所述第一竖直厚度；电荷阻挡材料，其布置在竖直堆叠的第一段中，所述第一段沿着导电层级且邻近于端突出部，所述第一段由第一间隙彼此竖直隔开；电荷存储材料，其布置在竖直堆叠的第二段中，所述第二段沿着导电层级且邻近于第一段，所述第二段由第二间隙彼此竖直隔开；栅极介电材料，其邻近于电荷存储材料；以及沟道材料，其邻近于栅极介电材料。
在另一方面中，本申请进一步提供一种NAND存储器阵列，其包括：交替的绝缘层级与字线层级的竖直堆叠；字线层级，其具有为第一竖直厚度的主要区且具有为第二竖直厚度的端突出部，所述第二竖直厚度大于所述第一竖直厚度，所述端突出部包含控制栅极区；电荷阻挡区，其邻近于控制栅极区且彼此竖直隔开；电荷存储区，其邻近于电荷阻挡区且彼此竖直隔开；栅极介电材料，其邻近于电荷存储区；以及沟道材料，其沿着竖直堆叠竖直地延伸且邻近于栅极介电材料。
在又一方面中，本申请进一步提供一种形成集成式结构的方法，其包括：形成交替的第一层级与第二层级的竖直堆叠，所述第一层级包括第一材料，且所述第二层级包括第二材料；使第一层级相对于第二层级凹入，所述第二层级具有延伸超出凹入的第一层级的突出末端，所述末端具有第二材料的表面，所述凹入的第一层级具有第一材料的表面；相对于第一材料沿着第二材料选择性地形成第三材料，所述第三材料围绕第二层级的末端延伸以扩宽所述末端，扩宽末端由间隙彼此竖直隔开；在间隙内形成第四材料，第三材料和第四材料具有形成竖直边缘的外表面，第四材料的内表面邻近于第一材料的表面；形成沿着竖直边缘竖直地延伸的电荷存储材料；形成沿着电荷存储材料竖直地延伸的栅极介电材料；形成沿着栅极介电材料竖直地延伸的沟道材料；移除第二材料和第三材料以留下第一空隙；在第一空隙内形成导电层级，所述导电层级具有为第一竖直厚度的主要区且具有为第二竖直厚度的端突出部，所述第二竖直厚度大于所述第一竖直厚度；移除第一材料和第四材料以留下第二空隙；以及使第二空隙延伸穿过电荷存储材料以将电荷存储材料划分为竖直隔开段。
附图说明
图1展示具有含存储器单元的存储器阵列的现有技术存储器装置的框图。
图2展示呈3D NAND存储器装置形式的图1的现有技术存储器阵列的示意图。
图3展示图2的现有技术3D NAND存储器装置在X-X'方向上的横截面图。
图4是现有技术NAND存储器阵列的示意图。
图5是展示实例NAND存储器阵列的区的集成式组合件的示意性横截面侧视图。
图5A是图5的集成式组合件的一部分的图解俯视图。
图6到10是展示实例NAND存储器阵列的区的集成式组合件的示意性横截面侧视图。
图11是处于用于形成实例存储器阵列的实例方法的实例过程阶段的集成式组合件的示意性横截面侧视图。
图12到18是展示为处于图11的过程阶段之后的实例依序过程阶段的图11的集成式组合件的区的示意性横截面侧视图。
图18A是展示为处于图17的过程阶段之后并替代图18的所说明过程阶段的实例过程阶段的图11的集成式组合件的区的示意性横截面侧视图。
图19到22是展示为处于图18的过程阶段之后的实例依序过程阶段的图11的集成式组合件的区的示意性横截面侧视图。
图23是处于用于形成实例存储器阵列的实例方法的实例过程阶段的集成式组合件的示意性横截面侧视图。
图23A是处于用于形成实例存储器阵列的实例方法的实例过程阶段的集成式组合件的示意性横截面侧视图，且所述实例方法的所述实例过程阶段可替代图23的所说明过程阶段。
图24和25是展示为处于图23的过程阶段之后的实例依序过程阶段的图23的集成式组合件的区的示意性横截面侧视图。
图25A是展示为处于图24的过程阶段之后并替代图25的所说明过程阶段的实例过程阶段的图23的集成式组合件的区的示意性横截面侧视图。
图26到30是展示为处于图25的过程阶段之后的实例依序过程阶段的图23的集成式组合件的区的示意性横截面侧视图。
具体实施方式
NAND存储器单元的操作包括电荷在沟道材料与电荷存储材料之间的移动。举例来说，NAND存储器单元的编程可包括使电荷(即，电子)从沟道材料移动到电荷存储材料中，且随后将电荷存储在电荷存储材料内。NAND存储器单元的擦除可包括使空穴移动到电荷存储材料中以与存储在电荷存储材料中的电子重组，并且进而从电荷存储材料释放电荷。电荷存储材料可包括电荷捕获材料(例如氮化硅、金属点等)。常规NAND的一个问题可能是电荷捕获材料跨越存储器阵列的多个存储器单元延伸，且这可能导致从一个存储器单元到另一个存储器单元的电荷迁移。电荷迁移可能导致数据保持问题。一些实施例包含在存储器单元之间的区中的电荷捕集材料中具有断裂的NAND架构，且这类断裂可能阻碍电荷在存储器单元之间的迁移。参考图5到30描述实例实施例。
参考图5，构造(即，组合件、架构等)10包含交替的第一层级14与第二层级16的竖直堆叠12。第一层级14是绝缘层级，且第二层级16是导电层级。
导电层级16是NAND配置的存储器单元层级(在本文中又称为字线层级)。NAND配置包含存储器单元串(即，NAND串)，其中串中的存储器单元的数目由竖直堆叠的层级16的数目确定。NAND串可包括任何合适数目个存储器单元层级。举例来说，NAND串可具有8个存储器单元层级、16个存储器单元层级、32个存储器单元层级、64个存储器单元层级、512个存储器单元层级、1024个存储器单元层级等。指示竖直堆叠12竖直地延伸超出所说明区，以展示可能存在比图5的图中所具体说明的竖直堆叠的层级更多的竖直堆叠的层级。
堆叠12展示为支撑在基底18上方。基底18可包括半导体材料，且可例如包括单晶硅、基本上由单晶硅构成或由单晶硅构成。基底18可称为半导体衬底。术语“半导体衬底”意指包括半导体材料的任何构造，包含但不限于块体半导体材料，例如(单独或在包括其它材料的组合件中的)半导体晶片以及(单独或在包括其它材料的组合件中的)半导体材料层。术语“衬底”是指任何支撑结构，包含但不限于上文所描述的半导体衬底。在一些应用中，基底18可对应于含有与集成电路制造相关联的一或多种材料的半导体衬底。这类材料可包含例如耐火金属材料、阻隔材料、扩散材料、绝缘体材料等中的一或多种。
在堆叠12与基底18之间设置间隙以指示其它组件和材料可设置于堆叠12与基底18之间。这类其它组件和材料可包括额外堆叠层级、源极线层级、源极侧选择栅极(SGS)等。
绝缘层级14包括绝缘材料20。绝缘材料20可包括任何合适的组成物，且在一些实施例中，可包括二氧化硅、基本上由二氧化硅构成或由二氧化硅构成。
导电层级16包括导电区22。导电区包含内导电材料24和外导电材料26。可认为内导电材料24经配置为导电芯25，且可认为外导电材料26经配置为包围导电芯的外导电层27。
导电材料24和26可包括任何合适的导电组成物，例如各种金属(例如钛、钨、钴、镍、铂、钌等)、含金属组成物(例如金属硅化物、金属氮化物、金属碳化物等)和/或导电掺杂的半导体材料(例如导电掺杂硅、导电掺杂锗等)中的一或多种。导电材料24和26在成分上彼此不同。在一些实施例中，芯材料24可包括一或多种金属(例如可包括钨)，且外导电材料26可包括一或多种金属氮化物(例如可包括氮化钛)。
介电材料28沿着外导电材料26。介电材料28可以是介电阻隔材料，且可包括任何合适的组成物。在一些实施例中，介电材料28包括高k材料，其中术语“高k”意指介电常数大于二氧化硅的介电常数。在一些实施例中，介电材料28可包括以下各项中的一或多个、基本上由以下各项中的一或多个构成或由以下各项中的一或多个构成：AlO、HfO、HfSiO、ZrO和ZrSiO，其中化学式指示主要组分而非特定化学计量。在一些实施例中，由于下文所描述的处理局限性，利用除氧化铝(AlO)以外的高k材料作为介电材料28可能为有利的。在这类实施例中，介电材料28包括氧化铪(HfO)、硅酸铪(HfSiO)、氧化锆(ZrO)和硅酸锆(ZrSiO)中的一或多个可能为有利的。
导电层级(字线层级)16具有为第一竖直厚度T1的主要区30且具有为第二竖直厚度T2的端突出部32，所述第二竖直厚度大于第一竖直厚度。在一些实施例中，第二竖直厚度T2比第一竖直厚度T1大介于从约10％到约70％范围内的量。在所说明实施例中，主要区30相对于端突出部32大致竖直居中。
电荷阻挡材料34沿着端突出部32。电荷阻挡材料34布置在竖直堆叠段36中。段36由间隙39彼此竖直隔开。电荷阻挡材料34可包括任何合适的组成物，且在一些实施例中，可包括氮氧化硅(SiON)和二氧化硅(SiO2)中的一个或两个、基本上由氮氧化硅和二氧化硅中的一个或两个构成或由氮氧化硅和二氧化硅中的一个或两个构成。
电荷阻挡材料34的段36邻近于介电阻隔材料28，且由介电阻隔材料28与端突出部32的导电材料26隔开。
电荷存储材料38邻近于电荷阻挡材料，且布置在竖直堆叠段40中。段36和40可分别称为第一段和第二段以彼此区分。
第二段40(即，电荷存储材料38的段)由间隙41彼此竖直隔开。在一些实施例中，间隙39和41可分别称为第一间隙和第二间隙以彼此区分。在一些实施例中，可认为间隙41是间隙39的扩展。
电荷存储材料38可包括任何合适的组成物。在一些实施例中，电荷存储材料38可包括电荷捕获材料，例如氮化硅、氮氧化硅、导电纳米点等。举例来说，在一些实施例中，电荷存储材料38可包括氮化硅、基本上由氮化硅构成或由氮化硅构成。在替代实施例中，电荷存储材料38可经配置以包含浮动栅极材料(例如多晶硅)。
栅极介电材料(即，隧穿材料)42邻近于电荷存储材料38。栅极介电材料42可包括任何合适的组成物。在一些实施例中，栅极介电材料42可包括例如二氧化硅、氮化硅、氮氧化硅、氧化铝、氧化铪、氧化锆等中的一或多个。栅极介电材料42可经带隙设计以实现所需电性质，且因此可包括两种或更多种不同材料的组合。
沟道材料44邻近于栅极介电材料42，且沿着堆叠12竖直地延伸。沟道材料44包括半导体材料，且可包括任何合适的组成物或组成物组合。举例来说，沟道材料44可包括硅、锗、III/V半导体材料(例如磷化镓)、半导体氧化物等中的一或多个，其中术语III/V半导体材料是指包括选自周期表的第III和第V族(其中第III和第V族是旧术语，且目前称为第13和第15族)的元素的半导体材料。在一些实施例中，沟道材料44可包括硅、基本上由硅构成或由硅构成。
绝缘材料46邻近于沟道材料44。绝缘材料46可包括任何合适的组成物，且在一些实施例中，可包括二氧化硅、基本上由二氧化硅构成或由二氧化硅构成。
图5A展示组合件10的区的俯视图，且展示沟道材料44可经配置为包围绝缘材料46的环形圈。可认为沟道材料的所说明配置包括中空沟道配置，其中绝缘材料46设置于环形圈状沟道配置中的“中空”内。在其它实施例(未展示)中，沟道材料可经配置为实心柱配置。
再次参考图5，可认为导电层级16包括接近于沟道材料44的控制栅极区48，且包括邻近于控制栅极区的字线区50。在所说明实施例中，控制栅极区48包含端突出部32的至少部分。
控制栅极区48、介电阻隔材料28、电荷阻挡材料34、电荷存储材料38、栅极介电材料42和沟道材料44并入到NAND存储器单元52中。所说明的NAND存储器单元52形成存储器单元的竖直延伸串的一部分。这类串可表示在NAND存储器阵列的制造期间形成的大量大体上相同NAND串(术语“大体上相同”意指在制造和测量的合理容差内相同)。
在图5的所说明实施例中，电荷存储材料38的段40具有竖直厚度T3，所述竖直厚度T3大于导电端突出部32的竖直厚度T2，且所述竖直厚度T3约与穿过介电阻隔材料28和导电突出部32的竖直厚度相同。在一些实施例中，由于在段40的形成期间对电荷存储材料进行的一些蚀刻，电荷存储材料38的段40的竖直厚度可小于图5中所展示的竖直厚度。在其它实施例中，段40的竖直厚度可大于图5中所展示的竖直厚度。在一些实施例中，可认为电荷存储材料段40的厚度T3经定制为与导电突出部32的竖直厚度大致匹配。
尤其，在图5的配置中，沟道材料44为“平坦的”(即，为大体上竖直的连续厚度且大体上竖直地笔直)，而非波状的。与一些常规设计的非平坦配置相比，平坦的沟道材料可能正向地影响串电流。在一些实施例中，沟道材料44的配置可称为“平坦配置”。尤其，电荷存储材料38的段40也为“平坦的”，且可被认为各自处于“平坦配置”中。平坦段40可比电荷存储材料的非平坦段具有更平均的电荷分布。
在操作中，电荷存储材料38可经配置以将信息存储在存储器单元52中。存储在个别存储器单元中的信息的值(其中术语“值”表示一个位或多个位)可基于存储在存储器单元的电荷存储区中的电荷量(例如电子的数目)。可至少部分地基于施加于相关联栅极48的电压的值且/或基于施加于沟道材料44的电压的值来控制(例如增大或减小)个别电荷存储区内的电荷量。
隧穿材料42形成存储器单元52的隧穿区。这类隧穿区可经配置以实现电荷存储材料38与沟道材料44之间的电荷(例如电子)的所需迁移(例如传输)。隧穿区可经配置(即，设计)以实现选择标准，例如但不限于等效氧化物厚度(EOT)。EOT根据代表性物理厚度来量化隧穿区的电性质(例如电容)。举例来说，EOT可定义为在忽略泄漏电流和可靠性问题的情况下具有与给定电介质相同的电容密度将需要的理论二氧化硅层的厚度。
电荷阻挡材料34邻近于电荷存储材料38，且可提供用以阻挡电荷从电荷存储材料38流动到相关联栅极48的机制。
介电阻隔材料28设置于电荷阻挡材料34与相关联栅极48之间，且可用于阻止电荷载子从栅极48朝向电荷存储材料38反向隧穿。在一些实施例中，可认为介电阻隔材料28形成存储器单元52内的介电阻隔区。
图5的实施例具有贯穿绝缘层级14的绝缘材料20。在其它实施例中，绝缘层级内可能存在空隙。举例来说，图6展示组合件10a，其与图5的组合件10类似但包括绝缘层级14内的空隙54。在所说明实施例中，空隙54以绝缘材料20封端。可用空气或任何其它合适的气体填充空隙54。具有绝缘层级内的空隙54的一个优势是其可在发现竖直相邻材料之间的电容耦合存在问题的情况下减轻这类电容耦合。在所说明实施例中，空隙54在电荷存储材料38的竖直堆叠段40之间的间隙41内延伸。
空隙也可存在于端突出部32内，如在图7的实例组合件10b中展示为空隙56。可由用以形成导电材料24和26的过程产生空隙56，如下文更详细地描述。虽然图7的实施例展示空隙56处于端突出部32中的每一个中，但在其它实施例中，空隙56可仅处于端突出部32中的一些内而非所有端突出部内。然而，所有端突出部的电性质大体上彼此相同可能为有利的；且因此，所有端突出部在物理上大体上彼此相同可能为有利的。因此，如果空隙56形成，那么可能有利的是：空隙56处于所有突出部32内，且端突出部中的每一个内的空隙具有与另一端突出部内的空隙大体上相同的大小和形状。
在一些实施例中，空隙54和56可能均存在，如相对于图8的组合件10c所展示。
在图5的实施例中，电荷阻挡材料34的段36沿着端突出部32的一个边缘。在其它实施例中，段36可部分地环绕端突出部32，如相对于图9的组合件10d所展示。应注意，图9的电荷存储段40具有竖直厚度T4，所述竖直厚度T4大于竖直厚度T2和T3。
在图5到9的实施例中，电荷阻挡材料34的段36仅包括单一均质组成物。在其它实施例中，段可包括两种或更多种不同组成物的层合物。举例来说，图10展示组合件10e，其中电荷阻挡材料34包括两种不同组成物34a和34b的层合物，其中组成物34a和34b沿着竖直延伸的界面57彼此结合。
组成物34a和34b可包括任何合适的物质。在一些实施例中，组成物中的一个可包括氮氧化硅、基本上由氮氧化硅构成或由氮氧化硅构成；且其它组成物可包括二氧化硅、基本上由二氧化硅构成或由构二氧化硅成。
图9和10的实施例展示不具有空隙56(图7)的突出部32，且展示不具有空隙54(图8)的绝缘层级14。在其它实施例中，与图9和10的组合件相似的组合件可形成为包含空隙54和/或空隙56。
可利用任何合适的方法形成上文所描述的组合件。参考图11到30描述实例方法。
参考图11，构造10包含交替的第一层级14与第二层级16的竖直堆叠12。第一层级14包括第一材料60，且第二层级16包括第二材料62。第一材料和第二材料可包括任何合适的组成物，且相对于彼此具有不同的组成物。在一些实施例中，第一材料60可包括二氧化硅、基本上由二氧化硅构成或由二氧化硅构成；且第二材料62可包括氮化硅、基本上由氮化硅构成或由氮化硅构成。第二层级16将最终成为上文参考例如图5所描述的字线层级。层级14和16可在图11的过程阶段处具有任何合适的厚度，且可具有彼此相同的厚度，或可具有相对于彼此不同的厚度。在一些实施例中，层级14和16可具有介于从约10纳米(nm)到约400nm范围内的竖直厚度。在一些实施例中，层级14和16可具有介于从约10nm到约50nm范围内的厚度。
参考图12，开口64形成为延伸穿过堆叠12。开口具有沿着第一材料60和第二材料62延伸的侧壁65。
参考图13，第一层级14沿着开口64的侧壁65相对于第二层级16凹入。在所述凹入之后，第二层级16具有朝内延伸超出凹入的第一层级14的突出末端66。末端66具有第二材料62的表面67。凹入的第一层级14具有第一材料60的表面69。空腔(间隙)68竖直地处于末端66之间。可认为表面69沿着空腔68的内部边缘。
参考图14，第三材料70选择性地形成为相对于第一材料60沿着第二材料62。因此，材料70相对于表面69沿着表面67选择性地形成。材料70可包括任何合适的组成物，且在一些实施例中，可包括氮化硅、基本上由氮化硅构成或由氮化硅构成。因此，第三材料70可包括与第二材料62相同的组成物。
可利用任何合适的过程相对于第一材料60沿着第二材料62选择性地形成材料70。在一些实施例中，阻碍材料(在本文中又称为毒化材料)可相对于第二材料62沿着第一材料60选择性地形成，以阻止沿着第一材料60的表面后续形成材料70，且随后可通过合适的沉积工艺(例如原子层沉积、化学气相沉积等)来形成材料70。阻碍材料可包括任何合适的组成物，且在一些实施例中，可包括以下各项中的一或多个：N,N二甲基氨基三甲基硅烷、双(N,N-二甲基氨基)二甲基硅烷、乙二胺、1-三甲基硅烷基吡咯啶、1-三甲基硅烷基吡咯、3,5-二甲基-1-三甲基硅烷基和R1-(C-OH)-R2，其中R1和R2是有机部分。
第三材料70环绕第二层级16的末端66以扩宽所述末端。扩宽末端由间隙68的其余区彼此竖直隔开。
材料70可形成为任何合适的厚度，且在一些实施例中，可形成为从约1nm到约10nm的厚度。在一些实施例中，材料70的厚度可用于调节导电突出部32(图5)的竖直厚度T2。
参考15，第四材料72形成于间隙68(图14)内。第四材料72可包括任何合适的组成物，且在一些实施例中，可包括硅、基本上由硅构成或由硅构成。举例来说，第四材料72可包括多晶硅。
第四材料72具有内表面71，所述内表面71邻近于(沿着)第一材料60的表面69。
第三材料70和第四材料72具有外边缘，所述外边缘一起形成沿着开口64的侧壁的竖直边缘73。
参考图16，电荷阻挡材料34沿着竖直边缘73形成，电荷存储材料38沿着电荷阻挡材料形成，栅极介电材料42沿着电荷存储材料形成，沟道材料44沿着栅极介电材料形成，且绝缘材料46形成为填充开口64的其余内部分。在一些实施例中，可认为材料34、38、42、44和46形成为彼此邻近。在一些实施例中，可认为电荷存储材料38沿着竖直边缘73形成且由电荷阻挡材料34与这类竖直边缘隔开。在一些实施例中，可认为材料34、38、42、44和46竖直地延伸穿过堆叠12。
参考图17，移除第二材料62和第三材料70(图16)以留下空隙74。空隙74可称为第一空隙，以与在稍后过程阶段形成的其它空隙区分。
参考图18，介电阻隔材料28、导电材料26和导电材料24形成于空隙74(图17)内。因此，第一层级16成为与上文参考图5所描述的导电层级相似的导电层级。导电层级具有为第一竖直厚度T1的主要区30和为第二竖直厚度T2的端突出部32。在所说明实施例中，导电材料24完全填充端突出部32，以形成与上文参考图5所描述的配置相似的配置。在其它实施例中，导电材料24可仅部分地填充端突出部32以在端突出部32内留下空隙(或栓孔)56，如图18A中所展示。
参考图19，展示在图18的过程阶段之后的过程阶段处的构造10。移除第一材料60(图18)以形成沿着层级14的空隙76。
参考图20，移除第四材料72(图19)以延伸空隙76。将氧化铪、氧化锆、硅酸铪和硅酸锆中的一或多个用作材料28的一个优势可以是其可对用以形成和延伸空隙76的蚀刻条件具有抗性。氧化铝可能并不对适合于在材料28中利用的蚀刻条件具有足够抗性(除非氧化铝处于层合物内，所述层合物具有氧化铝外部的例如氧化铪、氧化锆、硅酸铪和硅酸锆中的一或多个以保护氧化铝)。
图20的空隙76可称为第二空隙，以区分其与图17的第一空隙74。
参考图21，第二空隙76延伸穿过电荷阻挡材料34和电荷存储材料38，以将这类材料分别划分为段36和40。在一些实施例(未展示)中，空隙76也可延伸穿过栅极介电材料42。
参考图22，用绝缘材料20填充空隙76(图21)以形成与上文参考图5所描述的配置相似的配置。在其它实施例中，空隙20可至少部分地保持开放(即，气体填充的)以形成与上文参考图6和8所描述的配置相似的配置。
参考图23到30描述用于形成实例集成式组合件的另一实例方法。
参考图23，展示在可能在图14的过程阶段之后的过程阶段处的构造10。电荷阻挡材料34沿着第三材料70形成。在一些实施例中，第三材料70包括氮化硅，且电荷阻挡材料34包括通过使第三材料70氧化而形成的氮氧化硅(和/或二氧化硅)。在一些实施例中，材料34可称为第五材料。可认为第三材料70形成围绕材料62的突出部的扩宽末端，且可认为第五材料34围绕这类扩宽末端形成。
材料34使间隙68收窄。
材料34可形成为任何合适的厚度，且在一些实施例中，可形成为介于从约1nm到约5nm范围内的厚度。
在一些实施例中，材料34(第五材料)可通过沉积工艺形成，且可形成为跨越间隙68内的表面69且沿着材料70延伸，如图23A中所展示。
参考图24，展示在图23之后的过程阶段处的组合件10。第四材料72形成于变窄的间隙68(图23)内。竖直边缘73沿着材料34和72延伸。
参考图25，电荷存储材料38沿着竖直边缘73形成，栅极介电材料42沿着电荷存储材料形成，沟道材料44沿着栅极介电材料形成，且绝缘材料46形成为填充开口64的其余内部分。
在一些实施例中，图24的材料34可以是第一电荷阻挡材料34a，且第二电荷阻挡材料34b可在后续过程阶段沉积。举例来说，图25A展示组合件10，其处于替代上文参考图25所描述过程阶段的过程阶段。第二电荷阻挡材料34b沿着竖直边缘73形成，且随后形成电荷存储材料38、栅极介电材料42、沟道材料44和绝缘材料46。图25A的组合件可用于形成与上文参考图10所描述的构造相似的构造。
参考图26，展示在图25的过程阶段之后的过程阶段处的组合件10。第二材料62和第三材料70(图25)经移除且由材料24、26和28替换。这类移除和替换可利用于上文参考图17和18所描述的处理相似的处理。
参考图27，移除第一材料60(图26)以形成沿着层级14的第二空隙76。在所说明实施例中，在用以移除材料60的蚀刻期间移除材料34中的一些。取决于材料34和60的相对组成物以及取决于所利用的蚀刻条件，可以或可以不在用以移除材料60的蚀刻期间移除材料34。
参考图28，移除第四材料72(图27)以延伸空隙76。
参考图29，空隙76延伸穿过电荷存储材料38，以将这类材料划分为段40。
参考图30，用绝缘材料20填充空隙76(图29)以形成与上文参考图9所描述的配置相似的配置。在其它实施例中，空隙20可至少部分地保持开放(即，气体填充的)以形成与上文参考图6和8所描述的配置相似的配置。
上文所论述的组合件和结构可以在集成电路内使用(其中术语“集成电路”意指由半导体衬底支撑的电子电路)，并且可并入到电子系统中。这类电子系统可用于例如存储器模块、装置驱动器、功率模块、通信调制解调器、处理器模块和专用模块中，且可包含多层、多芯片模块。电子系统可以是以下广泛范围的系统中的任一个：例如摄像机、无线装置、显示器、芯片组、机顶盒、游戏、照明、交通工具、时钟、电视、蜂窝电话、个人计算机、汽车、工业控制系统、飞机等。
除非另外指定，否则本文中所描述的各种材料、物质、组成物等可通过现在已知或待开发的任何合适的方法形成，所述方法包含例如原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)等。
术语“介电”和“绝缘”可用于描述具有绝缘电性质的材料。所述术语在本公开中视为同义的。在一些情况下术语“介电”和在其它情况下术语“绝缘”(或“电绝缘”)可用于在本公开内提供语言变化以简化所附权利要求书内的前提基础，而非用于指示任何显著化学或电学差异。
术语“电连接”和“电耦合”均可用于本公开中。所述术语被视为同义的。在一些情况下利用一个术语且在其它情况下利用另一术语可能是为了在本公开内提供语言变化以简化所附权利要求书内的前提基础。
图式中的各种实施例的特定定向仅出于说明的目的，且在一些应用中，实施例可相对于所展示的定向旋转。本文所提供的描述和所附权利要求书涉及各种特征之间具有所描述关系的任何结构，不管结构是处于各图的特定定向还是相对于这类定向旋转。
除非另外规定，否则随附说明的横截面图仅展示横截面平面内的特征而不展示横截面平面后方的材料，以便简化图式。
当结构被称作在另一结构“上”、“邻近于”另一结构或“抵靠”另一结构时，所述结构可直接在另一结构上或还可能存在插入结构。相比之下，当结构被称作“直接”在另一结构“上”、“直接邻近于”另一结构或“直接抵靠”另一结构时，不存在插入结构。术语“正下方”、“正上方”等不指示直接物理接触(除非以其它方式明确地陈述)，而是替代地指示竖直对齐。
结构(例如层、材料等)可称为“竖直地延伸”，以指示结构通常从下伏基底(例如衬底)朝上延伸。竖直延伸的结构可相对于或可不相对于基底的上表面大体上正交延伸。
一些实施例包含一种包含交替的绝缘层级与导电层级的竖直堆叠的集成式结构。导电层级具有为第一竖直厚度的主要区且具有为第二竖直厚度的端突出部，所述第二竖直厚度大于所述第一竖直厚度。电荷阻挡材料布置在竖直堆叠的第一段中。第一段沿着导电层级且邻近于端突出部。第一段由第一间隙彼此竖直隔开。电荷存储材料布置在竖直堆叠的第二段中。第二段沿着导电层级且邻近于第一段。第二段由第二间隙彼此竖直隔开。栅极介电材料邻近于电荷存储材料。沟道材料邻近于栅极介电材料。沟道材料沿着竖直堆叠竖直地延伸。
一些实施例包含NAND存储器阵列，所述NAND存储器阵列具有交替的绝缘层级与字线层级的竖直堆叠。所述字线层级具有为第一竖直厚度的主要区且具有为第二竖直厚度的端突出部，所述第二竖直厚度大于所述第一竖直厚度。所述端突出部包含控制栅极区。电荷阻挡区邻近于控制栅极区且彼此竖直隔开。电荷存储区邻近于电荷阻挡区且彼此竖直隔开。栅极介电材料邻近于电荷存储区域。沟道材料沿着竖直堆叠竖直地延伸且邻近于栅极介电材料。
一些实施例包含一种形成集成式结构的方法。形成包含交替的第一层级与第二层级的竖直堆叠。第一层级包括第一材料，且第二层级包括第二材料。第一层级相对于第二层级凹入。第二层级具有延伸超出凹入的第一层级的突出末端。末端具有第二材料的表面。凹入的第一层级具有第一材料的表面。相对于第一材料沿着第二材料选择性地形成第三材料。第三材料围绕第二层级的末端延伸以扩宽末端。扩宽末端由间隙彼此竖直隔开。第四材料形成于间隙内。第三材料和第四材料具有形成竖直边缘的外表面。第四材料的内表面邻近于第一材料的表面。电荷存储材料形成为沿着竖直边缘竖直地延伸。栅极介电材料形成为沿着电荷存储材料竖直地延伸。沟道材料形成为沿着栅极介电材料竖直地延伸。移除第二材料和第三材料以留下第一空隙。导电层级形成于第一空隙内。导电层级具有为第一竖直厚度的主要区且具有为第二竖直厚度的端突出部，所述第二竖直厚度大于所述第一竖直厚度。移除第一材料和第四材料以留下第二空隙。第二空隙延伸穿过电荷存储材料以将电荷存储材料划分为竖直隔开段。
根据规定，已经就结构和方法特征来说以更具体或更不具体的语言描述了本文中所公开的主题。然而，应理解，权利要求书不限于所展示和描述的特定特征，因为本文中所公开的装置包括实例实施例。因此，权利要求书具有如书面所说明的整个范围，且应根据等效物原则恰当地进行解释。

Claims (35)

1.一种集成式结构，其包括：
交替的绝缘层级与导电层级的竖直堆叠；
所述导电层级具有为第一竖直厚度的主要区且具有为第二竖直厚度的端突出部，所述第二竖直厚度大于所述第一竖直厚度；
电荷阻挡材料，其布置在竖直堆叠的第一段中，所述第一段沿着所述导电层级且邻近于所述端突出部，所述第一段由第一间隙彼此竖直隔开；
电荷存储材料，其布置在竖直堆叠的第二段中，所述第二段沿着所述导电层级且邻近于所述第一段，所述第二段由第二间隙彼此竖直隔开；
栅极介电材料，其邻近于所述电荷存储材料；以及
沟道材料，其邻近于所述栅极介电材料。
2.根据权利要求1所述的集成式结构，其中所述第二段中的每一个具有大于所述第二竖直厚度的竖直长度。
3.根据权利要求1所述的集成式结构，其中每一导电层级包括由外导电层包围的导电芯，其中所述导电芯包括与所述外导电层不同的组成物。
4.根据权利要求3所述的集成式结构，其进一步包含所述导电层级的所述外导电层与所述电荷阻挡材料的所述第一段之间的高k介电材料。
5.根据权利要求1所述的集成式结构，其中所述高k介电材料包括HfO、HfSiO、ZrO和ZrSiO中的一或多个；其中化学式指示主要组分而非特定化学计量。
6.根据权利要求5所述的集成式结构，其中所述高k介电材料的区在所述导电层级的所述端突出部的上方和下方；其中第三竖直厚度定义为包含所述第二竖直厚度以及所述高k介电材料的所述区的厚度；且其中所述第二段中的每一个具有与所述第三竖直厚度大体上相同的竖直长度。
7.根据权利要求1所述的集成式结构，其中所述沟道材料沿着所述竖直堆叠为平坦的。
8.根据权利要求1所述的集成式结构，其中所述第二段沿着所述第一段为平坦的。
9.根据权利要求1所述的集成式结构，其中所述绝缘层级包括空隙。
10.根据权利要求1所述的集成式结构，其中所述绝缘层级并不包括空隙。
11.根据权利要求1所述的集成式结构，其中空隙处于所述端突出部中的一或多个内。
12.根据权利要求1所述的集成式结构，其中空隙并不处于所述端突出部中的任一个内。
13.根据权利要求1所述的集成式结构，其中所述电荷阻挡材料的所述竖直堆叠的第一段为单一均质组成物。
14.根据权利要求1所述的集成式结构，其中所述电荷阻挡材料的所述竖直堆叠的第一段包含两种或更多种不同组成物的层合物，其中所述组成物沿着竖直延伸的界面彼此结合。
15.根据权利要求14所述的集成式结构，其中所述两种或更多种不同组成物中的一种包括氮氧化硅，且其中所述两种或更多种不同组成物中的另一种包括二氧化硅。
16.一种NAND存储器阵列，其包括：
交替的绝缘层级与字线层级的竖直堆叠；
所述字线层级具有为第一竖直厚度的主要区且具有为第二竖直厚度的端突出部，所述第二竖直厚度大于所述第一竖直厚度，所述端突出部包含控制栅极区；
电荷阻挡区，其邻近于所述控制栅极区且彼此竖直隔开；
电荷存储区，其邻近于所述电荷阻挡区且彼此竖直隔开；
栅极介电材料，其邻近于所述电荷存储区；以及
沟道材料，其沿着所述竖直堆叠竖直地延伸且邻近于所述栅极介电材料。
17.根据权利要求16所述的NAND存储器阵列，其中每一字线层级包括由外导电层包围的导电芯，其中所述导电芯包括与所述外导电层不同的组成物；且其中绝缘材料处于所述外导电层与所述电荷阻挡区之间。
18.根据权利要求17所述的NAND存储器阵列，其中所述导电芯包括一或多种金属，其中所述外导电层包括金属氮化物，且其中所述绝缘材料是高k材料。
19.根据权利要求18所述的NAND存储器阵列，其中：
所述导电芯包括钨；
所述外导电层包括氮化钛；且
所述绝缘材料包括HfO、HfSiO、ZrO和ZrSiO中的一或多个，其中化学式指示主要组分而非特定化学计量。
20.根据权利要求16所述的NAND存储器阵列，其中所述电荷存储区包括电荷捕获材料。
21.根据权利要求20所述的NAND存储器阵列，其中所述电荷存储区包括氮化硅。
22.根据权利要求16所述的NAND存储器阵列，其中空隙处于所述端突出部内。
23.一种形成集成式结构的方法，其包括：
形成交替的第一层级与第二层级的竖直堆叠，所述第一层级包括第一材料，且所述第二层级包括第二材料；
使所述第一层级相对于所述第二层级凹入，所述第二层级具有延伸超出所述凹入的第一层级的突出末端，所述末端具有所述第二材料的表面，所述凹入的第一层级具有所述第一材料的表面；
相对于所述第一材料沿着所述第二材料选择性地形成第三材料，所述第三材料围绕所述第二层级的所述末端延伸以扩宽所述末端，所述扩宽末端由间隙彼此竖直隔开；
在所述间隙内形成第四材料，所述第三材料和所述第四材料具有形成竖直边缘的外表面，所述第四材料的内表面邻近于所述第一材料的所述表面；
形成沿着所述竖直边缘竖直地延伸的电荷存储材料；
形成沿着所述电荷存储材料竖直地延伸的栅极介电材料；
形成沿着所述栅极介电材料竖直地延伸的沟道材料；
移除所述第二材料和所述第三材料以留下第一空隙；
在所述第一空隙内形成导电层级，所述导电层级具有为第一竖直厚度的主要区且具有为第二竖直厚度的端突出部，所述第二竖直厚度大于所述第一竖直厚度；
移除所述第一材料和所述第四材料以留下第二空隙；以及
使所述第二空隙延伸穿过所述电荷存储材料以将所述电荷存储材料划分为竖直隔开段。
24.根据权利要求23所述的方法，其进一步包括利用绝缘材料至少部分地填充所述第二空隙。
25.根据权利要求23所述的方法，其中所述导电层级仅部分地填充所述第一空隙，且其中所述第一空隙的区保留在所述导电层级的所述端突出部内。
26.根据权利要求23所述的方法，其进一步包括形成沿着所述第三材料延伸的电荷阻挡材料；且其中所述电荷存储材料的所述形成包括使所述电荷存储材料形成为沿着所述电荷阻挡材料竖直地延伸。
27.根据权利要求23所述的方法，其进一步包括形成沿着所述第三材料延伸的电荷阻挡材料；且其中：
所述电荷存储材料的所述形成包括使所述电荷存储材料形成为沿着所述电荷阻挡材料竖直地延伸；
所述电荷存储材料的所述竖直隔开段是竖直隔开的第二段；且
所述第二空隙的所述延伸包括使所述第二空隙延伸穿过所述电荷阻挡材料以将所述电荷阻挡材料划分为竖直隔开的第一段。
28.根据权利要求23所述的方法，其进一步包括在形成所述第四材料之前形成围绕所述扩宽末端的第五材料。
29.根据权利要求28所述的方法，其中所述第五材料包括氮氧化硅和二氧化硅中的一个或两个。
30.根据权利要求28所述的方法，其中所述第五材料形成为跨越所述间隙且沿着第一表面延伸。
31.根据权利要求28所述的方法，其中所述电荷存储材料形成为直接抵靠所述第五材料。
32.根据权利要求28所述的方法，其中所述第五材料是电荷阻挡材料，且其中额外电荷阻挡材料在形成所述电荷存储材料之前沿着所述第五材料形成。
33.根据权利要求23所述的方法，其中所述第二材料和所述第三材料的组成彼此相同。
34.根据权利要求33所述的方法，其中所述第二材料和所述第三材料包括氮化硅，且其中所述第一材料包括二氧化硅。
35.根据权利要求34所述的方法，其中所述第四材料基本上由硅构成。
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