TW201806134A - 形成包括可程式化電荷儲存電晶體之記憶體單元之高度延伸串陣列之方法和包括可程式化電荷儲存電晶體之記憶體單元之高度延伸串陣列 - Google Patents

形成包括可程式化電荷儲存電晶體之記憶體單元之高度延伸串陣列之方法和包括可程式化電荷儲存電晶體之記憶體單元之高度延伸串陣列 Download PDF

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Abstract

本發明揭示一種記憶體單元之高度延伸串陣列，其中該等記憶體單元個別地包括一可程式化電荷儲存電晶體，該高度延伸串陣列包括一基板，該基板包括含有記憶體單元之一第一區域及橫向於該第一區域的不含有記憶體單元之一第二區域。該第一區域包括絕緣性材料與控制閘極材料之垂直交替疊層。該第二區域包括橫向於該第一區域的不同組合物絕緣材料之垂直交替疊層。包括半導電通道材料之一通道柱在高度上延伸穿過該第一區域內之該等垂直交替疊層中之多者。隧道絕緣體、可程式化電荷儲存材料及控制閘極阻擋絕緣體介於該通道柱與該第一區域內之該控制閘極材料之該等疊層中之個別者之該控制閘極材料之間。導電導通體在高度上延伸穿過該第二區域中之該等垂直交替疊層。一高度上延伸之壁橫向位於該第一區域與該第二區域之間。該壁包括該可程式化電荷儲存材料及該半導電通道材料。本發明揭示其他實施例及態樣，包含方法。

Description

形成包括可程式化電荷儲存電晶體之記憶體單元之高度延伸串陣列之方法和包括可程式化電荷儲存電晶體之記憶體單元之高度延伸串陣列
本文中所揭示之實施例係關於包括一可程式化電荷儲存電晶體之記憶體單元之高度延伸串陣列且係關於形成此類陣列之方法。
記憶體為電子系統提供資料儲存。快閃記憶體係一種類型之記憶體，且在電腦及其他裝置中具有眾多用途。舉例而言，個人電腦可具有儲存於一快閃記憶體晶片上之BIOS。作為另一實例，快閃記憶體用於固態磁碟機中以替換旋轉硬磁碟機。作為又一實例，快閃記憶體用於無線電子裝置中，此乃因該快閃記憶體使得製造商能夠在新的通信協議變為標準化時支援該等新的通信協議，且能夠提供使裝置遠端升級以獲得經改良或經增強特徵之能力。 一典型快閃記憶體包括一記憶體陣列，該記憶體陣列包含以列及行形式配置之大量記憶體單元。可在區塊中抹除及重新程式化快閃記憶體。NAND可為快閃記憶體之一基本架構。一NAND胞元單元包括串聯耦合至記憶體單元之一串聯組合(其中該串聯組合通常被稱為一NAND串)之至少一個選擇裝置。在美國專利第7,898,850號中闡述實例性NAND架構。 記憶體單元串可經配置以水平地或垂直地延伸。與水平延伸之記憶體單元串相比，垂直記憶體單元串減小由記憶體單元佔據之一基板之水平面積，儘管通常以經增加垂直厚度為代價。記憶體電路之至少某些導電導通體可需要延伸穿過經增加垂直厚度，(舉例而言)以與控制電路(無論是橫向地鄰近記憶體單元串之一陣列還是位於該陣列下方)連接。
本發明之實施例囊括形成記憶體單元之一高度延伸串陣列之方法以及獨立於製造方法之記憶體單元之一高度延伸串陣列。無論如何，記憶體單元個別地包括一可程式化電荷儲存電晶體。在本文件中，「高度延伸」及「在高度上延伸」係指遠離一主要表面成角度達至少45°之一方向，在製作期間相對於該主要表面而處理一基板且該主要表面可被視為界定一大體上水平方向。進一步地，如本文中所使用之「垂直」及「水平」係在三維空間中獨立於基板之定向之相對彼此大體上垂直方向。進一步且除非另外陳述，否則「高度(上)」、「較高」、「上部」、「下部」、「頂部」、「頂上」、「底部」、「上面」、「下面」、「下方」、「底下」、「向上」及「向下」為大體上參考垂直方向。而且，相對於一場效電晶體為「高度延伸」及「在高度上延伸」係參考電晶體之通道長度之定向，在操作中電流沿著該通道長度在源極/汲極區域之間流動。 參考圖1及圖2，一基板片段或構造10可被視為包括一基底基板12，該基底基板可包含導電/導體/傳導(亦即，本文中電)、半導電或絕緣性/絕緣體/絕緣(亦即，本文中電)材料中之任何一或多者。各種材料展示為在基底基板12上面。材料可在圖1及圖2繪示之材料旁邊、自圖1及圖2繪示之材料高度上向內或高度上向外。舉例而言，其他部分或完全製作之積體電路組件可設置於基板12上面、周圍或其內之某處。用於操作記憶體陣列內之組件之控制及/或其他周邊電路亦可被製作，且可或可不完全或部分位於一記憶體陣列或子陣列內。進一步地，多個子陣列亦可被製作且獨立地、串聯地或以其他方式相對於彼此而操作。如在本文件中所使用，一「子陣列」亦可被視為一陣列。無論如何，本文中所闡述之材料、區域及結構中之任一者可為均質或非均質的，且無論如何可在此類材料、區域及結構所上覆之任何材料上方為連續或不連續的。進一步地，除非另外陳述，否則可使用任何適合或尚待開發之技術形成每一材料，其中原子層沈積、化學汽相沈積、物理汽相沈積、磊晶生長、擴散摻雜及離子植入為實例。 構造10可被視為包括將含有記憶體單元之一第一區域14及將不含有記憶體單元且橫向於第一區域14 (在一項實施例中且如所展示，橫向緊鄰第一區域14)之一第二區域16。第一區域14及第二區域16可跨越一基板或一基板之一記憶體陣列區為橫向連續的，或者可僅包括其各別部分。第一區域14及第二區域16可皆為一記憶體陣列之一部分或位於該記憶體陣列內。替代地作為一實例，第一區域14可為一記憶體陣列之一部分且第二區域16可經定位為橫向於一記憶體陣列。無論如何，區域14及16可用於界定將含有(14)及將不含有(16)記憶體單元之水平區，而不管彼等區域之大小、形狀等如何。 實例性基板12包括半導體材料17 (舉例而言，單晶矽)，該半導體材料具有形成於其上方或其中、在第一區域14內之一經導電摻雜源材料19且可包括用於正被製作之記憶體單元之高度延伸串之電路之一部分。一絕緣體20 (例如，經摻雜或未經摻雜之二氧化矽及/或氮化矽)展示為橫向鄰近材料19且延伸至第二區域16中，且一絕緣體18 (例如，經摻雜或未經摻雜之二氧化矽及/或氮化矽)展示為位於第一區域14及第二區域16中、高度上介於半導體材料17與材料19、20之間。一實例性源材料19為位於約900埃厚度之一下伏矽化鎢上方之約500埃厚度之經導電摻雜多晶矽。絕緣體20可具有與源材料19相同之厚度，如所展示。絕緣體18之一實例性厚度為自約2,000埃至5,000埃。 在本文件中，「厚度」本身(無前述方向性形容詞)定義為自不同組合物之一緊鄰材料或一緊鄰區域之一最接近表面垂直地穿過一給定材料或區域之平均直線距離。另外，本文中所闡述之各種材料或區域可具有實質上恆定厚度或具有可變厚度。若具有可變厚度，則厚度係指平均厚度，除非另外指示，且此材料或區域將由於厚度為可變的而具有某些最小厚度及某些最大厚度。如本文中所使用，「不同組合物」僅需要可彼此直接抵靠之兩個所陳述材料或區域之彼等部分在化學上及/或物理上為不同的(舉例而言，在此類材料或區域並非均質的情況下)。若兩個所陳述材料或區域並不彼此直接抵靠，則「不同組合物」僅需要彼此最接近之兩個所陳述材料或區域之彼等部分在化學上及/或物理上為不同的(在此類材料或區域並非均質的情況下)。在本文件中，當存在一材料、區域或結構相對於彼此之至少某一實體觸碰接觸時，該材料、區域或結構「直接抵靠」另一者。相比而言，前面無「直接」之「在…上方」、「在…上」、「沿著」及「抵靠」囊括「直接抵靠」以及其中介入材料、區域或結構不導致所陳述材料、區域或結構相對於彼此之實體觸碰接觸之構造。 半導體材料17展示為其中具有一導電區域22，該導電區域位於第二區域16內且將被形成之一導電導通體將電耦合(在一項實施例中，直接電耦合)至該導電區域。在本文件中，若在正常操作中電流能夠自區域/材料/組件中之一者連續流動至另一者，且主要藉由亞原子正電荷及/或負電荷之移動(在充分產生此類電荷之情況下)而進行此，則該等區域/材料/組件相對於彼此「電耦合」。另一電子組件可介於區域/材料/組件之間且電耦合至該等區域/材料/組件。相比而言，當將區域/材料/組件稱為「直接電耦合」時，無介入電子組件(例如，無二極體、電晶體、電阻器、傳感器、開關、熔斷器等)介於直接電耦合之區域/材料/組件之間。 一堆疊24已形成於基板12上方且包括不同組合物絕緣材料26及28之垂直交替疊層。實例性此類材料為二氧化矽及氮化矽，而不管所繪示材料堆疊中之次序如何。每一疊層之實例性厚度係自約200埃至約400埃，且此無需具有相同各別厚度或具有相對於彼此相同之厚度(當材料26及28個別地具有恆定厚度時)。堆疊24展示為具有十三個垂直交替疊層，但可形成更少或可能更多(例如，幾十個、幾百個等)。可將堆疊24之頂部層26製成為比所展示的厚或薄或者在期望之情況下將一替代材料(未展示)設置於該頂部層上方作為一蝕刻停止件或拋光停止件，以較佳地確保一平面水平基板(若需要)。第二區域16可含有一「階梯」(未展示)，其中「階梯臺階」由在水平方向上進一步延伸於堆疊之一端部分中、在該端部分中較深地移動至堆疊中之緊鄰材料26及28對中之至少某些緊鄰材料對產生。 參考圖3及圖4，高度延伸通道開口30已在第一區域14中穿過交替疊層26、28形成。僅以實例方式，此展示為配置成具有每列四個開口30之交錯列之群組或行21。在一項實施例中且如所展示，通道開口30已形成至源材料19中。可使用任何替代現有或尚待開發之配置及構造。在本文件中對「列」及「行」之使用係出於方便地將一系列或定向之特徵與另一系列或定向之特徵區分開且組件已經或將要沿著該「列」及「行」形成。獨立於功能而關於任何系列之區域、組件及/或特徵同義地使用「列」及「行」。無論如何，列可為筆直的及/或彎曲的及/或相對於彼此為平行的及/或不平行的，可如行一樣。進一步地，列及行可以90°或者以一或多個其他角度相對於彼此相交。 一高度延伸壁開口32已穿過交替疊層26、28形成，且在一項實施例中如所展示基本上介於第一區域14與第二區域16之間。在一項實施例中，壁開口32可被視為一第一壁開口且形成至少一個額外壁開口(例如，一第二壁開口33、一第三壁開口34及/或一第四壁開口35)，其中此類壁開口中之至少一者相對於第一壁開口32成角度(亦即，不同於筆直角度)。額外壁開口可與第一壁開口接合(舉例而言，壁開口33及34中之每一者展示為與第一壁開口32接合)，且在一項實施例中位於第一壁開口32之水平端處。在一項實施例中，如與第一壁開口32接合之壁開口33及/或壁開口34中之任一者可被視為第一壁開口32之一成角度延伸部。在一項實施例中且如所展示，壁開口32、33、34及35形成交替疊層26、28之一徑向內部島25。如上文所闡述之階梯臺階(未展示)可位於島25內。兩個壁開口32 (以及相關聯壁開口33、34及35)展示為位於構造10中，但可使用更多或僅一個壁開口32 (而不管壁開口33、34及35之存在)，其中論述主要關於一單個壁開口32而進行。 壁開口32與通道開口30之一列36橫向地間隔開，其中壁開口32在列36中之通道開口30旁邊沿著此列水平地延伸。一實例性列36為此類列之一行21內之列36中之最接近壁開口32之任一者。替代地僅以實例方式，所提及之列36可被視為不同行21中且最接近壁開口32之兩個或兩個以上列36之組合。在一項實施例中且如所展示，壁開口32在列36中之多個通道開口30旁邊沿著該列延伸、在一項實施例中沿著該列中之至少四個此類通道開口延伸且在一項實施例中沿著該列中之四個以上通道開口延伸。實例性圖3及圖4實施例展示壁開口32跨越九個通道開口30完全地延伸，但此可跨越更少或更多通道開口延伸。在一項實施例中且如所展示，壁開口32形成為水平直線的，但可使用曲線、直線與彎曲分段之一組合等。無論如何且在一項實施例中，壁開口32形成為與列36平行且在一項實施例中列36為水平直線的。 用於形成通道開口30之實例性技術包含具有或不具有間距倍增之光刻圖案化及蝕刻。開口30及32可各自使用一單個遮蔽步驟來形成，且可使用相同單個遮蔽步驟來同時形成，使得不使用兩個或兩個以上遮蔽步驟來形成開口32及30。類似地，在一項實施例中，與壁開口32及通道開口30之形成相當地形成開口33、34及35。在一項實施例中，通道開口30及壁開口32形成為垂直的或在垂直線之10°以內。通道開口30及壁開口32展示為在所繪示垂直剖面中包括筆直及垂直側壁，但此無需且可並非如此。進一步且無論如何，通道開口30個別地可在水平剖面中為圓形的、橢圓形的、矩形的或具有其他形狀。僅作為一項實例，一通道開口30可為實質上圓形的，在其高度上最外部分處具有自約850埃至1,250埃之一最大水平開口尺寸且在其與源材料19匯合之高度上最內部分處漸縮(未展示)至減小約5％到10％之一水平開口尺寸。壁開口32類似地可具有類似於的通道開口30之最大水平尺寸之其最小水平開口尺寸，且亦可漸縮(未展示)。通道開口30及壁開口32之最大及最小各別水平開口尺寸無需相對於彼此為相同的。進一步地，在形成額外壁開口(例如，33、34、35)之情況下，此類額外壁開口無需具有與壁開口32之尺寸相同之尺寸。 參考圖5及圖6，材料40及42已形成至通道開口30及壁開口32中，且在所繪示實施例中形成於壁開口33、34及35中。材料40包括可程式化電荷儲存材料且材料42包括半導電通道材料。實例性電荷儲存材料包含氮化矽、氧化釕、氮氧化矽、奈米點、多晶矽及二氧化矽中之任何一或多者。半導電通道材料42 (例如，多晶矽)適當地摻雜有導電性增強之雜質，其中一實例性導電性雜質摻雜範圍為自5 × 1017 原子/cm3 到5 × 1018 原子/cm3 。在一項實施例中且如所展示，通道材料42形成為一中空通道柱85 (圖6)且最終可具有其徑向向內形成之介電材料(圖5及圖6中未展示)。替代地，可使用非中空通道。 無論如何，可程式化電荷儲存材料40及半導電通道材料42針對正被形成之記憶體單元之高度延伸串中之個別者而在個別通道開口30中形成包括半導電通道材料及可程式化電荷儲存材料之一高度延伸柱44。進一步地，可程式化電荷儲存材料40及半導電通道材料42在壁開口32中形成一高度延伸壁46 (例如，其至少在過程中之此點處呈兩個單獨部分，舉例而言如所展示)，該高度延伸壁包括一可程式化電荷儲存材料及半導電通道材料且在通道開口30旁邊水平地沿著列36。因此，壁46可具有與壁開口32類似之關於尺寸範圍、形狀及定向之屬性。壁46可被視為包括面向柱44之一第一側48及背對柱44的與第一側48相對之一第二側50。類似地在所繪示實施例中，亦形成包括相對側53、54之一第二壁52、包括相對側57、58之一第三壁56及包括相對側61、62之一第四壁60，且該等壁包括可程式化電荷儲存材料40及半導電通道材料42。 可程式化電荷儲存材料及半導電通道材料中之一者或兩者、理想地兩者同時形成至通道開口中且形成至壁開口中。半導電通道材料42理想地與源材料19直接電耦合。因此且如所展示，用以在不提供一單獨互連件之情況下實現此之一種技術包含首先將可程式化電荷儲存材料40沈積至線開口30及32，後續接著至少回拋光至材料26之頂部層之高度上最外表面，然後進行濕式稀釋HF各向同性蝕刻或各向異性蝕刻以將材料40自集中位於開口30及32之基底上方移除。然後，此後續接著半導電通道材料42之沈積、其回拋光，且然後進行蝕刻以將此半導電通道材料自集中位於開口30及32之基底上方移除。替代地，可不將半導電通道材料42自集中位於開口30及32之基底上方移除(未展示)。 理想地，材料40包含一第一經沈積控制閘極阻擋絕緣體(例如，Al2 O3 及/或一種二氧化矽/氮化矽/二氧化矽複合物)，後續接著可程式化電荷儲存材料之沈積，且然後後續接著一隧道絕緣體之沈積，該隧道絕緣體將藉此介於電荷儲存材料與半導電通道材料之間。隧道絕緣體可包括多種不同組合物及厚度介電材料之一複合物(如將由技術人員瞭解)且並非本文中所揭示之本發明之材料。無論如何，在此事件中，壁46 (以及壁52、56及60)亦將包括隧道絕緣體及控制閘極阻擋絕緣體，其中在一項實施例中，控制閘極絕緣體在各別壁之相對側48/50、53/54、57/58及61/62上形成該各別壁之橫向最外表面。 參考圖7及圖8，介電材料64 (例如，氮化矽及/或經摻雜或未經摻雜之二氧化矽)已經沈積以填充通道開口30及壁開口之剩餘開口體積，後續接著將此介電材料至少回平坦化至材料26之頂部層之高度上最外表面。因此，在一項實施例中，此形成壁46 (以及壁52、56及60)以包括材料40及42之橫向外襯層以及包括介電材料64之一中央芯。在一項此實施例中，壁46 (以及壁52、56及60)包括控制閘極阻擋絕緣體之橫向最外襯層。 參考圖9及圖10，接達開口66 (圖9)已在壁46之第一側48上穿過交替疊層26、28形成。接達開口66為蝕刻劑提供接達以使該蝕刻劑隨後接觸交替疊層26、28之材料。接達開口66之橫向邊緣亦可界定隨後將被形成之存取/控制閘極線之橫向邊緣。 參考圖11及圖12，已透過接達開口66進行對不同組合物絕緣材料(例如，材料28且其未展示)中的介於另一組合物絕緣材料(例如，材料26)之疊層之間的一種組合物絕緣材料之各向同性蝕刻。此可相對於一種絕緣材料選擇性地對另一絕緣材料進行。在本文件中，一選擇性蝕刻或移除係其中相對於一種材料以至少2:1之一速率移除另一所陳述材料之一蝕刻或移除。在此各向同性蝕刻期間，壁46限制蝕刻流體自壁46之第一側48傳遞至壁46之第二側50之橫向接達。進一步在所繪示實施例中，在此各向同性蝕刻期間，壁52、56及60分別限制蝕刻流體自第一側53、57及61傳遞至第二側54、58及62之橫向接達。 理想地，相對於壁之至少某些材料選擇性地進行各向同性蝕刻，但不必如此。舉例而言且僅以實例方式，壁可由被蝕刻劑以大於1:2之一速率蝕刻之某一材料製成，雖然該壁橫向足夠厚以在壁本身被橫向地蝕刻(雖然並未完全穿過該壁)之情況下阻止蝕刻劑自第一側48傳遞至第二側50。因此且無論如何，壁可由蝕刻劑橫向地蝕刻，無論該壁是否包括相對於另一材料(例如，在所繪示實施例中材料28)之蝕刻而以小於1:2之一速率被蝕刻之材料。在所繪示實施例中且在如前述段落中所闡述而進行一選擇性蝕刻之情況下，相對於其而選擇性地蝕刻材料28之壁46之材料可或可不包括可程式化電荷儲存材料及/或半導電通道材料。舉例而言且僅以實例方式，在壁46包括控制閘極阻擋絕緣體之一外襯層之情況下，該絕緣體可阻擋蝕刻劑到達可程式化電荷儲存材料。 在材料28之蝕刻之後，圖11及圖12展示導電控制閘極材料75之沈積，從而有效地替換經移除絕緣材料(例如，材料28，其未展示)。在一項實施例中，為使控制閘極材料75之橫向範圍清晰，將此材料展示為密佈於圖11及後續俯視圖中。然而，在該等俯視圖中將不可確切地看到此材料，此至少由於頂部層26位於此材料上方而只有在圖11中位於接達開口66內。在一項實施例中且如所展示，用控制閘極材料75來替換絕緣材料(例如，28)導致控制閘極材料75之個別疊層在第一壁側48上直接抵靠壁46。同樣，控制閘極材料75亦可直接抵靠壁52之側53、壁56之側57及壁60之側61。無論如何且在一項實施例中，控制閘極材料75並不直接抵靠壁46之可程式化電荷儲存材料或半導電通道材料中之任一者。舉例而言且僅以實例方式，且如上文關於一項實例性實施例所闡述，控制閘極阻擋絕緣體可介於可程式化電荷儲存材料與控制閘極材料之間，且在一項實施例中，控制閘極材料可在第一壁側48上直接抵靠壁46之控制閘極阻擋絕緣體，且類似地關於壁52、56及60亦如此。 參考圖13及圖14，控制閘極材料75已自接達開口66被移除(例如，藉由相對於材料26、40、42及64之各向異性選擇性蝕刻)。介電材料68 (例如，氮化矽及/或二氧化矽)已然後被沈積至接達開口66中且經回平坦化以填充接達開口66，因此形成個別記憶體單元88之高度延伸串80之一陣列11。構造10展示為在記憶體單元之高度延伸串之每一疊層中包括圍繞通道柱之一單個記憶體單元88。替代地且僅以實例方式，可使用任何現有或尚待開發之構造，其中在一給定串(未展示)中之一單個疊層中，兩個或兩個以上記憶體單元圍繞通道柱圓周地間隔開。 參考圖15及圖16，高度延伸導電導通體開口71已在壁46之第二壁側50上穿過不同組合物絕緣材料之交替疊層26、28形成。在僅一項實例中，導通體開口71可為實質上圓形的，在其各別高度上最外部分處具有大於通道開口30之最大水平開口尺寸之一最大水平開口尺寸(舉例而言，自約2,000埃至4,000埃)，且該等導通體開口亦可在其與導電區域22匯合之高度上最內部分處漸縮(未展示)至較小之一水平開口尺寸。導通體開口71已被填充有導電材料以形成導電導通體72。導電導通體72中之至少某些導電導通體可為貫穿陣列導通體(TAV) (如所展示)，該等TAV延伸至構造於陣列11下面之記憶體陣列控制及/或讀取/寫入電路(未展示，但除區域22之外)。可與連接至各別疊層之個別控制閘極線之階梯臺階(未展示)之導電導通體(未展示)之形成相當地進行TAV (例如，72)之形成，且不管是否在壁46之側50上。替代地，可在單獨時間形成TAV及其他導電導通體(未展示)。 在所繪示實例中，接達開口66使得蝕刻劑能夠接達材料28並藉由相對於材料26之選擇性蝕刻而移除材料28。除了材料28由蝕刻劑在接達開口66之間橫向地(例如，在圖式之「x」方向上)移除之外，該材料亦自接達開口66之端縱向向外地(例如，在圖式之「y」方向上)被移除。經移除材料28由導電控制閘極材料75替換。此材料不應觸碰導電導通體72以免在該兩者之間發生一非所要短路。在本發明之前的先前方法中，導電導通體必須與接達開口66橫向地及縱向地充分間隔開以在材料28之一定時蝕刻結束時使得材料28中之某些材料保持橫向地位於導電導通體72將處之位置旁邊。對一壁46 (及壁52、56、60)之使用可使得能夠減小接達開口66與導電導通體72之間的此橫向及縱向間距，因此增加電路密度。而且，僅可使用一或多個壁46 (例如，在不存在壁52、56及/或60之情況下)，該一或多個壁可使得能夠減小此縱向間距但可能不會減小此橫向間距。無論如何，儘管本發明為如此目的明確的，但其並非如此受限制，除非在受分析之一請求項中如此陳述。 上文所闡述之處理展示在由圖9所展示之蝕刻之後提供導電導通體72。替代地以實例方式，導電導通體72之形成可發生在由圖9所繪示之蝕刻之前(包含在形成壁開口32或壁46之前或之後且亦包含在形成通道開口30及柱44之前或之後)。舉例而言且僅以實例方式，圖17及圖18展示相對於一替代構造10a之處理。已在適當之情況下使用來自上文所闡述實施例之相似編號，其中某些構造差異係以後綴「a」指示。圖17及圖18展示一實例性實施例，其中導通體開口71及導電導通體72已在形成上文所闡述實施例中於圖3及4中所展示之結構中之任一者之前形成。 本發明之實施例包含獨立於製造方法之記憶體單元之一高度延伸串陣列，其中該等記憶體單元個別包括一可程式化電荷儲存電晶體。然而，此一陣列可包括上文關於方法實施例所闡述之結構態樣中之任一者。無論如何，此一陣列將包括一基板(例如，構造10/10a)，該基板包括含有記憶體單元(例如，88)之一第一區域(例如，14)及不含有記憶體單元且橫向於該第一區域之一第二區域(例如，16)。第一區域包括絕緣性材料(例如，26)及控制閘極材料(例如，75)之垂直交替疊層。第二區域包括橫向於第一區域之不同組合物絕緣材料(例如，26、28)之垂直交替疊層。 包括半導電通道材料之一通道柱(例如，85)在高度上延伸穿過第一區域內之垂直交替疊層中之多者。隧道絕緣體、可程式化電荷儲存材料及控制閘極阻擋絕緣體介於通道柱與第一區域內之控制閘極材料疊層中之個別者之控制閘極材料之間。導電導通體(例如，72)在高度上延伸穿過第二區域中之垂直交替疊層。一高度延伸壁(例如，46)橫向位於第一區域與第二區域之間。該壁包括該可程式化電荷儲存材料及該半導電通道材料。可使用如所展示及/或上文所闡述之任何其他屬性或態樣。 舉例而言且僅以實例方式，在一項實施例中，該壁與通道柱之一列橫向地間隔開且在該列中之通道柱中之多者旁邊沿著該列延伸。在一項此實施例中，該壁沿著該列中之至少四個通道柱延伸，在一項此實施例中，該壁與該列平行，在一項此實施例中，該壁為水平直線的，且在一項此實施例中，該壁為水平直線的且該壁與該列平行。在一項實施例中，一高度延伸壁(例如，組合地46、52、56、60)完全環繞包括導電導通體之一島(例如，25)，其中該壁包括可程式化電荷儲存材料及半導電通道材料，且在一項實施例中亦包括隧道絕緣體及控制閘極阻擋絕緣體。再次，可使用如所展示及/或上文所闡述之任何其他屬性或態樣。總結 在某些實施例中，一種形成記憶體單元之一高度延伸串陣列之方法(其中該等記憶體單元個別地包括一可程式化電荷儲存電晶體)包括形成一堆疊，該堆疊包括不同組合物絕緣材料之垂直交替疊層。穿過該等交替疊層形成高度延伸通道開口且穿過該等交替疊層形成一高度延伸壁開口。該壁開口與該等通道開口之一列橫向地間隔開且在該等通道開口旁邊沿著該列水平地延伸。將可程式化電荷儲存材料及半導電通道材料形成至該等通道開口中且形成至該壁開口中，以針對該等高度延伸串中之個別者而在該等通道開口中之個別者中形成包括該半導電通道材料及該可程式化電荷儲存材料之一高度延伸柱且在該壁開口中形成一高度延伸壁。該壁包括該可程式化電荷儲存材料及該半導電通道材料且在該等通道開口旁邊沿著該列水平地延伸。該壁包括面向該等柱之一第一側及背對該等柱的與該第一側相對之一第二側。在形成該壁之後，在該壁之該第一側上穿過不同組合物絕緣材料之該等交替疊層形成接達開口。透過該等接達開口而對該等不同組合物絕緣材料中的且介於另一組合物絕緣材料之疊層之間的一種組合物絕緣材料進行各向同性蝕刻。在該壁之該第一側上用該等記憶體單元之控制閘極材料來替換該一種絕緣材料。在該各向同性蝕刻期間，該壁限制蝕刻流體自該壁之該第一側傳遞至該壁之該第二側之橫向接達。最後在該壁之該第二側上穿過不同組合物絕緣材料之該等交替疊層設置高度延伸導電導通體。 在某些實施例中，一種記憶體單元之一高度延伸串陣列(其中該等記憶體單元個別地包括一可程式化電荷儲存電晶體)包括一基板，該基板包括含有記憶體單元之一第一區域及橫向於該第一區域的不含有記憶體單元之一第二區域。該第一區域包括絕緣性材料與控制閘極材料之垂直交替疊層。該第二區域包括橫向於該第一區域之不同組合物絕緣材料之垂直交替疊層。包括半導電通道材料之一通道柱在高度上延伸穿過該第一區域內之該等垂直交替疊層中之多者。隧道絕緣體、可程式化電荷儲存材料及控制閘極阻擋絕緣體介於該通道柱與該第一區域內之該控制閘極材料之該等疊層中之個別者之該控制閘極材料之間。導電導通體在高度上延伸穿過該第二區域中之該等垂直交替疊層。一高度延伸壁橫向位於該第一區域與該第二區域之間。該壁包括該可程式化電荷儲存材料及該半導電通道材料。 在某些實施例中，一種記憶體單元之高度延伸串陣列(其中該等記憶體單元個別地包括一可程式化電荷儲存電晶體)包括一基板，該基板包括含有記憶體單元之一第一區域及橫向於該第一區域的不含有記憶體單元之一第二區域。該第一區域包括絕緣性材料與控制閘極材料之垂直交替疊層。該第二區域包括橫向於該第一區域之不同組合物絕緣材料之垂直交替疊層。包括半導電通道材料之一通道柱在高度上延伸穿過該第一區域內之該等垂直交替疊層中之多者。隧道絕緣體、可程式化電荷儲存材料及控制閘極阻擋絕緣體介於該通道柱與該第一區域內之該控制閘極材料之該等疊層中之個別者之該控制閘極材料之間。導電導通體在高度上延伸穿過該第二區域中之該等垂直交替疊層。一高度延伸壁完全環繞包括該等導電導通體之一島。該壁包括該可程式化電荷儲存材料及該半導電通道材料。 按照條例，已在語言上關於結構及方法特徵更特定或較不特定地闡述本文中所揭示之標的物。然而，應理解，由於本文中所揭示之方法包括實例性實施例，因此申請專利範圍不限於所展示及所闡述之特定特徵。因此，申請專利範圍係由字面措辭來提供完整範疇，且根據等效內容之教義適當地予以解釋。
2-2‧‧‧線
4-4‧‧‧線
6-6‧‧‧線
8-8‧‧‧線
10‧‧‧基板片段/構造
10a‧‧‧替代構造/構造
10-10‧‧‧線
11‧‧‧陣列
12‧‧‧基底基板/基板/實例性基板
12-12‧‧‧線
14‧‧‧第一區域/區域
14-14‧‧‧線
16‧‧‧第二區域/區域
16-16‧‧‧線
17‧‧‧半導體材料
18‧‧‧絕緣體
18-18‧‧‧線
19‧‧‧經導電摻雜源材料/橫向鄰近材料/材料/實例性源材料/源材料
20‧‧‧絕緣體/材料/絕緣體
21‧‧‧群組/行
22‧‧‧導電區域/區域
24‧‧‧堆疊
25‧‧‧徑向內部島/島
26‧‧‧不同組合物絕緣材料/材料/頂部層/緊鄰材料/交替疊層/絕緣性材料
28‧‧‧不同組合物絕緣材料/材料/緊鄰材料/交替疊層/絕緣材料/經移除材料
30‧‧‧高度延伸通道開口/開口/通道開口
32‧‧‧高度延伸壁開口/壁開口/第一壁開口/最接近壁開口
33‧‧‧第二壁開口/壁開口/相關聯壁開口/開口/額外壁開口
34‧‧‧第三壁開口/壁開口/相關聯壁開口/開口/額外壁開口
35‧‧‧第四壁開口/壁開口/相關聯壁開口/開口/額外壁開口
36‧‧‧列/實例性列
40‧‧‧材料/可程式化電荷儲存材料
42‧‧‧材料/半導電通道材料/通道材料
44‧‧‧高度延伸柱/柱
46‧‧‧高度延伸壁/壁
48‧‧‧第一側/相對側/第一壁側
50‧‧‧第二側/相對側/第二壁側/側
52‧‧‧第二壁/壁/高度延伸壁
53‧‧‧相對側/第一側/側
54‧‧‧相對側/第二側
56‧‧‧第三壁/壁/高度延伸壁
57‧‧‧相對側/第一側/側
58‧‧‧相對側/第二側
60‧‧‧第四壁/壁/高度延伸壁
61‧‧‧相對側/第一側/側
62‧‧‧相對側/第二側
64‧‧‧介電材料/材料
66‧‧‧接達開口
68‧‧‧介電材料
71‧‧‧高度延伸導電導通體開口/導通體開口
72‧‧‧導電導通體/貫穿陣列導通體
75‧‧‧導電控制閘極材料/控制閘極材料
80‧‧‧高度延伸串
85‧‧‧中空通道柱/通道柱
88‧‧‧記憶體單元
圖1係根據本發明之實施例之處於製作中之包括記憶體單元之一高度延伸串陣列之一構造之一圖解性俯視平面圖。 圖2係穿過圖1中之線2-2截取之一剖面圖。 圖3係處於在由圖1所展示之步驟之後的一處理步驟處之圖1構造之一視圖。 圖4係穿過圖3中之線4-4截取之一剖面圖。 圖5係處於在由圖3所展示之步驟之後的一處理步驟處之圖3構造之一視圖。 圖6係穿過圖5中之線6-6截取之一剖面圖。 圖7係處於在由圖5所展示之步驟之後的一處理步驟處之圖5構造之一視圖。 圖8係穿過圖7中之線8-8截取之一剖面圖。 圖9係處於在由圖7所展示之步驟之後的一處理步驟處之圖7構造之一視圖。 圖10係穿過圖9中之線10-10截取之一剖面圖。 圖11係處於在由圖9所展示之步驟之後的一處理步驟處之圖9構造之一視圖。 圖12係穿過圖11中之線12-12截取之一剖面圖。 圖13係處於在由圖11所展示之步驟之後的一處理步驟處之圖11構造之一視圖。 圖14係穿過圖13中之線14-14截取之一剖面圖。 圖15係處於在由圖13所展示之步驟之後的一處理步驟處之圖13構造之一視圖。 圖16係穿過圖15中之線16-16截取之一剖面圖。 圖17係根據本發明之實施例之處於製作中之包括記憶體單元之一高度延伸串陣列之一構造之一圖解性俯視平面圖。 圖18係穿過圖17中之線18-18截取之一剖面圖。
10‧‧‧基板片段/構造
11‧‧‧陣列
14‧‧‧第一區域/區域
16‧‧‧第二區域/區域
16-16‧‧‧線
25‧‧‧徑向內部島/島
40‧‧‧材料/可程式化電荷儲存材料
46‧‧‧高度延伸壁/壁
48‧‧‧第一側/相對側/第一壁側
50‧‧‧第二側/相對側/第二壁側/側
52‧‧‧第二壁/壁/高度延伸壁
53‧‧‧相對側/第一側/側
54‧‧‧相對側/第二側
56‧‧‧第三壁/壁/高度延伸壁
57‧‧‧相對側/第一側/側
58‧‧‧相對側/第二側
60‧‧‧第四壁/壁/高度延伸壁
61‧‧‧相對側/第一側/側
62‧‧‧相對側/第二側
64‧‧‧介電材料/材料
66‧‧‧接達開口
68‧‧‧介電材料
71‧‧‧高度延伸導電導通體開口/導通體開口
72‧‧‧導電導通體/貫穿陣列導通體
80‧‧‧高度延伸串
85‧‧‧中空通道柱/通道柱

Claims (26)

  1. 一種形成記憶體單元之一高度延伸串陣列之方法，該等記憶體單元個別地包括一可程式化電荷儲存電晶體，該方法包括： 形成包括不同組合物絕緣材料之垂直交替疊層之一堆疊； 穿過該等交替疊層形成高度延伸通道開口且穿過該等交替疊層形成一高度延伸壁開口，該壁開口與該等通道開口之一列橫向地間隔開且在該等通道開口旁邊沿著該列水平地延伸； 將可程式化電荷儲存材料及半導電通道材料形成至該等通道開口中且形成至該壁開口中，以針對該等高度延伸串中之個別者而在該等通道開口中之個別者中形成包括該半導電通道材料及該可程式化電荷儲存材料之一高度延伸柱且在該壁開口中形成一高度延伸壁，該壁包括該可程式化電荷儲存材料及該半導電通道材料且在該等通道開口旁邊沿著該列水平地延伸，該壁包括面向該等柱之一第一側及背對該等柱的與該第一側相對之一第二側； 在形成該壁之後，在該壁之該第一側上穿過不同組合物絕緣材料之該等交替疊層形成接達開口； 透過該等接達開口而各向同性地蝕刻該等不同組合物絕緣材料中的介於另一組合物絕緣材料之疊層之間的一種組合物絕緣材料且在該壁之該第一側上用該等記憶體單元之控制閘極材料來替換該一種絕緣材料，在該各向同性蝕刻期間，該壁限制蝕刻流體自該壁之該第一側傳遞至該壁之該第二側之橫向接達；及 在該壁之該第二側上穿過不同組合物絕緣材料之該等交替疊層設置高度延伸導電導通體。
  2. 如請求項1之方法，其包括形成該壁開口及該壁以在該列中之該等通道開口中之多者旁邊沿著該列延伸。
  3. 如請求項1之方法，其中該等通道開口及該壁開口各自使用一單個遮蔽步驟來形成，該等通道開口及該壁開口之該形成使用該相同單個遮蔽步驟而同時發生。
  4. 如請求項1之方法，其包括同時將該可程式化電荷儲存材料形成至該等通道開口中且形成至該壁開口中。
  5. 如請求項1之方法，其包括同時將該半導電通道材料形成至該等通道開口中且形成至該壁開口中。
  6. 如請求項1之方法，其中該替換導致該控制閘極材料之個別疊層在該壁之該第一側上直接抵靠該壁。
  7. 如請求項1之方法，其包括將隧道絕緣體及控制閘極阻擋絕緣體形成至該等通道開口中且形成至該壁開口中，該壁包括該隧道絕緣體及該控制閘極阻擋絕緣體。
  8. 如請求項1之方法，其包括形成該壁以包括可程式化電荷儲存材料及半導電通道材料之橫向外襯層以及包括介電材料之一中央芯。
  9. 如請求項1之方法，其中該設置包括：在該蝕刻之前形成該等導電導通體。
  10. 如請求項1之方法，其中該設置包括：在該蝕刻之後形成該等導電導通體。
  11. 如請求項1之方法，其中， 該壁開口係一第一壁開口且該壁係一第一壁；且 該方法進一步包括： 形成一第二高度延伸壁開口，該可程式化電荷儲存材料及該半導電通道材料形成至該第二高度延伸壁開口中以形成包括該可程式化電荷儲存材料及該半導電通道材料之一第二壁，該第二壁開口及該第二壁相對於該第一壁開口及該第一壁成角度。
  12. 如請求項1之方法，其中該壁開口係一第一壁開口且該壁係一第一壁；且 該方法進一步包括： 形成至少一個額外壁開口，該可程式化電荷儲存材料及該半導電通道材料形成至該至少一個額外壁開口中以形成包括該可程式化電荷儲存材料及該半導電通道材料之至少一個額外壁，該至少一個額外壁與該第一壁一起環繞並形成包括該等高度延伸導電導通體之一島。
  13. 一種記憶體單元之高度延伸串陣列，該等記憶體單元個別地包括一可程式化電荷儲存電晶體，該陣列包括： 一基板，其包括含有記憶體單元之一第一區域及橫向於該第一區域的不含有記憶體單元之一第二區域，該第一區域包括絕緣性材料與控制閘極材料之垂直交替疊層，該第二區域包括橫向於該第一區域之不同組合物絕緣材料之垂直交替疊層； 一通道柱，其包括半導電通道材料，在高度上延伸穿過該第一區域內之該等垂直交替疊層中之多者； 隧道絕緣體、可程式化電荷儲存材料及控制閘極阻擋絕緣體，其介於該通道柱與該第一區域內之該控制閘極材料之該等疊層中之個別者之該控制閘極材料之間； 導電導通體，其在高度上延伸穿過該第二區域中之該等垂直交替疊層；及 一高度延伸壁，其橫向位於該第一區域與該第二區域之間，該壁包括該可程式化電荷儲存材料及該半導電通道材料。
  14. 如請求項13之陣列，其中該壁與該等通道柱之一列橫向地間隔開且在該列中之該等通道柱中之多者旁邊沿著該列延伸。
  15. 如請求項14之陣列，其中該壁沿著該列中之至少四個通道柱延伸。
  16. 如請求項14之陣列，其中該壁與該列平行。
  17. 如請求項14之陣列，其中該壁為水平直線的。
  18. 如請求項13之陣列，其中該控制閘極材料之個別疊層在該壁之一第一區域側上直接抵靠該壁。
  19. 如請求項18之陣列，其中該控制閘極材料並不直接抵靠該壁之該可程式化電荷儲存材料或該半導電通道材料中之任一者。
  20. 如請求項13之陣列，其中該壁包括該隧道絕緣體及該控制閘極阻擋絕緣體。
  21. 如請求項20之陣列，其中該控制閘極材料之個別疊層在該壁之一第一區域側上直接抵靠該壁之該控制閘極阻擋絕緣體。
  22. 如請求項13之陣列，其中該壁包括該可程式化電荷儲存材料及該半導電通道材料之橫向外襯層以及包括介電材料之一中央芯。
  23. 如請求項22之陣列，其中該壁包括該控制閘極阻擋絕緣體之橫向最外襯層。
  24. 如請求項13之陣列，其中， 該壁係一第一壁；且 該陣列進一步包括： 一第二高度延伸壁，其包括該可程式化電荷儲存材料及該半導電通道材料，該第二壁相對於該第一壁成角度。
  25. 如請求項24之陣列，其中該第二壁與該第一壁接合且包括該第一壁之一成角度延伸部。
  26. 一種記憶體單元之高度延伸串陣列，該等記憶體單元個別地包括一可程式化電荷儲存電晶體，該陣列包括： 一基板，其包括含有記憶體單元之一第一區域及橫向於該第一區域的不含有記憶體單元之一第二區域，該第一區域包括絕緣性材料與控制閘極材料之垂直交替疊層，該第二區域包括橫向於該第一區域之不同組合物絕緣材料之垂直交替疊層； 一通道柱，其包括半導電通道材料，在高度上延伸穿過該第一區域內之該等垂直交替疊層中之多者； 隧道絕緣體、可程式化電荷儲存材料及控制閘極阻擋絕緣體，其介於該通道柱與該第一區域內之該控制閘極材料之該等疊層中之個別者之該控制閘極材料之間； 導電導通體，其在高度上延伸穿過該第二區域中之該等垂直交替疊層；及 一高度延伸壁，其完全環繞包括該等導電導通體之一島，該壁包括該可程式化電荷儲存材料及該半導電通道材料。
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