TW202324709A - 積體電路、包含記憶體胞元串之記憶體電路及形成積體電路之方法 - Google Patents

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Abstract

本發明揭示一種包含記憶體胞元串之記憶體電路，其包括橫向間隔之記憶體區塊，該等記憶體區塊個別地包括一垂直堆疊，該垂直堆疊包括交錯配置之絕緣階層及導電階層。記憶體胞元之通道材料串延伸穿過一記憶體陣列區中之該等絕緣階層及該等導電階層。該等橫向間隔之記憶體區塊之該等絕緣階層及該等導電階層從該記憶體陣列區延伸至一階梯區(stair-step region)中。該階梯區中之個別梯級(stair)包括該等導電階層之一者及一豎板。導電通孔個別地直接抵靠在該等個別梯級之一者中之該一個導電階層中的導電材料。該等導電通孔之個別者在直接抵靠該導電材料之處從該一個個別梯級之該豎板水平地以0°至60°的一角度水平縱向伸長。本發明亦揭示包含方法之其他實施例。

Description

積體電路、包含記憶體胞元串之記憶體電路及形成積體電路之方法
本文中所揭示之實施例係關於積體電路、包含記憶體胞元串之記憶體電路及形成積體電路之方法。
記憶體係一種類型之積體電路且在電腦系統中用於儲存資料。記憶體可製造成個別記憶體胞元之一或多個陣列。可使用數位線(其等亦可稱為位元線、資料線或感測線)及存取線(其等亦可稱為字線)寫入或讀取記憶體胞元。感測線可使沿著陣列之行之記憶體胞元導電地互連，且存取線可使沿著陣列之列之記憶體胞元導電地互連。各記憶體胞元可透過一感測線及一存取線之組合唯一地定址。
記憶體胞元可為揮發性的、半揮發性的或非揮發性的。非揮發性記憶體胞元可在不存在電力的情況下長時間儲存資料。非揮發性記憶體習知地被指定為具有至少約10年之一保持時間的記憶體。揮發性記憶體消散且因此經再新/重寫以維持資料儲存。揮發性記憶體可具有數毫秒或更短之一保持時間。無論如何，記憶體胞元經組態以在至少兩種不同可選擇狀態下保持或儲存記憶體。在二進位系統中，狀態被視為一「0」抑或一「1」。在其他系統中，至少一些個別記憶體胞元可經組態以儲存資訊之兩個以上位準或狀態。
一場效電晶體係可用於一記憶體胞元中之一種類型的電子組件。此等電晶體包括一對導電源極/汲極區，該對導電源極/汲極區在其等之間具有一半導電通道區。一導電閘極鄰近通道區且由一薄閘極絕緣體與通道區分開。將一合適電壓施加至閘極容許電流透過通道區自源極/汲極區之一者流動至另一者。當自閘極移除電壓時，在很大程度上防止電流流過通道區。場效電晶體亦可包含額外結構，例如，作為閘極絕緣體與導電閘極之間的閘極構造之部分的一能夠可逆地程式化之電荷儲存區。
快閃記憶體係一種類型之記憶體且在現代電腦及裝置中具有許多用途。例如，現代個人電腦可具有儲存於一快閃記憶體晶片上之BIOS。作為另一實例，電腦及其他裝置變得愈來愈普遍利用固態硬碟中之快閃記憶體來取代習知硬碟。作為又一實例，快閃記憶體在無線電子裝置中流行，此係因為其使製造商能夠在新通信協定變得標準化時支援該等新通信協定，及提供遠端地升級裝置以增強特徵之能力。
NAND可為整合式快閃記憶體之一基本架構。一NAND胞元單元包括串聯耦合至記憶體胞元之一串列組合(其中該串列組合通常被稱為一NAND串)之至少一個選擇裝置。NAND架構可組態為包括垂直堆疊之記憶體胞元之三維配置，該等垂直堆疊之記憶體胞元個別地包括一能夠可逆地程式化之垂直電晶體。控制或其他電路可形成於垂直堆疊之記憶體胞元下方。其他揮發性或非揮發性記憶體陣列架構亦可包括個別地包括一電晶體之垂直堆疊之記憶體胞元。
記憶體陣列可配置於記憶體頁面、記憶體區塊及部分區塊(例如，子區塊)及記憶體平面中，例如，如美國專利申請公開案第2015/0228651號、第2016/0267984號及第2017/0140833號之任何者中所展示及描述。記憶體區塊可至少部分界定垂直堆疊之記憶體胞元之個別字線階層中之個別字線的縱向輪廓。至此等字線之連接可發生在垂直堆疊之記憶體胞元之一陣列之一末端或邊緣處的一所謂的「階梯結構」中。階梯結構包含個別「梯級」(替代地稱為「台階」或「階梯」)，其等界定個別字線之接觸區，豎向延伸導電通孔接觸在該等接觸區上以提供對字線之電接取。
圖1至圖10展示具有兩個記憶體陣列區12之一構造10，其包括電晶體及/或記憶體胞元56之豎向延伸串49 (例如，其包括NAND)。一階梯區13在記憶體陣列區12之間。構造10可包括僅一單一記憶體陣列區12或可包括兩個以上記憶體陣列區12 (未展示任一者)。為揭示清楚起見，圖7至圖10具有與圖1至圖6相比不同且變化之比例，而更多地與階梯區13中而非記憶體陣列區12中之組件相關。構造10包括一基底基板11，基底基板11具有導電/導體/傳導、半導電/半導體/半傳導或絕緣/絕緣體/隔絕(即，在本文中，電絕緣)材料之任一或多者。各種材料已豎向形成於基底基板11上方。材料可在圖1至圖10所描繪之材料旁邊、豎向內側或豎向外側。例如，積體電路之其他部分或完全製造之組件可設置於基底基板11上方、周圍或其內之某處。亦可製造用於操作記憶體胞元之豎向延伸串之一陣列(例如，個別陣列區12)內之組件的控制及/或其他周邊電路，且其等可或可能未完全或部分在一陣列或子陣列內。此外，多個子陣列亦可獨立地、協力地或以其他方式相對於彼此製造及操作。在本文件中，一「子陣列」亦可被視為一陣列。
包括導體材料17之一導體階層16在基板11上方。導體階層16可包括用於控制對將形成於陣列12內之電晶體及/或記憶體胞元之讀取及寫入存取的控制電路之部分(例如，陣列下周邊電路及/或一共同源極線或板)。包括垂直交錯配置之絕緣階層20及導電階層22之一垂直堆疊18在導體階層16上方。在一些實施例中，導電階層22可被稱為第一階層22且絕緣階層20被稱為第二階層20。絕緣階層20及導電階層22從記憶體陣列區12延伸至階梯區13中。階層20及22之各者之例示性厚度為22奈米至60奈米。相較於一或多個其他層20及/或22，例示性最上階層20可較厚/最厚。圖2至圖10中僅展示少量階層20及22 (歸因於比例且為清楚起見，相較於圖1至圖6，圖7及圖8中在階梯區13中展示更多)，其中堆疊18更有可能包括幾十個、一百個或更多個等之階層20及22。可為或可能並非周邊及/或控制電路之部分的其他電路可在導體階層16與堆疊18之間。例如，此電路之導電材料及絕緣材料之多個垂直交錯配置之階層可在導電階層22之一最下導電階層22下方及/或在導電階層22之一最上導電階層22上方。例如，一或多個選擇閘極階層(未展示)可在導體階層16與最下導電階層22之間，且一或多個選擇閘極階層可在導電階層22之一最上導電階層上方(未展示)。替代地或額外地，所描繪最上及最下導電階層22之至少一者可為一選擇閘極階層。例示性絕緣階層20包括絕緣材料24 (例如，二氧化矽及/或可具有一或多種組合物之其他材料)。
通道開口25已經形成(例如，藉由蝕刻)穿過絕緣階層20及導電階層22而至導體階層16。通道開口25可徑向向內漸縮(未展示)而更深入至堆疊18中。在一些實施例中，通道開口25可如所展示般進入導體階層16之導體材料17中或可停止於其頂上(未展示)。替代地，作為一實例，通道開口25可停止於最下絕緣階層20頂上或其內。使通道開口25至少延伸至導體階層16之導體材料17的一原因係為確保通道材料直接電耦合至導體階層16，而無需在期望此一連接時使用替代處理及結構來進行此。蝕刻停止材料(未展示)可在導體階層16之導體材料17內或其頂上，以在需要時促進停止相對於導體階層16蝕刻通道開口25。此蝕刻停止材料可為犧牲性的或非犧牲性的。藉由實例且僅為簡潔起見，通道開口25被展示為配置成每列四個及五個開口25之交錯列之群組或行，且排列在橫向間隔之記憶體區塊58中。在本文件中，「區塊」一般包含「子區塊」。記憶體區塊58可被視為例如沿著一第一方向55縱向伸長及定向。可使用任何替代性現有或未來發展之配置及構造。
兩個記憶體陣列區12可相對於彼此具有相同或不同構造。無論如何，記憶體胞元(例如，56)之通道材料串(例如，53)延伸穿過兩個記憶體陣列區12之各者中之記憶體區塊(例如，58)中的絕緣階層(例如，20)及導電階層(例如，22)。
例示性記憶體區塊58被展示為至少部分已由形成(例如，藉由各向異性蝕刻)至堆疊18中之水平伸長溝槽40界定。溝槽40通常將比下通道開口25寬(例如，寬3至10倍)。溝槽40可具有直接抵靠導體階層16之導體材料17 (例如，在其頂上或其內)之各自底部(如所展示)，或可具有在導體階層16之導體材料17上方之各自底部(未展示)。壁57個別地在緊鄰之記憶體區塊58之間的溝槽40中。壁57可提供橫向緊鄰之記憶體區塊之間的橫向電隔離(絕緣)。壁57可包含絕緣、半導電及傳導材料之一或多者，且無論如何，可促進免使一成品電路構造中之導電階層22彼此短路。例示性絕緣材料係SiO 2、Si 3N 4、Al 2O 3及未摻雜多晶矽之一或多者。壁57可包含貫穿陣列通孔(TAV，且未展示)。
電晶體通道材料可沿著絕緣階層及導電階層在豎向上形成於個別通道開口中，因此包括個別通道材料串，該等個別通道材料串與導體階層中之導電材料直接電耦合。所形成之例示性記憶體陣列之個別記憶體胞元可包括一閘極區(例如，一控制閘極區)及橫向介於閘極區與通道材料之間的一記憶體結構。在一項此類實施例中，記憶體結構經形成以包括一電荷阻擋區、儲存材料(例如，電荷儲存材料)及一絕緣電荷通路材料。個別記憶體胞元之儲存材料(例如，浮動閘極材料(諸如摻雜或未摻雜矽)或電荷截留材料(諸如氮化矽、金屬點等))在豎向上沿著電荷阻擋區之個別者。絕緣電荷通路材料(例如，具有夾置於兩個絕緣體氧化物[例如，二氧化矽]之間的含氮材料[例如，氮化矽]之一帶隙工程設計結構)橫向介於通道材料與儲存材料之間。
圖4至圖6展示其中電荷阻擋材料30、儲存材料32及電荷通路材料34已沿著絕緣階層20及導電階層22在豎向上形成於個別通道開口25中的一項實施例。可藉由例如以下者形成電晶體材料30、32及34 (例如，記憶體胞元材料)：將其等之各自薄層沈積於堆疊18上方及個別通道開口25內，其後接著將此等至少平坦化回至堆疊18之一頂表面，如所展示。
通道材料36亦已沿著絕緣階層20及導電階層22在豎向上形成於通道開口25中，且在一項實施例中包括個別之可操作通道材料串53，通道材料串53具有沿著其之記憶體胞元材料(例如，30、32及34)，且其中絕緣階層20中之材料24水平地介於緊鄰之通道材料串53之間。歸因於比例，材料30、32、34及36在一些圖中被共同展示為材料37且僅指定為材料37。例示性通道材料36包含適當摻雜之結晶半導體材料，諸如一或多種矽、鍺及所謂的III/V族半導體材料(例如，GaAs、InP、GaP及GaN)。材料30、32、34及36之各者之例示性厚度係25埃至100埃。可如所展示般進行穿孔蝕刻，以從通道開口25之基底移除材料30、32及34以曝露導體階層16，使得通道材料36直接抵靠導體階層16之導體材料17。此穿孔蝕刻可相對於材料30、32及34之各者單獨發生(如所展示)，或可在沈積材料34之後相對於全部共同發生(未展示)。替代地且僅藉由實例，可能未進行穿孔蝕刻，且通道材料36可由一單獨導電互連件直接電耦合至導體階層16之導體材料17 (未展示)。通道開口25被展示為包括一徑向中心固體介電材料38 (例如，旋塗介電質、二氧化矽及/或氮化矽)。替代地且僅藉由實例，通道開口25內之徑向中心部分可包含空隙空間(未展示)及/或不含固體材料(未展示)。
例示性導電階層22包括傳導材料48，傳導材料48係可沿著第一方向55跨階梯區13延伸至兩個記憶體陣列區12之各者中之個別記憶體區塊58中且在其內的個別導電線29 (例如，字線)之部分。導電線29包括個別電晶體及/或記憶體胞元56之豎向延伸串49之部分。可在形成傳導材料48之前形成一薄絕緣襯墊(例如，Al 2O 3且未展示)。一些電晶體及/或一些記憶體胞元56之大致位置用一括弧或用虛線輪廓指示，其中在所描繪實例中，電晶體及/或記憶體胞元56基本上為環狀的或環形的。替代地，電晶體及/或記憶體胞元56可能並未相對於個別通道開口25完全環繞，使得各通道開口25可具有兩個或更多個豎向延伸串49 (例如，圍繞個別導電階層中之個別通道開口之多個電晶體及/或記憶體胞元，個別導電階層中之每通道開口可能具有多個字線，且未展示)。傳導材料48可被視為具有對應於個別電晶體及/或記憶體胞元56之控制閘極區52之末端50。在所描繪實施例中，控制閘極區52包括個別導電線29之個別部分。材料30、32及34可被視為橫向介於控制閘極區52與通道材料36之間的一記憶體結構65。
一電荷阻擋區(例如，電荷阻擋材料30)在儲存材料32與個別控制閘極區52之間。一電荷阻擋可在一記憶體胞元中具有以下功能：在一程式化模式中，電荷阻擋可防止電荷載子從儲存材料(例如，浮動閘極材料、電荷截留材料等)朝向控制閘極傳遞出，且在一擦除模式中，電荷阻擋可防止電荷載子從控制閘極流動至儲存材料中。因此，一電荷阻擋可用於阻擋個別記憶體胞元之控制閘極區與儲存材料之間的電荷遷移。如所展示之一例示性電荷阻擋區包括絕緣體材料30。藉由進一步實例，一電荷阻擋區可包括儲存材料(例如，材料32)之一橫向(例如，徑向)外部部分，其中此儲存材料係絕緣的(例如，在一絕緣儲存材料32與傳導材料48之間不存在任何不同組合物之材料的情況下)。無論如何，作為一額外實例，在不存在任何單獨組合物之絕緣體材料30之情況下，一控制閘極之一儲存材料與導電材料之一介面可足以用作一電荷阻擋區。此外，傳導材料48與材料30 (當存在時)之一介面與絕緣體材料30組合可一起用作一電荷阻擋區，且替代地或額外地可用作一絕緣儲存材料(例如，氮化矽材料32)之一橫向外部區。一例示性材料30係氧化矽鉿及二氧化矽之一或多者。
例示性階梯區13包括橫向介於緊鄰壁57之間且具有梯級70之階梯結構66。例示性梯級70配置於兩個相對梯段67、69中，且個別地包括一踏面71、一豎板72、絕緣階層20之一者(即，至少一者)及導電階層22之一者(即，至少一者)。個別梯級70被展示為具有作為絕緣階層20之一者的一頂部區及作為導電階層22之一者的一底部區，但此可反轉(未展示)。梯段67及69可具有相同或不同數目之梯級(展示不同數目)。可使用梯級之僅一單一梯段(未展示)，且若使用多個梯段，則此等梯段之一者可為虛設的(即，一電路不操作結構；例如，如所展示之梯段69)。一峰頂81在緊鄰之階梯結構66之間。垂直堆疊18包括在位於梯級70正上方之階梯區13中的絕緣體材料82 (例如，直接抵靠梯級70之氮化矽襯墊與在其上方之二氧化矽的一組合)。
導電通孔80*延伸穿過絕緣材料82 (一*被用作後綴以包含所有此等相同數字指定之組件，此等組件可或可能不具有其他後綴)，且個別地直接抵靠(例如，一導電線29之)導電材料48，導電材料48在個別梯級70之一者中之一個導電階層22中。例示性導電通孔80*包括導電材料95 (例如，金屬材料)。個別導電通孔80*在直接抵靠導電材料48 (例如，在導電材料48之頂表面處)之處從該/其之一個個別梯級78之豎板72水平地以0°至60°之一角度85* (圖10)水平縱向伸長。例示性導電通孔80*被展示為接觸導電材料48之頂表面，且可替代地或額外地向下進入導電材料48中(未展示)。在一項實施例中且如所展示，角度85*大於0°，在一項此實施例中不超過45°，在一項此實施例中不超過30°，在一項此實施例中不超過25°，在一項此實施例中不超過15°，且在一項此實施例中不超過10°。在一項實施例中，角度係0°，且藉此個別導電通孔在直接抵靠導電材料48之處平行於該/其之一個個別梯級70之豎板伸長。
本文中關於其他實施例展示及/或描述之任何其他屬性或態樣可用於參考上述實施例展示及描述之實施例中，且本文中之實施例之任何者可組合其等之屬性。
圖9及圖10展示一實施例，其中角度85係45°。圖11、圖12、圖13、圖14及圖15分別展示具有導電通孔80*之替代實施例構造10a、10b、10c、10d及10e，其中角度85xa、85ya、85xb、85yb、85xc、85yc、85xd及85yd係30°、25°、15°及10°。已在適當之處使用來自上述實施例之相同元件符號，其中用後綴「a」、「b」、「c」、「d」或「e」或用不同元件符號來指示一些構造差異。在圖15中，例示性軸線73 (下文提及)係平行台階豎板72，其角度係0°，且因此未展示角度。可使用如本文中關於其他實施例展示及/或描述之任何其他屬性或態樣。
在一項實施例中，個別導電通孔80*在直接抵靠導電材料48之處沿著一最大長度長軸73 (即，沿著水平橫截面中之最長水平長度之水平軸線)水平縱向伸長。個別導電通孔80*在直接抵靠導電材料48之處具有與最大長度長軸73正交之一最大長度短軸74 (即，沿著與軸線73正交之最長水平寬度的水平軸線)。最大長度長軸73之長度L1至少為最大長度短軸74之長度L2的105% (展示150%)，在一項此實施例中，不超過最大長度短軸之長度的175%，且在一項此實施例中，長度L1係長度L2的110%至120%。在一項實施例中，最大長度短軸L2對分最大長度長軸L1。在一項實施例中，最大長度長軸L1對分最大長度短軸L2。
圖16展示一例示性替代實施例構造10f，其中最大長度長軸73之長度L1係最大長度短軸74之長度L2的115%。已在適當之處使用來自上述實施例之相同元件符號，其中用後綴「f」或用不同元件符號指示一些構造差異。可使用如本文中關於其他實施例展示及/或描述之任何其他屬性或態樣。
在一項實施例中，角度85*從該/其之一個個別梯級70之豎板72水平順時針方向大於0° (例如，導電通孔80x之角度85x*)。在一項實施例中，角度85*從該/其之一個個別梯級70之豎板72水平逆時針方向大於0° (例如，導電通孔80y之角度85y*)。在一項實施例中，對於一些個別導電通孔，角度從該/其之一個個別梯級70之豎板72水平順時針方向大於0° (例如，導電通孔80x及角度85x*)，且對於另一些個別導電通孔，角度從該/其之一個個別梯級70之豎板72水平逆時針方向大於0° (例如，導電通孔80y及角度85y*)。
上述實例實施例之圖將每一各自實施例中之角度85*展示為對於所有導電通孔80*係相同的，但不要求此。例如，導電通孔80*可共同具有多個不同隨機角度(未展示)，及/或順時針及逆時針角度(當存在時)可相對於彼此不相等(未展示)。此外，一些導電通孔可具有一些角度85*，角度85*從一個個別梯級之豎板水平地以大於60°的一角度水平縱向伸長，只要構造具有從一個個別梯級之豎板水平地以0°至60°的一角度水平縱向伸長之至少一些導電通孔即可。
在一項實施例中，記憶體電路包括個別地延伸穿過個別梯級70之個別者的TAV 90。在一項此實施例中且如所展示，多個TAV 90延伸穿過個別豎板72及緊鄰梯級70之踏面71。例示性TAV 90具有徑向圍繞其之一例示性絕緣襯層92 (例如，二氧化矽及/或氮化矽) (歸因於比例，在圖8中展示為一實心暗線)。導電通孔80*可在堆疊18上方水平地佈線(未展示)，且與延伸穿過堆疊18而至其下方之電路之個別TAV 90連接(未展示)。此水平佈線可為延伸穿過壁57及/或相鄰階梯區13 (未展示任一者)的貫穿TAV。例示性TAV 90被展示為延伸穿過導體階層16。替代地，此可停止在導體階層16頂上或其內。無論如何，導體階層16可在圖7及圖8之橫截面(未展示)中垂直分段，而非如所展示般水平連續。
一些導電通孔80*及/或TAV 90可為虛設的。
本發明之實施例涵蓋積體電路，而不管是否包括記憶體電路，且在包括記憶體電路之情況下，不管是否包括記憶體胞元串。根據本發明之一些實施例之積體電路包括個別地包括電子組件(例如，56)之階層(例如，22)之一三維(3D)陣列區(例如，12)。3D陣列區包括一垂直堆疊(例如，18)，該垂直堆疊包括交錯配置之絕緣階層(例如，20)及導電階層(例如，22)。絕緣階層及導電階層從3D陣列區延伸至一階梯區(例如，13)中。階梯區中之個別梯級(例如，70)包括導電階層之一者(即，至少一者)及一豎板(例如，72)。積體電路包括導電通孔(例如，80*)，該等導電通孔個別地直接抵靠在個別梯級之一者中之一個導電階層中的導電材料(例如，48)。導電通孔之個別者在直接抵靠導電材料之處從該一個個別梯級之豎板水平地以0°至60°的一角度(例如，85*)水平縱向伸長。可使用如本文中關於其他實施例展示及/或描述之任何其他屬性或態樣。
本發明之實施例涵蓋形成積體電路之方法。本發明之實施例涵蓋與製造方法無關之積體電路。然而，此等積體電路可具有如本文中在方法實施例中描述之屬性的任何者。同樣地，所描述方法實施例可併有、形成及/或具有關於結構實施例描述之屬性的任何者。
接著參考圖7、圖9、圖10及圖17至圖20描述形成積體電路之一例示性方法實施例。首先參考圖17及圖18，此等分別展示圖7及圖9所展示之構造之一例示性前導構造。已形成一垂直堆疊(例如18)，且其包括交錯配置之絕緣階層(例如，20)及導電階層(例如，22)，其等將個別地包括在一成品電路構造中之一三維(3D)陣列區(例如，12)中之電子組件(例如，56)的階層。絕緣階層及導電階層從3D陣列區延伸至一階梯區(例如，13)中。階梯區中之個別梯級(例如，70)包括導電階層之一者及一豎板(例如，72)。垂直堆疊包括在梯級正上方之階梯區中的絕緣體材料(例如，82)。一遮罩(例如，91；例如，其包括光阻劑及/或硬遮罩材料)已形成於垂直堆疊正上方。遮罩包括穿過其之遮罩開口(例如，93)，該等開口個別地水平伸長且在絕緣體材料及個別梯級之一者正上方。遮罩開口具有一第一水平周邊形狀。在一個實例中且如所展示，第一水平周邊形狀係矩形。
參考圖19及圖20，絕緣體材料已經蝕刻穿過遮罩開口以形成接觸開口(例如，94)，該等接觸開口個別地延伸穿過絕緣體材料而至在一個個別梯級中之一個導電階層中的導電材料(例如，48)。接觸開口之個別者在豎向上在導電材料之處水平伸長，且具有不同於第一水平周邊形狀之一第二水平周邊形狀，例如且在一項實施例中且如所展示，該形狀並非矩形。
導電材料(例如，95)經形成於接觸開口中以包括導電通孔(例如，80*)，該等導電通孔個別地直接抵靠在一個個別梯級中之導電材料(例如，圖7、圖9及圖10)。個別接觸開口在豎向上在導電材料之處及導電通孔之個別者在直接抵靠導電材料之處從一個個別梯級之豎板水平地以0°至60°的一角度水平縱向伸長。
各自遮罩開口之角度及該/其之各自接觸開口/導電通孔之角度可能並非彼此相同，例如，歸因於其之一製造產物之一角偏移。無論如何，用於TAV之接觸開口(若形成，且未在圖19及20中展示)及用於導電通孔之接觸開口可相對於彼此以任何順序或同時形成。
可使用如本文中關於其他實施例展示及/或描述之任何其他屬性或態樣。
上述處理或構造可被視為相對於形成為上述此等組件之一單一堆疊或單一層疊或形成於其內或作為一底層基底基板之部分的一組件陣列(儘管單一堆疊/層疊可具有多個階層)。用於操作或存取一陣列內之此等組件的控制及/或其他周邊電路亦可作為成品構造之部分形成於任何位置，且在一些實施例中可在陣列下方(例如，陣列下CMOS)。無論如何，可在圖中所展示或上文所描述之堆疊/層疊上方及/或下方提供或製造一或多個額外此(等)堆疊/層疊。此外，組件之陣列可在不同堆疊/層疊中相對於彼此相同或不同，且不同堆疊/層疊可具有相同厚度或彼此不同之厚度。中介結構可設置於垂直緊鄰之堆疊/層疊(例如，額外電路及/或介電層)之間。再者，不同堆疊/層疊可相對於彼此電耦合。多個堆疊/層疊可單獨地且循序地(例如，彼此疊置)製造，或兩個或更多個堆疊/層疊可基本上同時製造。
上文論述之總成及結構可用於積體電路(circuit/circuitry)中且可併入至電子系統中。此等電子系統可用於例如記憶體模組、裝置驅動器、電源模組、通信數據機、處理器模組及特定應用模組中，且可包含多層、多晶片模組。電子系統可為廣泛範圍之系統之任何者，諸如(舉例而言)相機、無線裝置、顯示器、晶片組、機上盒、遊戲、照明、車輛、時鐘、電視機、蜂巢式電話、個人電腦、汽車、工業控制系統、飛機等。
在本文件中，除非另有指示，否則「豎向」、「較高」、「上」、「下」、「頂部」、「頂上」、「底部」、「上方」、「下方」、「之下」、「下面」、「向上」及「向下」大體上參考垂直方向。「水平」指代沿著一主基板表面之一大體方向(即，在10度以內)且可相對於在製造期間處理基板之方向，且垂直係與其大體正交之一方向。對「完全水平」之引用係沿著主基板表面之方向(即，與其未成角度)且可相對於在製造期間處理基板之方向。此外，如本文中所使用之「垂直」及「水平」係相對於彼此大體垂直之方向且與基板在三維空間中之定向無關。另外，「豎向延伸」及「在豎向上延伸」指代從完全水平傾斜達至少45°之一方向。此外，關於一場效電晶體之「在豎向上延伸」、「豎向延伸」、「水平地延伸」、「水平延伸」及類似者係參考電晶體之通道長度之定向，在操作中，電流沿著該定向在源極/汲極區之間流動。對於雙極接面電晶體，「在豎向上延伸」、「豎向延伸」、「水平地延伸」、「水平延伸」及類似者係參考基底長度之定向，在操作中，電流沿著該定向在射極與集極之間流動。在一些實施例中，在豎向上延伸之任何組件、特徵及/或區垂直地或在垂直之10°以內延伸。
此外，「在…正上方」、「在…正下方」及「在…正下面」要求兩個所述區/材料/組件相對於彼此之至少一些橫向重疊(即，水平)。再者，使用前面無「正」之「在…上方」僅要求所述區/材料/組件在另一所述區/材料/組件上方之某一部分在該另一所述區/材料/組件之豎向外側(即，與兩個所述區/材料/組件是否存在任何橫向重疊無關)。類似地，使用前面無「正」之「在…下方」及「在…下面」僅要求所述區/材料/組件在另一所述區/材料/組件下方/下面的某一部分在該另一所述區/材料/組件之豎向內側(即，與兩個所述區/材料/組件是否存在任何橫向重疊無關)。
本文中所描述之材料、區及結構之任何者可為均質的或非均質的，且無論如何可在此上覆之任何材料上方連續或不連續。在針對任何材料提供一或多種例示性組合物之情況下，該材料可包括此一或多種組合物，基本上由此一或多種組合物組成或由此一或多種組合物組成。此外，除非另有陳述，否則各材料可使用任何合適的現有或尚待發展之技術形成，例如，原子層沈積、化學氣相沈積、物理氣相沈積、磊晶生長、擴散摻雜及離子植入。
另外，「厚度」本身(之前無方向形容詞)被定義為從不同組合物之一緊鄰材料或一緊鄰區之一最接近表面垂直地穿過一給定材料或區的平均直線距離。另外，本文中所描述之各種材料或區可具有實質上恆定厚度或可變厚度。若具有可變厚度，則厚度係指平均厚度，除非另有指示，且歸因於厚度可變，此材料或區將具有某一最小厚度及某一最大厚度。如本文中所使用，「不同組合物」僅要求兩個所述材料或區可彼此直接抵靠之部分在化學上及/或物理上不同，例如，前提是此等材料或區並非均質的。若兩個所述材料或區彼此未直接抵靠，則「不同組合物」僅要求兩個所述材料或區彼此最接近之部分在化學上及/或物理上不同，前提是此等材料或區並非均質的。在本文件中，當一材料、區或結構相對於彼此存在至少一些實體觸碰接觸時，所述材料、區或結構彼此「直接抵靠」。相比之下，前面未加「直接」之「在…上方」、「在…上」、「鄰近」、「沿著」及「抵靠」涵蓋「直接抵靠」以及其中中介材料、區或結構未導致所述材料、區或結構相對於彼此之實體觸碰接觸的構造。
在本文中，若在正常操作中，電流能夠從區-材料-組件之一者連續地流動至另一者且主要因亞原子正及/或負電荷(當充分產生亞原子正及/或負電荷時)之移動而流動，則區-材料-組件彼此「電耦合」。另一電子組件可在區-材料-組件之間且電耦合至區-材料-組件。相比之下，當區-材料-組件被稱為「直接電耦合」時，直接電耦合之區-材料-組件之間無中介電子組件(例如，無二極體、電晶體、電阻器、換能器、開關、熔絲等)。
在本文件中，對「列」及「行」之任何使用係為了方便區分特徵之一個系列或定向與特徵之另一系列或定向，且組件已或可沿著其形成。「列」及「行」關於任何系列之區、組件及/或特徵同義地使用而與功能無關。無論如何，列可為筆直的及/或彎曲的及/或彼此平行及/或不平行，行同樣如此。此外，列及行可相對於彼此按90°或一或多個其他角度(即，除直角外)相交。
本文中之導電/導體/傳導材料之任何者之組合物可為金屬材料及/或導電摻雜半導電/半導體/半傳導材料。「金屬材料」係一元素金屬、兩種或更多種元素金屬之任何混合物或合金及任何一或多種導電金屬化合物的任一者或組合。
在本文中，關於蝕刻(etch/etching)、移除(removing/removal)、沈積及/或形成(forming/formation)對「選擇性」之任何使用係一個所述材料相對於另一(些)所述材料以至少2:1體積比之一速率起作用之此一動作。此外，對選擇性地沈積、選擇性地生長或選擇性地形成之任何使用係針對至少前75埃之沈積、生長或形成使一種材料相對於另一或多個所述材料以至少2:1體積比之一速率沈積、生長或形成。
除非另有指示，否則本文中使用「或」涵蓋任一者及兩者。 結論
在一些實施例中，包含記憶體胞元串之記憶體電路包括橫向間隔之記憶體區塊，該等記憶體區塊個別地包括一垂直堆疊，該垂直堆疊包括交錯配置之絕緣階層及導電階層。記憶體胞元之通道材料串延伸穿過一記憶體陣列區中之絕緣階層及導電階層。橫向間隔之記憶體區塊之絕緣階層及導電階層從記憶體陣列區延伸至一階梯區中。階梯區中之個別梯級包括導電階層之一者及一豎板。導電通孔個別地直接抵靠在個別梯級之一者中之一個導電階層中的導電材料。導電通孔之個別者在直接抵靠導電材料之處從一個個別梯級之豎板水平地以0°至60°的一角度水平縱向伸長。
在一些實施例中，包含記憶體胞元串之記憶體電路包括橫向間隔之記憶體區塊，該等記憶體區塊個別地包括一垂直堆疊，該垂直堆疊包括交錯配置之絕緣階層及導電階層。記憶體胞元之通道材料串延伸穿過一記憶體陣列區中之絕緣階層及導電階層。橫向間隔之記憶體區塊之絕緣階層及導電階層從記憶體陣列區延伸至一階梯區中。階梯區中之個別梯級包括導電階層之一者、一踏面及一豎板。多個貫穿陣列通孔延伸穿過豎板之個別者及穿過梯級之緊鄰梯級之踏面。導電通孔個別地直接抵靠在個別梯級之一者中之一個導電階層中的導電材料。導電通孔之個別者在直接抵靠導電材料之處從一個個別梯級之豎板水平地以0°至60°的一角度水平縱向伸長。
在一些實施例中，積體電路包括一三維(3D)陣列區，該3D陣列區個別地包括電子組件之階層。包括一垂直堆疊之3D陣列區包括交錯配置之絕緣階層及導電階層。絕緣階層及導電階層從3D陣列區延伸至一階梯區中。階梯區中之個別梯級包括導電階層之一者及一豎板。導電通孔個別地直接抵靠在個別梯級之一者中之一個導電階層中的導電材料。導電通孔之個別者在直接抵靠導電材料之處從一個個別梯級之豎板水平地以0°至60°的一角度水平縱向伸長。
在一些實施例中，一種形成積體電路之方法包括形成一垂直堆疊，該垂直堆疊包括交錯配置之絕緣階層及導電階層，其等將個別地包括在一成品電路構造中之一三維(3D)陣列區中之電子組件之階層。絕緣階層及導電階層從3D陣列區延伸至一階梯區中。階梯區中之個別梯級包括導電階層之一者及一豎板。垂直堆疊包括在梯級正上方之階梯區中的絕緣體材料。在垂直堆疊正上方形成一遮罩。遮罩包括穿過其之遮罩開口，該等遮罩開口個別地水平伸長且在絕緣體材料及個別梯級之一者正上方。遮罩開口具有一第一水平周邊形狀。穿過遮罩開口蝕刻絕緣體材料以形成接觸開口，該等接觸開口個別地延伸穿過絕緣體材料而至在一個個別梯級中之一個導電階層中的導電材料。接觸開口之個別者在豎向上在導電材料之處水平伸長，且具有不同於第一水平周邊形狀之一第二水平周邊形狀。在接觸開口中形成導電材料以包括導電通孔，該等導電通孔個別地直接抵靠在一個個別梯級中之導電材料。個別接觸開口在豎向上在導電材料之處及導電通孔之個別者在直接抵靠導電材料之處從一個個別梯級之豎板水平地以0°至60°的一角度水平縱向伸長。
按照法規，本文中所揭示之標的物已用或多或少特定於結構及方法特徵之語言進行描述。然而，應理解，發明申請專利範圍不限於所展示及描述之特定特徵，此係因為本文中所揭示之構件包括實例實施例。因此，發明申請專利範圍應被給予如字面措詞之全範疇，且應根據均等論加以適當解釋。
10:構造 10a:構造 10b:構造 10c:構造 10d:構造 10e:構造 10f:構造 11:基底基板 12:記憶體陣列區/陣列 13:階梯區 16:導體階層 17:導體材料 18:垂直堆疊 20:絕緣階層/第二階層 22:導電階層/第一階層 24:絕緣材料 25:通道開口 29:導電線 30:電荷阻擋材料/電晶體材料/絕緣體材料 32:儲存材料/電晶體材料/氮化矽材料 34:電荷通路材料/電晶體材料 36:通道材料 37:材料 38:徑向中心固體介電材料 40:溝槽 48:傳導材料/導電材料 49:豎向延伸串 50:末端 52:控制閘極區 53:通道材料串 55:第一方向 56:記憶體胞元 57:壁 58:記憶體區塊 65:記憶體結構 66:階梯結構 67:梯段 69:梯段 70:梯級 71:踏面 72:豎板 73:軸線/最大長度長軸 74:最大長度短軸 80x:導電通孔 80y:導電通孔 81:峰頂 82:絕緣體材料/絕緣材料 85x:角度 85xa:角度 85xb:角度 85xc:角度 85xd:角度 85y:角度 85ya:角度 85yb:角度 85yc:角度 85yd:角度 90:貫穿陣列通孔(TAV) 91:遮罩 92:絕緣襯層 93:遮罩開口 94:接觸開口 95:導電材料 L1:長度/最大長度長軸 L2:長度/最大長度短軸
圖1係根據本發明之一實施例之包含記憶體胞元串之記憶體電路的一部分之一圖解視圖。
圖2至圖16係圖1之構造或其之部分及/或其替代實施例之示意性剖面圖、展開圖、放大圖及/或部分視圖。
圖17至圖20展示本發明之例示性方法實施例。
10:構造
11:基底基板
13:階梯區
16:導體階層
17:導體材料
18:垂直堆疊
20:絕緣階層/第二階層
22:導電階層/第一階層
24:絕緣材料
29:導電線
48:傳導材料/導電材料
55:第一方向
66:階梯結構
67:梯段
69:梯段
70:梯級
71:踏面
72:豎板
81:峰頂
82:絕緣體材料/絕緣材料
91:遮罩
93:遮罩開口
94:接觸開口

Claims (44)

  1. 一種包含記憶體胞元串之記憶體電路，其包括： 橫向間隔之記憶體區塊，其等個別地包括一垂直堆疊，該垂直堆疊包括交錯配置之絕緣階層及導電階層，記憶體胞元之通道材料串延伸穿過一記憶體陣列區中之該等絕緣階層及該等導電階層； 該等橫向間隔之記憶體區塊之該等絕緣階層及該等導電階層，其等從該記憶體陣列區延伸至一階梯區中，該階梯區中之個別梯級包括該等導電階層之一者及一豎板；及 導電通孔，其等個別地直接抵靠在該等個別梯級之一者中之該一個導電階層中的導電材料，該等導電通孔之個別者在直接抵靠該導電材料之處從該一個個別梯級之該豎板水平地以0°至60°的一角度水平縱向伸長。
  2. 如請求項1之記憶體電路，其中該角度從該一個個別梯級之該豎板水平地大於0°。
  3. 如請求項2之記憶體電路，其中該角度從該一個個別梯級之該豎板水平地不超過45°。
  4. 如請求項3之記憶體電路，其中該角度從該一個個別梯級之該豎板水平地不超過30°。
  5. 如請求項4之記憶體電路，其中該角度從該一個個別梯級之該豎板水平地不超過25°。
  6. 如請求項5之記憶體電路，其中該角度從該一個個別梯級之該豎板水平地不超過15°。
  7. 如請求項6之記憶體電路，其中該角度從該一個個別梯級之該豎板水平地不超過10°。
  8. 如請求項1之記憶體電路，其中該角度係0°，藉此該等個別導電通孔平行於該一個個別梯級之該豎板。
  9. 如請求項1之記憶體電路，其中該等個別導電通孔在直接抵靠該導電材料之處沿著一最大長度長軸水平縱向伸長，該等個別導電通孔在直接抵靠該導電材料之處具有與該最大長度長軸正交之一最大長度短軸，該最大長度長軸之長度至少為該最大長度短軸之長度的105%。
  10. 如請求項9之記憶體電路，其中該最大長度長軸之該長度不超過該最大長度短軸之該長度的175%。
  11. 如請求項9之記憶體電路，其中該最大長度長軸之該長度係該最大長度短軸之該長度的110%至120%。
  12. 如請求項9之記憶體電路，其中該最大長度短軸對分該最大長度長軸。
  13. 如請求項9之記憶體電路，其中該最大長度長軸對分該最大長度短軸。
  14. 如請求項1之記憶體電路，其中該角度從該一個個別梯級之該豎板水平順時針方向大於0°。
  15. 如請求項14之記憶體電路，其中該角度從該一個個別梯級之該豎板水平順時針方向不超過45°。
  16. 如請求項15之記憶體電路，其中該角度從該一個個別梯級之該豎板水平順時針方向不超過15°。
  17. 如請求項1之記憶體電路，其中該角度從該一個個別梯級之該豎板水平逆時針方向大於0°。
  18. 如請求項17之記憶體電路，其中該角度從該一個個別梯級之該豎板水平逆時針方向不超過45°。
  19. 如請求項18之記憶體電路，其中該角度從該一個個別梯級之該豎板水平逆時針方向不超過15°。
  20. 如請求項1之記憶體電路，其中對於一些該等個別導電通孔，該角度從該一個個別梯級之該豎板水平順時針方向大於0°，且對於另一些該等個別導電通孔，該角度從該一個個別梯級之該豎板水平逆時針方向大於0°。
  21. 如請求項20之記憶體電路，其中該一些該等個別導電通孔之該角度及該另一些該等個別導電通孔之該角度從該一個個別梯級之該豎板水平地不超過45°。
  22. 如請求項21之記憶體電路，其中該一些該等個別導電通孔之該角度及該另一些該等個別導電通孔之該角度從該一個個別梯級之該豎板水平地不超過15°。
  23. 如請求項1之記憶體電路，其包括個別地延伸穿過該等個別梯級之個別者之貫穿陣列通孔。
  24. 一種包含記憶體胞元串之記憶體電路，其包括： 橫向間隔之記憶體區塊，其等個別地包括一垂直堆疊，該垂直堆疊包括交錯配置之絕緣階層及導電階層，記憶體胞元之通道材料串延伸穿過一記憶體陣列區中之該等絕緣階層及該等導電階層； 該等橫向間隔之記憶體區塊之該等絕緣階層及該等導電階層，其等從該記憶體陣列區延伸至一階梯區中，該階梯區中之個別梯級包括該等導電階層之一者、一踏面及一豎板； 多個貫穿陣列通孔，其等延伸穿過該等豎板之個別者及穿過該等梯級之緊鄰梯級之該等踏面；及 導電通孔，其等個別地直接抵靠在該等個別梯級之一者中之該一個導電階層中的導電材料，該等導電通孔之個別者在直接抵靠該導電材料之處從該一個個別梯級之該豎板水平地以0°至60°的一角度水平縱向伸長。
  25. 如請求項24之記憶體電路，其中該角度從該一個個別梯級之該豎板水平地大於0°。
  26. 如請求項25之記憶體電路，其中該角度從該一個個別梯級之該豎板水平地不超過45°。
  27. 如請求項24之記憶體電路，其中該角度係0°，藉此該個別導電通孔平行於該一個個別梯級之該豎板。
  28. 如請求項24之記憶體電路，其中該等個別導電通孔在直接抵靠該導電材料之處沿著一最大長度長軸水平縱向伸長，該等個別導電通孔在直接抵靠該導電材料之處具有與該最大長度長軸正交之一最大長度短軸，該最大長度長軸之長度至少為該最大長度短軸之長度的105%。
  29. 如請求項28之記憶體電路，其中該最大長度長軸之該長度不超過該最大長度短軸之該長度的175%。
  30. 如請求項24之記憶體電路，其中對於一些該等個別導電通孔，該角度從該一個個別梯級之該豎板水平順時針方向大於0°，且對於另一些該等個別導電通孔，該角度從該一個個別梯級之該豎板水平逆時針方向大於0°。
  31. 如請求項30之記憶體電路，其中該一些該等個別導電通孔之該角度及該另一些該等個別導電通孔之該角度從該一個個別梯級之該豎板水平地不超過45°。
  32. 如請求項31之記憶體電路，其中該一些該等個別導電通孔之該角度及形成該另一些該等個別導電通孔之該角度從該一個個別梯級之該豎板水平地不超過15°。
  33. 一種積體電路，其包括： 一三維(3D)陣列區，其個別地包括電子組件之階層，該3D陣列區包括一垂直堆疊，該垂直堆疊包括交錯配置之絕緣階層及導電階層，該等絕緣階層及該等導電階層從該3D陣列區延伸至一階梯區中，該階梯區中之個別梯級包括該等導電階層之一者及一豎板；及 導電通孔，其等個別地直接抵靠在該等個別梯級之一者中之該一個導電階層中的導電材料，該等導電通孔之個別者在直接抵靠該導電材料之處從該一個個別梯級之該豎板水平地以0°至60°之一角度水平縱向伸長。
  34. 一種形成積體電路之方法，其包括： 形成一垂直堆疊，該垂直堆疊包括交錯配置之絕緣階層及導電階層，其等將個別地包括在一成品電路構造中之一三維(3D)陣列區中之電子組件之階層，該等絕緣階層及該等導電階層從該3D陣列區延伸至一階梯區中，該階梯區中之個別梯級包括該等導電階層之一者及一豎板，該垂直堆疊包括在該等梯級正上方之該階梯區中之絕緣體材料； 在該垂直堆疊正上方形成一遮罩，該遮罩包括穿過其之遮罩開口，該等遮罩開口個別地水平伸長且在該絕緣體材料及該等個別梯級之一者正上方，該等遮罩開口具有一第一水平周邊形狀； 穿過該等遮罩開口蝕刻該絕緣體材料以形成接觸開口，該等接觸開口個別地延伸穿過該絕緣體材料而至在該一個個別梯級中之該一個導電階層中的導電材料，該等接觸開口之個別者在豎向上在該導電材料之處水平伸長，且具有不同於該第一水平周邊形狀之一第二水平周邊形狀；及 在該等接觸開口中形成導電材料以包括導電通孔，該等導電通孔個別地直接抵靠在該一個個別梯級中之該導電材料，該等個別接觸開口在豎向上在該導電材料之處及該等導電通孔之個別者在直接抵靠該導電材料之處從該一個個別梯級之該豎板水平地以0°至60°的一角度水平縱向伸長。
  35. 如請求項34之方法，其中該第一水平周邊形狀係矩形，且該第二水平周邊形狀並非矩形。
  36. 如請求項34之方法，其中該角度從該一個個別梯級之該豎板水平地大於0°。
  37. 如請求項36之方法，其中該角度從該一個個別梯級之該豎板水平地不超過45°。
  38. 如請求項37之方法，其中該角度從該一個個別梯級之該豎板水平地不超過15°。
  39. 如請求項34之方法，其中該角度係0°，藉此該等個別導電通孔平行於該一個個別梯級之該豎板。
  40. 如請求項34之方法，其中該等個別導電通孔沿著一最大長度長軸水平縱向伸長，該等個別導電通孔具有與該最大長度長軸正交之一最大長度短軸，該最大長度長軸之該長度係該最大長度短軸之該長度的105%至175%。
  41. 如請求項34之方法，其中該角度從該一個個別梯級之該豎板水平順時針方向大於0°。
  42. 如請求項34之方法，其中該角度從該一個個別梯級之該豎板水平逆時針方向大於0°。
  43. 如請求項34之方法，其中對於一些該等個別導電通孔，該角度從該一個個別梯級之該豎板水平順時針方向大於0°，且對於另一些該等個別導電通孔，該角度從該一個個別梯級之該豎板水平逆時針方向大於0°。
  44. 如請求項34之方法，其包括個別地延伸穿過該等個別梯級之個別者之貫穿陣列通孔。
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