KR20210095390A - 폴리 실리콘과 메탈을 포함하는 워드 라인을 갖는 3차원 메모리 소자 및 이의 제조 방법 - Google Patents

폴리 실리콘과 메탈을 포함하는 워드 라인을 갖는 3차원 메모리 소자 및 이의 제조 방법 Download PDF

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Abstract

본 개시의 3차원 메모리 소자는 셀 영역과 연장 영역을 포함하는 기판; 상기 기판 상에 교대로 적층되는 절연층들 및 워드 라인들을 포함하는 셀 스택; 상기 셀 스택을 수직으로 관통하는 채널 구조체들; 상기 셀 스택을 수직으로 관통하며, 로우 방향으로 연장되는 워드 라인 분리층; 상기 연장 영역에서 상기 워드 라인에 수직으로 연결되는 컨택 플러그; 및 상기 채널 구조체들 상에서 컬럼 방향으로 연장되는 비트 라인을 포함하고, 상기 워드 라인은, 폴리 실리콘을 포함하는 내측 패턴; 및 메탈을 포함하는 외측 패턴을 포함하고, 상기 외측 패턴은 상기 내측 패턴의 외측면을 감싸고, 상기 채널 구조체들은 상기 내측 패턴을 수직으로 관통하고, 상기 컨택 플러그는 상기 외측 패턴 상에 배치된다.

Description

폴리 실리콘과 메탈을 포함하는 워드 라인을 갖는 3차원 메모리 소자 및 이의 제조 방법{3D MEMORY DEVICE HAVING A WORD LINE INCLUDING POLYSILICON AND METAL AND METHOD OF MANUFACTURING SAME}
본 개시는 폴리 실리콘과 메탈을 포함하는 반도체 소자 및 이의 제조 방법에 관한 것이다.
폴리 실리콘의 워드 라인을 이용하는 3차원 메모리 소자는 워드 라인 패드에 연결되는 컨택 형성 시, 워드 라인 패드가 뚫리는 펀칭(punching) 현상이 발생하기 쉽다. 또한, 폴리 실리콘으로 이루어진 워드 라인은 캐리어의 이동도(mobility)가 낮아 저항이 높아지는 문제점이 있다.
본 개시의 실시예들이 해결하고자 하는 과제는 낮은 저항을 갖는 워드 라인을 포함하는 3차원 메모리 소자를 제공하는 것이다.
본 개시의 실시예들이 해결하고자 하는 과제는 컨택 형성 시 펀칭 현상이 방지되는 워드 라인을 포함하는 3차원 메모리 소자를 제공하는 것이다.
본 개시의 일 실시예에 따른 3차원 메모리 소자는 셀 영역과 연장 영역을 포함하는 기판; 상기 기판 상에 교대로 적층되는 절연층들 및 워드 라인들을 포함하는 셀 스택; 상기 셀 스택을 수직으로 관통하는 채널 구조체들; 상기 셀 스택을 수직으로 관통하며, 로우 방향으로 연장되는 워드 라인 분리층; 상기 연장 영역에서 상기 워드 라인에 수직으로 연결되는 컨택 플러그; 및 상기 채널 구조체들 상에서 컬럼 방향으로 연장되는 비트 라인을 포함하고, 상기 워드 라인은, 폴리 실리콘을 포함하는 내측 패턴; 및 메탈을 포함하는 외측 패턴을 포함하고, 상기 외측 패턴은 상기 내측 패턴의 외측면을 감싸고, 상기 채널 구조체들은 상기 내측 패턴을 수직으로 관통하고, 상기 컨택 플러그는 상기 외측 패턴 상에 배치될 수 있다.
본 개시의 일 실시예에 따른 3차원 메모리 소자는 셀 영역 및 연장 영역을 포함하는 기판; 상기 기판 상에 교대로 적층된 절연층들 및 워드 라인들을 포함하는 셀 스택, 상기 셀 스택은 상기 연장 영역 내에서 계단 구조를 갖고; 상기 셀 영역 내에서 상기 셀 스택을 수직으로 관통하는 셀 채널 구조체들; 및 상기 연장 영역 내에서 상기 셀 스택을 수직으로 관통하는 더미 채널 구조체들을 포함하고, 상기 워드 라인들은, 내측 패턴들 및 상기 내측 패턴들의 외측면들을 감싸는 외측 패턴들을 포함하고, 상기 셀 영역 내에서 상기 내측 패턴들은 통합된 플레이트 모양을 갖고, 상기 연장 영역 내에서 상기 내측 패턴들은 상기 셀 채널 구조체들을 감싸는 디스크 모양을 가질 수 있다.
본 개시의 일 실시예에 따른 3차원 메모리 소자는 셀 영역과 연장 영역을 포함하는 기판; 상기 기판 상에 교대로 적층되는 절연층들 및 워드 라인들을 포함하는 셀 스택; 상기 셀 영역 내에 배치되며, 상기 셀 스택을 수직으로 관통하는 채널 구조체들; 상기 연장 영역 내에 배치되며, 상기 셀 스택을 수직으로 관통하는 더미 채널 구조체들; 상기 셀 스택을 수직으로 관통하며, 로우 방향으로 연장되는 워드 라인 분리층; 상기 연장 영역에서 상기 워드 라인에 수직으로 연결되는 컨택 플러그; 및 상기 채널 구조체들 상에서 컬럼 방향으로 연장되는 비트 라인을 포함하고, 상기 워드 라인은, 상기 연장 영역 내에서 계단형 구조로 배열되는 패드부를 포함하고, 상기 패드부는, 상기 더미 채널 구조체들의 측벽의 일부를 각각 감싸는 더미 내측 패턴들; 및 상기 더미 내측 패턴들을 둘러싸는 외측 패턴을 포함하고, 상기 더미 내측 패턴들은, 상면도에서 서로 로우 방향 및 컬럼 방향으로 이격되고, 상기 외측 패턴은, 상기 워드 라인 분리층에 접촉하며, 상기 컨택 플러그는, 상기 외측 패턴에 접촉할 수 있다.
본 개시의 일 실시예에 따른 3차원 메모리 소자 제조 방법은 기판 상에 절연층들과 희생층들을 포함하는 몰드 스택을 형성하는 것; 상기 몰드 스택을 수직으로 관통하는 셀 채널 구조체들과 더미 채널 구조체들을 형성하는 것; 상기 몰드 스택을 관통하여, 로우 방향으로 길게 연장되는 워드 라인 분리층을 형성하는 것; 상기 희생층들의 일부를 불순물로 도핑하고, 상기 희생층들의 다른 일부를 제거하여 상기 절연층들 사이에 배치되는 워드 라인들을 형성하는 것; 상기 워드 라인에 연결되는 컨택 플러그를 형성하는 것; 및 상기 셀 채널 구조체 상에 비트 라인을 형성하는 것을 포함하고, 상기 워드 라인들을 형성하는 것은, 상기 셀 채널 구조체들과 상기 더미 채널 구조체들을 감싸는 내측 패턴들을 형성하는 것; 및 상기 내측 패턴들을 감싸고, 상기 워드 라인 분리층에 접촉하는 외측 패턴들을 형성하는 것을 포함할 수 있다.
본 개시의 실시예에 따른 3차원 메모리 소자의 워드 라인은 폴리 실리콘과 메탈 물질을 포함하므로 낮아진 저항을 가질 수 있다.
본 개시의 실시예에 따른 3차원 메모리 소자의 워드 라인은 컨택이 연결되는 패드부에서 메탈 물질을 포함하므로 펀칭 현상이 방지될 수 있다.
도 1a는 본 개시의 일 실시예에 따른 3차원 메모리 소자의 개략적인 평면도이다.
도 1b는 본 개시의 일 실시예에 따른 3차원 메모리 소자의 Ⅰ-Ⅰ'에 대한 종단면도이다.
도 1c는 본 개시의 일 실시예에 따른 3차원 메모리 소자의 Ⅱ-Ⅱ'에 대한 종단면도이다.
도 2는 도 1b에 도시된 3차원 메모리 소자의 A 영역에 대한 확대도이다.
도 3은 도 1b에 도시된 3차원 메모리 소자의 B 영역에 대한 확대도이다.
도 4는 본 개시의 일 실시예에 따른 3차원 메모리 소자의 워드 라인(WL)에 대한 평면도이다.
도 5a 내지 도 10b은 본 개시의 일 실시예에 따른 3차원 메모리 소자의 제조 방법을 설명하기 위한 종단면도들이다.
도 1a는 본 개시의 일 실시예에 따른 3차원 메모리 소자(100)의 개략적인 평면도이다.
도 1a를 참조하면, 본 개시의 일 실시예에 따른 3차원 메모리 소자(100)는 메모리 셀들이 형성되는 셀 영역(CEL)과 메모리 셀들을 배선과 연결하기 위한 연장 영역(EXT)을 포함할 수 있다. 도 1a의 셀 영역(CEL)은 일부가 도시된 것이며, 연장 영역(EXT)은 셀 영역(CEL)의 일 측에 배치된 것으로 도시되었으나, 셀 영역(CEL)의 양 측에 배치될 수 있다.
3차원 메모리 소자(100)는 채널 구조체들(CH, DCH), 워드 라인들(WL), 워드 라인 분리층들(WC), 더미 워드 라인 분리층들(DWC), 스트링 선택 라인 분리 패턴들(SSC), 컨택 플러그들(CNT) 및 비트 라인들(BL)을 포함할 수 있다. 채널 구조체들(CH, DCH)은 셀 채널 구조체들(CH)과 더미 채널 구조체들(DCH)들을 포함할 수 있다.
셀 채널 구조체들(CH)이 셀 영역(CEL) 내에 배치될 수 있다. 셀 채널 구조체들(CH)은 원형 모양을 가질 수 있다. 셀 채널 구조체들(CH)이 제1 방향(컬럼 방향)(D1)을 따라 배열되어 패드 행(row)이 정의될 수 있으며, 복수의 패드 행들이 제2 방향(로우 방향)(D2)을 따라 평행하게 배열될 수 있다. 셀 채널 구조체들(CH)은 육방 조밀 격자 형태 또는 지그재그 모양으로 배열될 수 있다.
더미 채널 구조체들(DCH)이 연장 영역(EXT) 내에 배치될 수 있다. 더미 채널 구조체들(DCH)은 원형, 타원형, 엘보우(elbow), 또는 바(bar) 모양을 가질 수 있다. 더미 채널 구조체들(DCH)은 사방 격자 형태로 배열될 수 있다. 더미 채널 구조체들(DCH)은 셀 채널 구조체들(CH)보다 낮은 패턴 밀도를 가질 수 있다. 더미 채널 구조체들(DCH)은 컨택 플러그(CNT)를 둘러싸도록 배치될 수 있다. 예를 들어, 인접한 4개의 더미 채널 구조체들(DCH)의 중앙에 컨택 플러그(CNT)가 배치될 수 있다.
워드 라인들(WL)이 제2 방향(D2)을 따라 셀 영역(CEL)에서 연장 영역(EXT)으로 연장되며, 워드 라인들(WL)은 제2 방향(D2)의 길이가 서로 다를 수 있다. 워드 라인들(WL)은 내측 패턴들(116)과 외측 패턴들(118)을 포함할 수 있다. 워드 라인들(WL) 중 적어도 하나는 스트링 선택 라인(String Selection Line)(SSL)일 수 있다. 내측 패턴들(116), 및 외측 패턴들(118) 대하여는 이후 도 4에서 상세히 설명한다.
워드 라인 분리층들(WC)이 제2 방향(D2)을 따라 셀 영역(CEL)에서 연장 영역(EXT)으로 연장될 수 있다. 더미 워드 라인 분리층들(DWC)이 워드 라인 분리층들(WC)과 평행하게 이격되며, 제2 방향(D2)을 따라 연장될 수 있다. 더미 워드 라인 분리층들(DWC)은 한 쌍의 워드 라인 분리층(WC) 사이에 배치될 수 있다. 더미 워드 라인 분리층들(DWC)은 셀 영역(CEL)에서 연장 영역(EXT)까지 연장되는 제1 더미 워드 라인 분리층(DWC1)과 연장 영역(EXT) 내에 배치되는 제2 더미 워드 라인 분리층(DWC2)을 포함할 수 있다. 한 쌍의 워드 라인 분리층(WC) 사이에서 제1 더미 워드 라인 분리층(DWC1)과 제2 더미 워드 라인 분리층(DWC2)이 제1 방향(D1) 따라 교대로 배치될 수 있다. 워드 라인 분리층들(WC)은 워드 라인들(WL)의 내측 패턴(116)과는 이격되고, 외측 패턴(118)의 외측면에는 접촉할 수 있다.
스트링 선택 라인 분리 패턴(SSC)은 셀 영역(CEL) 내에서 제2 방향(D2)으로 연장되어 워드 라인들(WL)과 수직으로 중첩될 수 있다. 스트링 선택 라인(SSL)을 물리적 및 물질적으로 분리할 수 있다. 스트링 선택 라인 분리 패턴(SSC)은 제2 더미 워드 라인 분리층(DWC)과 제2 방향(D2)을 따라 동일 선상에 배치될 수 있다.
컨택 플러그들(CNT)이 연장 영역(EXT) 내에서 격자 형상으로 배열될 수 있다. 컨택 플러그들(CNT)은 각각 인접한 4개의 더미 채널 구조체(DCH)의 중앙에 위치할 수 있다. 컨택 플러그들(CNT)은 내측 패턴(116)과는 이격될 수 있다. 컨택 플러그들(CNT)은 외측 패턴(118) 상에 배치될 수 있다.
비트 라인들(BL)이 셀 영역(CEL) 내에서 제1 방향(D1)을 따라 연장될 수 있다. 비트 라인들(BL)은 셀 채널 구조체들(CH) 상에 배치될 수 있다. 비트 라인들(BL)은 셀 채널 구조체들(CH)의 패드 행을 따라 연장될 수 있으며, 복수의 비트 라인들(BL)이 제2 방향(D2)으로 이격되어 서로 평행하게 배치될 수 있다.
도 1b는 본 개시의 일 실시예에 따른 3차원 메모리 소자(100)의 Ⅰ-Ⅰ'에 대한 종단면도이다. 도 1c는 본 개시의 일 실시예에 따른 3차원 메모리 소자(100)의 Ⅱ-Ⅱ'에 대한 종단면도이다.
도 1b 및 도 1c를 참조하면, 3차원 메모리 소자(100)는 기판(10), 주변 회로층(PS), 공통 소스층(40), 도전성 라인(42), 지지층(43), 셀 스택(210), 층간 절연층(120), 셀 채널 구조체(CH), 더미 채널 구조체(DCH), 워드 라인들(WL), 워드 라인 분리층(WC), 더미 워드 라인 분리층(DWC), 스트링 선택 라인 분리 패턴(SSC), 컨택 플러그들(CNT), 캡핑층(130, 132) 및 비트 라인들(BL)을 포함할 수 있다.
기판(10)은 실리콘 웨이퍼를 포함할 수 있다. 일 실시예에서, 기판(10)은 실리콘층, 실리콘 저머늄층, 또는 실리콘 카바이드층 같은 에피택셜 성장한 물질층을 포함할 수 있다. 일 실시예에서, 기판(10)은 SOI (silicon-on-insulator)를 포함할 수 있다.
주변 회로층(PS)이 기판(10) 상에 배치될 수 있다. 주변 회로층(PS)은 트랜지스터(20), 주변 회로 배선(32), 및 주변 절연층(34)을 포함할 수 있다. 트랜지스터(20)는 소자 분리층에 의해 정의되는 활성 영역 내에 형성된 소스/드레인 영역과 채널 영역을 포함할 수 있고, 기판(10) 상에 형성된 게이트를 포함할 수 있다. 주변 회로 배선(32)은 트랜지스터(20)와 전기적으로 연결될 수 있다. 주변 절연층(34)은 트랜지스터(20)와 주변 회로 배선(32)을 덮을 수 있다. 주변 절연층(34)은 다층으로 적층된 절연막들을 포함할 수 있다. 예를 들어, 주변 절연층(34)은 실리콘 산화물층, 실리콘 질화물층, 및 그 조합 중 적어도 하나를 포함할 수 있다. 일 실시예에 있어서, 주변 회로층(PS)은 연장 영역(EXT)의 외측에 배치될 수 있다.
공통 소스층(40)이 주변 회로층(PS) 상에 배치될 수 있다. 공통 소스층(40)은 반도체 물질을 포함할 수 있으며, 예를 들어, 실리콘, 게르마늄, 실리콘 게르마늄, 갈륨비소, 인듐갈륨비소, 알루미늄 갈륨비소, 또는 이들의 조합 중 적어도 하나를 포함할 수 있다. 공통 소스층(40)은 P형 불순물이 도핑된 반도체 및/도는 불순물이 도핑되지 않은 상태의 진성 반도체(Intrinsic semiconductor)를 포함할 수 있다. 상면도에서(in a top view) 공통 소스층(40)은 플레이트(plate) 형태 또는 라인(line) 형태를 가질 수 있다.
희생 패턴(41)이 연장 영역(EXT) 내에서 공통 소스층(40) 상에 배치될 수 있다. 희생 패턴은 다층으로 적층된 절연막들을 포함할 수 있다.
도전성 라인(42)이 셀 영역(CEL) 내에서 공통 소스층(40) 상에 배치될 수 있다. 도전성 라인(42)은 희생 패턴(41)과 동일 레벨에 위치할 수 있다. 도전성 라인(42)은 희생 패턴(41)과 이격되어 공통 소스층(40)의 상면 일부를 노출하는 개구부(op)가 형성될 수 있다.
지지층(43)이 희생 패턴(41)과 도전성 라인(42) 상에 배치될 수 있다. 지지층(43)은 도전성 라인(42)과 희생 패턴(41) 사이의 개구부(op) 내로 연장되어 공통 소스층(40)의 상면을 덮을 수 있다.
셀 스택(210)이 지지층(43) 상에 배치될 수 있다. 셀 스택(210)은 교대로 반복하여 적층되는 절연층(112)과 워드 라인(WL)을 포함할 수 있다.
셀 스택(210)은 연장 영역(EXT) 내에서 계단 구조(Staircase)를 가질 수 있다. 절연층(112)과 워드 라인(WL)은 함께 페어(pair)를 이루며, 제2 방향(D2)을 따라 서로 다른 길이로 연장되어, 서로 단차를 갖는 패드부들(PAD)을 제공할 수 있다. 패드부들(PAD)은 연장 영역(EXT)에서 계단 구조를 가질 수 있다. 패드부(PAD)에는 컨택 플러그(CNT)가 연결될 수 있다.
워드 라인들(WL) 중 적어도 하나는 접지 선택 라인(GSL)이고, 적어도 하나는 스트링 선택 라인(SSL)일 수 있다. 예를 들어, 워드 라인들(WL) 중 기판(10)과 가장 가까운 최하위의 워드 라인이 접지 선택 라인(GSL)일 수 있다. 워드 라인들 중 기판(10)과 가장 먼 최상위 워드 라인(WL)이 스트링 선택 라인(SSL)일 수 있다.
일 실시예에 있어서, 워드 라인(WL)은 내측 패턴(116)과 외측 패턴(118)을 포함할 수 있다. 내측 패턴(116)은 기판(10) 상에 절연층(112)과 교번하여 반복적으로 적층될 수 있다. 외측 패턴(118)도 기판(10) 상에서 절연층(112)과 교번하여 반복적으로 적층될 수 있다. 내측 패턴(116)과 외측 패턴(118)은 동일 레벨에 위치하여 측면이 서로 접촉할 수 있다. 동일 레벨에 위치하는 내측 패턴(116)과 외측 패턴(118)은 서로 동일한 두께를 가질 수 있다. 예를 들어, 내측 패턴(116)은 P형 불순물이 도핑된 폴리실리콘일 수 있다. 외측 패턴(118)은 텅스텐(W)과 같은 메탈 물질을 포함할 수 있다.
내측 패턴(116)은 셀 영역(CEL) 내에 배치되는 셀 내측 패턴(116C)과 연장 영역(EXT) 내에 배치되는 더미 내측 패턴(116D)을 포함할 수 있다.
셀 내측 패턴(116C)은 셀 영역(CEL)에 배치된 셀 채널 구조체(CH)들의 사이에 개재될 수 있다. 셀 내측 패턴(116C)은 셀 채널 구조체들(CH)의 측면 일부와 접촉할 수 있다. 셀 내측 패턴(116C)은 워드 라인 분리층(WC) 및 더미 워드 라인 분리층(DWC)과 이격되어 배치될 수 있다. 셀 내측 패턴(116C)의 외측부는 종단면도에서 셀 채널 구조체들(CH)과 외측 패턴(118) 사이에 배치될 수 있다.
더미 내측 패턴들(116D)은 연장 영역(EXT) 내에 배치된 셀 채널 구조체들(CH)에 인접하게 배치될 수 있다. 더미 내측 패턴들(116D)은 서로 기판(10)의 상면에 평행한 방향과 기판(10)의 상면에 수직한 방향으로 이격될 수 있다. 더미 내측 패턴들(116D)의 내측면은 더미 채널 구조체들(DCH)의 측벽 일부를 각각 감쌀 수 있다. 더미 내측 패턴들(116D)들은 각각 외측 패턴(118)에 둘러싸이고, 외측면은 외측 패턴(118)의 측면에 접촉할 수 있다.
외측 패턴(118)은 제2 방향(D2)을 따라 셀 영역(CEL)에서 연장 영역(EXT)으로 연장될 수 있다. 외측 패턴(118)의 일부는 셀 영역(CEL)에서 워드 라인 분리층(WC)과 내측 패턴(116)의 사이에 개재될 수 있다. 외측 패턴(118)의 외측면은 내측 패턴(116)의 외측면에 접촉하고, 내측면은 워드 라인 분리층(WC)의 측벽 일부에 접촉할 수 있다. 외측 패턴(118)은 연장 영역(EXT)에서 내측 패턴들(116) 사이에 개재될 수 있다. 연장 영역(EXT)에 위치하는 외측 패턴(118)의 외측면은 층간 절연층(120)과 접촉할 수 있다.
층간 절연층(120)은 몰드 스택(110)의 상면을 덮을 수 있다. 층간 절연층(120)은 몰드 스택(110)의 계단 구조를 덮을 수 있다. 예를 들어, 층간 절연층(120)은 실리콘 산화물을 포함할 수 있다.
셀 채널 구조체들(CH)은 셀 영역(CEL) 내에서 도전성 라인(42), 지지층(43), 및 몰드 스택(110)을 관통하여 기판(10)의 상면에 대하여 수직 방향으로 연장될 수 있다. 셀 채널 구조체들(CH)은 도전성 라인과 전기적으로 연결될 수 있다.
더미 채널 구조체들(DCH)은 연장 영역(EXT) 내에서 희생 패턴(41), 지지층(43), 몰드 스택(110), 및 층간 절연층(120)을 관통하여 기판(10)의 상면에 대하여 수직 방향으로 연장될 수 있다.
제1 캡핑층(130)과 제2 캡핑층(132)이 층간 절연층(120) 상에 순차로 적층될 수 있다. 비트 라인 플러그(160)가 제1 캡핑층(130)과 제2 캡핑층(132)을 관통하여 도전 패드(153)에 연결될 수 있다. 비트 라인(BL)은 제2 캡핑층 상에 배치될 수 있고, 비트 라인 플러그(160)와 전기적으로 연결될 수 있다.
워드 라인 분리층(WC)과 더미 워드 라인 분리층(DWC)은 도전성 라인(42), 희생 패턴(41), 지지층(43), 몰드 스택(110), 층간 절연층(120), 및 제1 캡핑층(130)을 관통하여 기판(10)의 상면에 대하여 수직 방향으로 연장될 수 있다. 워드 라인 분리층(WC)과 더미 워드 라인 분리층(DWC)의 외측벽은 외측 패턴(118)에 접촉할 수 있다.
스트링 선택 라인 분리 패턴(SSC)이 셀 영역(CEL)에서 몰드 스택(110)의 상부에 배치될 수 있다. 스트링 선택 라인 분리 패턴(SSC)은 몰드 스택(110)의 상면으로부터 하측 방향으로 연장되어 절연층(112)과 워드 라인(WL)을 수직으로 관통할 수 있다. 예를 들어, 스트링 선택 라인 분리 패턴(SSC)은 몰드 스택(110)에서 최상위 레벨에 위치하는 스트링 선택 라인(SSL)을 분리할 수 있다.
컨택 플러그들(CNT)이 연장 영역(EXT)에 배치될 수 있다. 컨택 플러그들(CNT)은 캡핑층(130, 132) 및 층간 절연층(120)을 수직으로 관통하여 워드 라인들(WL)에 수직으로 연결될 수 있다. 컨택 플러그들(CNT)은 층간 절연층(120)과 접촉하는 절연층(112)을 관통하여 워드 라인(WL)의 외측 패턴(118)에 수직으로 연결될 수 있다. 컨택 플러그들(CNT)은 워드 라인들(WL) 중 패드부(PAD)를 이루는 외측 패턴(118)에 연결될 수 있다.
캡핑층(130, 132)이 층간 절연층(120) 상에 배치될 수 있다. 비트 라인들(BL)이 층간 절연층(120) 상에 배치될 수 있다. 비트 라인 플러그(160)가 캡핑층(130, 132)을 관통하여 비트 라인(BL)과 셀 채널 구조체(CH)에 연결될 수 있다.
도 2는 도 1b에 도시된 3차원 메모리 소자(100a)의 A 영역에 대한 확대도이다. 도 3은 도 1b에 도시된 3차원 메모리 소자(100a)의 B 영역에 대한 확대도이다.
도 2을 참조하면, 셀 채널 구조체(CH)는 정보 저장 패턴(140), 채널 패턴(151), 매립 절연 패턴(152) 및 도전 패드(153)를 포함할 수 있다. 채널 패턴(151)은 정보 저장 패턴(140)의 내측에 배치되며, 매립 절연 패턴(152)은 채널 패턴(151)의 내측에 배치될 수 있다. 정보 저장 패턴(140)은 채널 구조체들(CH, DCH)의 측면을 이루며, 워드 라인(WL)의 내측 패턴(116)과 접촉할 수 있다. 정보 저장 패턴(140)은 블로킹층(142), 전하 저장층(144) 및 터널 절연층(146)을 포함할 수 있다. 전하 저장층(144)은 블로킹층(142)의 내측에 배치되며, 터널 절연층(146)은 전하 저장층(144)의 내측에 배치될 수 있다. 일 실시예예서, 채널 패턴(151)은 폴리실리콘을 포함할 수 있다. 매립 절연 패턴(152)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 블로킹층(142) 및 터널 절연층(146)은 실리콘 산화물을 포함할 수 있으며, 전하 저장층(144)은 실리콘 질화물을 포함할 수 있다. 더미 채널 구조체(DCH)는 셀 채널 구조체(CH)와 실질적으로 동일한 구조를 가질 수 있다. 예를 들어, 더미 채널 구조체(DCH)는 정보 저장 패턴(140), 채널 패턴(151) 및 매립 절연 패턴(152)을 포함할 수 있다.
도 3을 참조하면, 도전성 라인(42)은 정보 저장 패턴(140)을 관통하여 채널 패턴(151)의 측면에 직접적으로 접촉할 수 있다. 도전성 라인(42)이 채널 패턴(151)과 접촉하는 부분은 상측 방향 및 하측 방향으로 연장될 수 있다.
도 4는 본 개시의 일 실시예에 따른 3차원 메모리 소자(100)의 워드 라인(WL)에 대한 평면도이다.
도 1a, 도1b, 도 1c, 및 도 4를 참조하면, 워드 라인(WL)은 내측 패턴(116)과 내측 패턴(116)의 외측면을 감싸는 외측 패턴(118)을 포함할 수 있다. 내측 패턴(116)은 셀 영역(CEL) 내에 배치되는 셀 내측 패턴(116C)과 연장 영역(EXT)에 배치되는 더미 내측 패턴(116D)을 포함할 수 있다.
셀 내측 패턴(116C)이 셀 채널 구조체들(CH)을 감싸며, 인접하게 배치된 셀 채널 구조체들(CH)의 사이를 완전히 채울 수 있다. 셀 내측 패턴(116C)은 원형 모양의 복수의 내측면들(DIS)을 포함하고, 내측면들(DIS) 각각이 셀 채널 구조체들(CH)의 측면을 둘러쌀 수 있다. 즉, 셀 내측 패턴(116C)은 셀 채널 구조체들(CH)이 형성된 영역들에 해당하는 홀을 가진 플레이트 패턴 형상을 가질 수 있다. 셀 내측 패턴(116)은 링(ring) 또는 디스크(disk) 형상이 통합된 플레이트 형상을 가질 수 있다. 셀 내측 패턴(116C)은 올록볼록한 형상의 외측면(DOS)을 가질 수 있다. 예를 들어, 셀 내측 패턴(116C)의 외측면(DOS)은 상면도에서 엠보싱 모양, 물결 모양, 또는 복수의 호들이 연결된 모양을 가질 수 있다. 이에, 셀 내측 패턴(116C)의 외측면(DOS)은 셀 내측 패턴(116C)의 내측 방향으로 함입되는 복수의 리세스들(R1, R2)을 포함할 수 있다.
더미 내측 패턴들(116D)은 연장 영역(EXT)에 배치되며, 격자 형태로 배열될 수 있다. 더미 내측 패턴들(116D) 각각은 원형 또는 타원형의 링(ring) 또는 디스크(disk) 형상을 가질 수 있다. 즉, 더미 내측 패턴들(116D) 각각은 중앙에 원형 또는 타원형 형상의 홀을 포함할 수 있다. 상기 홀 내에 더미 채널 구조체(DCH)가 배치되며, 더미 내측 패턴들(116D)은 더미 채널 구조체들(DCH)을 외측면을 감쌀 수 있다. 더미 내측 패턴들(116D) 각각은 실질적으로 균일한 두께를 가질 수 있다.
외측 패턴(118)이 셀 내측 패턴(116C)의 외측에 배치될 수 있다. 외측 패턴(118)은 셀 내측 패턴(116C)을 감쌀 수 있다. 외측 패턴(118)은 셀 내측 패턴(116C)에 접촉할 수 있다. 외측 패턴(118)은 셀 내측 패턴(116C)의 외측면(DOS)을 따라 올록볼록한 형상의 내측면(UIS)을 가질 수 있다. 즉, 예를 들어, 외측 패턴(118)의 내측면(UIS)은 상면도에서 엠보싱 모양, 물결 모양, 또는 복수의 호들이 연결된 모양을 가질 수 있다. 이에, 외측 패턴(118)은 셀 내측 패턴(116C)을 향하여 돌출되는 돌출부(PU1, PU2)들을 포함할 수 있다.
도 5a 내지 도 10b은 본 개시의 일 실시예에 따른 3차원 메모리 소자(100)의 제조 방법을 설명하기 위한 종단면도들이다.
도 5a 및 도 5b를 참조하면, 본 개시의 일 실시예에 따른 반도체 소자의 제조 방법은 기판(10) 상에 주변 회로층(PS)을 형성하고, 주변 회로층(PS) 상에 공통 소스층(40)을 형성하고, 공통 소스층(40) 상에 희생 패턴(41)을 형성하고, 희생 패턴(41) 상에 지지층(43)을 형성하고, 지지층(43) 상에 몰드 스택(110)을 형성하고, 및 몰드 스택(110) 상에 층간 절연층(120)을 형성하는 것을 포함할 수 있다.
상기 공통 소스층(40) 상에 희생 패턴(41)을 형성하는 것은 공통 소스층(40) 상에 희생막을 형성하고, 희생막 상에 마스크 패턴을 형성하고, 마스크 패턴을 식각 마스크로 이용하여 희생막을 식각함으로써 공통 소스층(40)의 상면을 일부 노출하는 개구부(op)를 형성하는 것을 포함할 수 있다. 희생 패턴(41)은 실리콘 질화물, 실리콘 산질화물, 실리콘 카바이드 및 실리콘 저머늄 중 적어도 하나를 포함할 수 있다. 희생 패턴(41)이 형성되고, 마스크 패턴은 제거될 수 있다.
지지층(43)은 희생 패턴(41)과 노출된 공통 소스층(40)의 상면을 덮으며, 개구부(op)를 채우도록 형성될 수 있다. 예를 들어, 지지층(43)은 불순물로 도핑된 폴리실리콘을 포함할 수 있다.
상기 몰드 스택(110)을 형성하는 것은 절연층(112)과 희생층(114)을 기판(10) 상에 교대로 적층하여 몰드 구조체를 형성하고, 몰드 구조체에 대한 트리밍(trimming) 공정을 수행하는 것을 포함할 수 있다. 절연층(112)과 희생층(114)은 서로 다른 식각 선택성을 가지고 식각될 수 있는 물질을 포함할 수 있다. 예를 들어, 절연층(112)은 실리콘 산화물을 포함하고, 희생층(114)은 실리콘 질화물을 포함할 수 있다.
상기 트리밍 공정은 몰드 구조체 상에 마스크 패턴을 형성하여 몰드 구조체의 일 부분을 식각하고, 마스크 패턴의 수평적 면적을 축소시키는 것을 반복하는 것을 포함할 수 있다. 상기 트리밍 공정에 의해 셀 영역(CEL)에서 연장 영역(EXT)으로 갈수록 높이가 단계적으로 낮아지는 계단 구조를 가지는 몰드 스택이 형성될 수 있다.
층간 절연층(120)이 기판(10) 상에 몰드 스택(110)을 덮도록 형성될 수 있다. 층간 절연층(120)은 희생층(114)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 예를 들어, 층간 절연층(120)은 실리콘 산화물, 실리콘 산질화물, 로우-케이 유전물, 하이-케이 유전물, 또는 그 조합 중 적어도 하나를 포함할 수 있다.
도 6a 및 도 6b를 참조하면, 상기 방법은 몰드 스택(110), 층간 절연층(120), 지지층(43) 및 희생 패턴(41)을 관통하는 채널 홀(H1)과 더미 채널 홀(H2)을 형성하는 것을 포함할 수 있다. 상기 채널 홀(H1)과 더미 채널 홀(H2)을 형성하는 것은 층간 절연층(120) 상에 마스크 패턴을 형성하고, 마스크 패턴을 식각 마스크로 이용하여 몰드 스택(110), 층간 절연층(120), 지지층(43) 및 희생 패턴(41)을 이방성 식각하는 것을 포함할 수 있다. 상기 이방성 식각에 의해 공통 소스층(40)이 일부 식각되어 기판(10)에 리세스가 형성될 수 있다. 채널 홀(H1)은 셀 영역(CEL) 내에 형성되며, 더미 채널 홀(H2)은 연장 영역(EXT) 내에 형성될 수 있다. 채널 홀(H1)과 더미 채널 홀(H2)은 몰드 스택(110), 층간 절연층(120), 지지층(43) 및 공통 소스층(40)의 내측벽을 노출시키고, 기판(10)의 일부 표면을 노출시킬 수 있다.
도 7a 및 도 7b를 참조하면, 상기 방법은 몰드 스택(110)을 불순물로 도핑하여 도프드 영역(DR1, DR2)을 형성하는 것을 포함할 수 있다. 일 실시예에 있어서, 상기 도프드 영역(DR1, DR2)을 형성하는 것은 불순물이 포함된 소스 가스를 이용하는 기상 도핑(Gas Phase Doping: GPD) 공정을 수행하는 것을 포함할 수 있다. 기상 도핑 공정에 이용되는 소스 가스는 P형 불순물을 포함할 수 있다. 예를 들어, 소스 가스는 보론(B), 탄소(C)와 같은 불순물을 포함할 수 있다. 일 실시예에 있어서, 상기 불순물 영역을 형성하는 것은 플라즈마 도핑 공정일 수 있다.
상기 기상 도핑 공정에 의해 P형 불순물을 포함하는 소스 가스가 채널 홀(H1)과 더미 채널 홀(H2) 내로 제공될 수 있다. P형 불순물을 포함하는 소스 가스가 소정의 플럭스로 채널 홀(H1)과 더미 채널 홀(H2)을 통해 노출되는 층간 절연층(120), 몰드 스택(110), 지지층(43) 및 희생 패턴(41)의 내측벽 표면 전체에 공급되어, 층간 절연층(120), 몰드 스택(110), 지지층(43) 및 희생 패턴(41) 각각의 표면으로부터 내부로 확산될 수 있다. 또한, P형 불순물은 공통 소스층(40)의 표면으로부터 내부로 확산될 수 있다. 일 실시예에 있어서, P형 불순물은 층간 절연층(120), 몰드 스택(110), 지지층(43) 및 희생 패턴(41) 각각에 균일한 수평 두께로 확산될 수 있다. 도프드 영역(DR1, DR2)은 채널 홀(H1)과 더미 채널 홀(H2)의 외측에서 균일한 두께를 가질 수 있다. 상기 기상 도핑 공정에 의해 셀 영역(CEL) 내에서 인접하게 배치된 채널 홀들(H1) 사이 영역은 완전히 P형 불순물로 도핑될 수 있다.
도 8a 및 도 8b를 참조하면, 상기 방법은 셀 채널 구조체(CH)와 더미 채널 구조체(DCH)를 형성하고, 제1 캡핑층(130)을 형성하는 것을 포함할 수 있다. 상기 셀 채널 구조체(CH)와 더미 채널 구조체(DCH)를 형성하는 것은 채널 홀(H1)과 더미 채널 홀(H2) 내에 정보 저장 패턴(140), 채널 패턴(151), 매립 절연 패턴(152) 및 도전 패드(153)를 순차로 형성하는 것을 포함할 수 있다.
정보 저장 패턴(140)과 채널 패턴(151)은 채널 홀(H1)과 더미 채널 홀(H2)의 일부를 채우도록 형성될 수 있다. 매립 절연 패턴(152)은 채널 홀(H1)과 더미 채널 홀(H2) 내에서, 정보 저장 패턴(140)과 매립 절연 패턴(152)이 형성되고 남은 잔여 공간을 채울 수 있다. 도전 패드(153)가 정보 저장 패턴(140), 채널 패턴(151), 및 매립 절연 패턴(152) 상에 형성될 수 있다. 상기 셀 채널 구조체(CH) 및 상기 더미 채널 구조체(DCH) 형성 후에, 제1 캡핑층(130)이 도전 패드(153)와 층간 절연층(120) 상에 형성될 수 있다.
도 9a 및 도 9b를 참조하면, 상기 방법은 워드 라인 컷(WLC)과 더미 워드 라인 컷(DWLC)을 형성하고, 희생 패턴(41)을 제거하여 도전성 라인(42)을 형성하고, 및 희생층(114)을 제거하여 오픈 영역(OP)을 형성하는 것 포함할 수 있다.
워드 라인 컷(WLC)과 더미 워드 라인 컷(DWLC)이 제1 캡핑층(130), 층간 절연층(120), 지지층(43), 희생 패턴(41), 및 공통 소스층(40)을 관통하도록 형성될 수 있다. 상기 워드 라인 컷(WLC)과 상기 더미 워드 라인 컷(DWLC)을 형성하는 것은 이방성 식각 공정을 이용할 수 있다.
상기 도전성 라인(42)을 형성하는 것은 워드 라인 컷(WLC)과 더미 워드 라인 컷(DWLC)에 의해 노출된 희생 패턴(41)을 등방성 식각을 이용하여 선택적으로 제거하는 것을 포함할 수 있다. 상기 등방성 식각 공정에 의해 셀 영역(CEL) 내에 배치된 희생 패턴(41)이 제거되고, 공통 소스층(40)의 상면, 지지층(43)의 하면, 및 셀 채널 구조체들(CH)의 측면 일부가 노출될 수 있다. 이후, 희생 패턴(41)이 제거된 공간에 도전성 라인(42)이 형성될 수 있다. 예를 들어, 도전성 라인(42)은 금속, 금속질화물, 금속산화물, 금속실리사이드, 폴리실리콘, 도전서 카본 또는 이들의 조합 중 적어도 하나를 포함할 수 있다.
불순물이 도핑된 도프드 영역 외의 나머지 영역인 언도프드 영역의 희생층(114)이 제거되어 오픈 영역(OP)이 형성될 수 있다. 즉, 희생층(114) 중 P형 불순물이 도핑되지 않은 부분이 선택적으로 제거될 수 있다. 희생층(114) 중 P형 불순물이 도핑된 부분이 잔존하여 내측 패턴(116)이 형성될 수 있다.
도 10a 및 도 10b를 참조하면, 상기 방법은 워드 라인(WL)을 형성하고, 워드 라인 분리층(WC)과 더미 워드 라인 분리층(DWC)을 형성하고, 제2 캡핑층(132)을 형성하고, 비트 라인 플러그(160)를 형성하고, 스트링 선택 라인 분리 패턴(SSC)을 형성하고, 컨택 플러그(CNT)를 형성하고, 및 비트 라인(BL)을 형성하는 것을 포함할 수 있다.
상기 워드 라인(WL)을 형성하는 것은 오픈 영역(OP)에 외측 패턴(118)을 형성하는 것을 포함할 수 있다. 외측 패턴(118)이 오픈 영역(OP)을 채우며, 수직으로 인접하게 배치된 절연층들(112) 사이에 개재될 수 있다. 외측 패턴(118)은 내측 패턴(116)의 측면과 연결될 수 있다. 예를 들어, 외측 패턴(118)은 W, WN, Ti, TiN, Ta, TaN 또는 이들의 조합 중 적어도 하나를 포함할 수 있다.
상기 워드 라인 분리층(WC)이 워드 라인 컷(WLC) 내에 형성되고, 상기 더미 워드 라인 분리층(DWC)이 더미 워드 라인 컷(DWLC) 내에 형성될 수 있다. 워드 라인 분리층(WC)과 더미 워드 라인 분리층(DWC)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합 중 적어도 하나를 포함할 수 있다.
제2 캡핑층(132)이 제1 캡핑층(130) 상에 형성될 수 있다. 비트 라인 플러그(160)가 제1 캡핑층(130)과 제2 캡핑층(132)을 관통하여 도전 패드(153) 상에 형성될 수 있다. 스트링 선택 라인 분리 패턴(SSC)이 스트링 선택 라인(SSL), 스트링 선택 라인 상의 절연층(112), 층간 절연층(120), 제1 캡핑층(130), 및 제2 캡핑층(132)을 관통하여 형성될 수 있다. 제1 캡핑층(130), 제2 캡핑층(132), 및 층간 절연층(120)을 수직으로 관통하고, 외측 패턴(118)의 상면을 노출하는 컨택 홀이 형성된 후, 컨택 홀 내에 컨택 플러그(CNT)가 형성될 수 있다. 비트 라인(BL)이 셀 영역(CEL)에서 제2 캡핑층(132) 상에 형성되며, 비트 라인 플러그(160)와 연결될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시 예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
10 기판 PS 주변 회로층
20 트랜지스터 32 주변 회로 배선
34 주변 절연층 40 공통 소스층
41 희생 패턴 42 도전성 라인
op 개구부 43 지지층
110 몰드 스택 112 절연층
114 희생층 120 층간 절연층
H1 채널 홀 H2 더미 채널 홀
140 정보 저장 패턴 151 채널 패턴
152 매립 절연 패턴 153 도전 패드
130 제1 캡핑층 132 제2 캡핑층
140 비트 라인 플러그 BL 비트 라인
DOS 외측면 DIS 내측면
R1, R2 리세스 WL 워드 라인
116 내측 패턴 116C 셀 내측 패턴
116D 더미 내측 패턴 118 외측 패턴
SSL 스트링 선택 라인
SSC 스트링 선택 라인 분리 패턴

Claims (20)

  1. 셀 영역과 연장 영역을 포함하는 기판;
    상기 기판 상에 교대로 적층되는 절연층들 및 워드 라인들을 포함하는 셀 스택;
    상기 셀 스택을 수직으로 관통하는 채널 구조체들;
    상기 셀 스택을 수직으로 관통하며, 로우 방향으로 연장되는 워드 라인 분리층;
    상기 연장 영역에서 상기 워드 라인에 수직으로 연결되는 컨택 플러그; 및
    상기 채널 구조체들 상에서 컬럼 방향으로 연장되는 비트 라인을 포함하고,
    상기 워드 라인은,
    폴리 실리콘을 포함하는 내측 패턴; 및
    메탈을 포함하는 외측 패턴을 포함하고,
    상기 외측 패턴은 상기 내측 패턴의 외측면을 감싸고,
    상기 채널 구조체들은 상기 내측 패턴을 수직으로 관통하고,
    상기 컨택 플러그는 상기 외측 패턴 상에 배치되는 3차원 메모리 소자.
  2. 제1항에 있어서,
    상기 외측 패턴은,
    외측면이 상기 워드 라인 분리층에 접촉하는 3차원 메모리 소자.
  3. 제1항에 있어서,
    상기 외측 패턴의 일부는,
    상기 내측 패턴과 상기 워드 라인 분리층과 사이에 개재되는 3차원 메모리 소자.
  4. 제1항에 있어서,
    상기 내측 패턴은,
    상기 채널 구조체들을 감싸고, 상기 채널 구조체들의 사이를 채우는 3차원 메모리 소자.
  5. 제1항에 있어서,
    상기 내측 패턴의 폴리 실리콘은,
    p형 불순물이 도핑되고,
    상기 외측 패턴은,
    텅스텐을 포함하는 3차원 메모리 소자.
  6. 제1항에 있어서,
    상기 내측 패턴은,
    상기 워드 라인 분리층과 이격되는 3차원 메모리 소자.
  7. 제1항에 있어서,
    상기 내측 패턴은,
    상기 셀 영역 내에 배치되는 셀 내측 패턴; 및
    상기 연장 영역 내에 배치되는 더미 내측 패턴들을 포함하는 3차원 메모리 소자.
  8. 제7항에 있어서,
    상기 3차원 메모리 소자는:
    상기 연장 영역 내에서 상기 셀 스택을 수직으로 관통하는 더미 채널 구조체들을 더 포함하고,
    상기 더미 내측 패턴들은,
    상기 더미 채널 구조체들을 각각 둘러싸는 3차원 메모리 소자.
  9. 제7항에 있어서,
    상기 셀 내측 패턴은,
    올록볼록한 형상의 외측면을 갖는3차원 메모리 소자.
  10. 제7항에 있어서,
    상기 외측 패턴은,
    상기 셀 내측 패턴을 향하여 돌출되는 돌출부를 포함하는 3차원 메모리 소자.
  11. 셀 영역 및 연장 영역을 포함하는 기판;
    상기 기판 상에 교대로 적층된 절연층들 및 워드 라인들을 포함하는 셀 스택, 상기 셀 스택은 상기 연장 영역 내에서 계단 구조를 갖고;
    상기 셀 영역 내에서 상기 셀 스택을 수직으로 관통하는 셀 채널 구조체들; 및
    상기 연장 영역 내에서 상기 셀 스택을 수직으로 관통하는 더미 채널 구조체들을 포함하고,
    상기 워드 라인들은,
    내측 패턴들 및 상기 내측 패턴들의 외측면들을 감싸는 외측 패턴들을 포함하고,
    상기 셀 영역 내에서 상기 내측 패턴들은 통합된 플레이트 모양을 갖고,
    상기 연장 영역 내에서 상기 내측 패턴들은 상기 셀 채널 구조체들을 감싸는 디스크 모양을 갖는 3차원 메모리 소자.
  12. 제11항에 있어서,
    상기 내측 패턴은,
    p형 불순물이 도핑된 폴리 실리콘을 포함하고,
    상기 외측 패턴은,
    메탈을 포함하는 외측 패턴을 포함하는 3차원 메모리 소자.
  13. 제11항에 있어서,
    상기 3차원 메모리 소자는:
    상기 셀 스택을 수직으로 관통하며, 로우 방향으로 연장되는 워드 라인 분리층; 및
    상기 연장 영역에서 상기 외측 패턴들에 수직으로 연결되는 컨택 플러그를 포함하는 3차원 메모리 소자.
  14. 제13항에 있어서,
    상기 외측 패턴은,
    상기 워드 라인 분리층에 접촉하는 3차원 메모리 소자.
  15. 제13항에 있어서,
    상기 내측 패턴은,
    상기 워드 라인 분리층과 이격되는 3차원 메모리 소자.
  16. 기판 상에 절연층들과 희생층들을 포함하는 몰드 스택을 형성하는 것;
    상기 몰드 스택을 수직으로 관통하는 셀 채널 구조체들과 더미 채널 구조체들을 형성하는 것;
    상기 몰드 스택을 관통하여, 로우 방향으로 연장되는 워드 라인 분리층을 형성하는 것;
    상기 희생층들의 일부를 불순물로 도핑하고, 상기 희생층들의 다른 일부를 제거하여 상기 절연층들 사이에 배치되는 워드 라인들을 형성하는 것;
    상기 워드 라인에 연결되는 컨택 플러그를 형성하는 것; 및
    상기 셀 채널 구조체 상에 비트 라인을 형성하는 것을 포함하고,
    상기 워드 라인들을 형성하는 것은,
    상기 셀 채널 구조체들과 상기 더미 채널 구조체들을 감싸는 내측 패턴들을 형성하는 것; 및
    상기 내측 패턴들을 감싸고, 상기 워드 라인 분리층에 접촉하는 외측 패턴들을 형성하는 것을 포함하는 3차원 메모리 소자 제조 방법.
  17. 제16항에 있어서,
    상기 워드 라인들을 형성하는 것은,
    상기 몰드 스택을 수직으로 관통하는 채널 홀과 더미 채널 홀을 형성하는 것; 및
    상기 채널 홀과 상기 더미 채널 홀을 통해 상기 몰드 스택의 일부를 p형 불순물로 도핑하여 도프드 영역과 언도프드 영역을 형성하는 것을 포함하는 3차원 메모리 소자 제조 방법.
  18. 제17항에 있어서,
    상기 p형 불순물로 도핑하는 것은,
    기상 도핑 공정(Gas Phase Doping) 공정을 이용하는 것을 포함하는 3차원 메모리 소자 제조 방법.
  19. 제17항에 있어서,
    상기 외측 패턴을 형성하는 것은,
    상기 몰드 스택을 수직으로 관통하며, 로우 방향으로 길게 연장되는 워드 라인 컷을 형성하는 것;
    상기 언도프드 영역의 상기 희생층을 제거하여 오픈 영역을 형성하는 것; 및
    상기 오픈 영역을 메탈 물질로 채우는 것을 포함하는 3차원 메모리 소자 제조 방법.
  20. 제17항에 있어서,
    상기 컨택 플러그를 형성하는 것은,
    상기 몰드 스택 상에 층간 절연층을 형성하는 것; 및
    상기 층간 절연층을 수직으로 관통하며 상기 외측 패턴의 상면을 일부 노출하는 컨택 홀을 형성하는 것을 포함하는 3차원 메모리 소자 제조 방법.
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