KR20150087721A - 수직형 메모리 장치 및 그 제조 방법 - Google Patents

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Abstract

수직형 메모리 장치 및 수직형 메모리 장치의 제조 방법을 개시한다. 상기 수직형 메모리 장치는 기판, 복수 개의 채널들, 전하 저장막 구조물, 게이트 전극들 및 복수 개의 지지부들을 구비한다. 상기 기판은 교대로 반복되어 배치된 제1 영역들 및 제2 영역들을 포함한다. 상기 복수 개의 채널들은 상기 기판의 상기 제1 영역 내에 배치되며, 기판 상면에 수직한 제1 방향을 따라 연장된다. 상기 전하 저장막 구조물은 상기 기판의 상기 제1 영역 내에 배치되며, 상기 기판의 상면에 평행한 제2 방향을 따라 상기 각 채널들의 측벽 상에 적층된다. 상기 복수 개의 게이트 전극들은 상기 기판의 상기 제1 영역 내에 배치되며, 상기 각 전하 저장막 구조물들의 측벽 상에 상기 제1 방향을 따라 서로 이격되도록 배치된다. 상기 지지부들은 상기 기판의 상기 제2 영역 내에 배치되며, 적어도 하나의 상기 게이트 전극들과 접촉하며, 상기 제2 방향에 수직한 제3 방향을 따라 서로 이격되어 배치된다.

Description

수직형 메모리 장치 및 그 제조 방법{VERTICAL MEMORY DEVICES AND METHODS OF MANUFACTURING THE SAME}
본 발명은 수직형 메모리 장치 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은 수직 채널을 갖는 불휘발성 메모리 장치 및 그 제조 방법에 관한 것이다.
수직형 불휘발성 메모리 장치의 제조 방법에서, 기판 상에 절연막과 희생막을 교대로 반복적으로 적층하고, 상기 절연막들과 희생막들을 관통하는 홀들을 형성한 후, 상기 홀들을 채우는 채널을 형성한다. 이후, 상기 절연막들과 희생막들을 관통하는 개구를 형성하고, 상기 개구에 의해 노출된 상기 희생막들을 제거하여 상기 채널을 노출시키는 갭을 형성한 후, 상기 갭을 채우도록 ONO 막 및 게이트 전극을 포함하는 게이트 구조물을 형성한다.
이때, 상기 개구(word line cut)를 형성하는 식각 공정 및 상기 갭을 형성하는 식각 공정에서 상기 절연막들이 기울어지거나 변형되는 문제가 발생할 수 있다. 상기 절연막들이 변형되는 경우, 상기 채널들의 위치가 변화하여 이후 공정에서 오정렬(mis-alignment)이 발생할 수 있다.
본 발명의 일 목적은 향상된 신뢰성을 갖는 수직형 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 향상된 신뢰성을 갖는 수직형 메모리 장치를 제조하는 방법을 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 수직형 메모리 장치는 기판, 복수 개의 채널들, 전하 저장막 구조물, 게이트 전극들 및 복수 개의 지지부들을 구비한다. 상기 기판은 교대로 반복되어 배치된 제1 영역들 및 제2 영역들을 포함한다. 상기 복수 개의 채널들은 상기 기판의 상기 제1 영역 내에 배치되며, 기판 상면에 수직한 제1 방향을 따라 연장된다. 상기 전하 저장막 구조물은 상기 기판의 상기 제1 영역 내에 배치되며, 상기 기판의 상면에 평행한 제2 방향을 따라 상기 각 채널들의 측벽 상에 적층된다. 상기 복수 개의 게이트 전극들은 상기 기판의 상기 제1 영역 내에 배치되며, 상기 각 전하 저장막 구조물들의 측벽 상에 상기 제1 방향을 따라 서로 이격되도록 배치된다. 상기 지지부들은 상기 기판의 상기 제2 영역 내에 배치되며, 적어도 하나의 상기 게이트 전극들과 접촉하며, 상기 제2 방향에 수직한 제3 방향을 따라 서로 이격되어 배치된다.
예시적인 실시예들에 있어서, 상기 제1 영역들 및 상기 제2 영역들은 상기 제2 방향을 따라 교대로 반복되어 배치되며, 각각의 상기 제1 영역들 및 상기 제2 영역들은 상기 제2 방향에 수직한 제3 방향을 따라 연장될 수 있다.
예시적인 실시예들에 있어서, 상기 지지부는 상기 제2 방향으로 상기 제2 영역의 폭과 실질적으로 동일한 폭을 가지며, 상기 제3 방향으로 상기 제2 영역의 폭과 실질적으로 동일하거나 상기 제2 영역의 폭보다 큰 길이를 갖는 사각형 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 전극은 상기 기판의 상면으로부터 순차적으로 배치된 그라운드 선택 라인(GSL), 워드 라인 및 스트링 선택 라인(SSL)을 포함하고, 상기 지지부의 저면은 상기 SSL의 저면보다 낮고, 상기 워드 라인의 상면보다 높을 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 전극은 상기 기판의 상면으로부터 순차적으로 배치된 그라운드 선택 라인(GSL), 워드 라인 및 스트링 선택 라인(SSL)을 포함하고, 상기 지지부의 저면은 상기 SSL의 상면과 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 지지부는 실리콘 산화물 또는 폴리 실리콘을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 지지부는 제2 지지부 및 상기 제2 지지부의 측벽 및 저면을 둘러싸는 제1 지지부를 포함하며, 상기 제1 지지부는 실리콘 산화물을 포함하고, 상기 제2 지지부는 폴리 실리콘을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 방향으로 상기 게이트 전극들 사이에 배치되는 절연막 패턴들을 더 포함하며, 상기 지지부는 상기 절연막 패턴들의 측벽과 접촉하며, 상기 절연막 패턴들을 지지할 수 있다.
예시적인 실시예들에 있어서, 상기 기판의 상부에 배치되며, 상기 제2 영역 내에서 상기 제3 방향을 따라 연장되는 불순물 영역을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 영역 내에서 상기 제1 방향으로 연장되어, 상기 불순물 영역의 상면과 직접적으로 접촉하는 저면을 갖는 콘택을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 콘택은 상기 지지부를 관통할 수 있다.
상술한 본 발명의 다른 일 목적을 달성하기 위하여, 수직형 메모리 장치의 제조 방법에 있어서, 교대로 반복되어 배치된 제1 영역들 및 제2 영역들을 포함하는 기판 상에 절연막들 및 희생막들을 교대로 반복적으로 형성한다. 상기 제2 영역 내에 배치되며, 상기 절연막들 및 상기 희생막들의 측벽과 접촉하는 지지부를 형성한다. 상기 절연막들 및 상기 희생막들을 부분적으로 제거하여, 상기 기판의 상면을 노출시키는 복수의 홀들을 상기 제1 영역 내에 형성한다. 상기 각 홀들을 매립하는 전하 저장막 구조물 및 채널을 순차적으로 형성한다. 상기 제2 영역 내에 배치된 상기 절연막들 및 상기 희생막들을 부분적으로 제거하여, 상기 기판의 상면을 노출시키는 개구를 형성한다. 상기 희생막들을 제거하여 상기 전하 저장막 구조물의 측벽을 노출시키는 복수 개의 갭들을 형성한다. 상기 각 갭들을 채우는 게이트 전극을 형성한다.
예시적인 실시예들에 있어서, 상기 개구를 형성하는 단계 및 상기 갭들을 형성하는 단계에서, 상기 지지부는 상기 절연막들이 기울어지는 것을 방지할 수 있다.
예시적인 실시예들에 있어서, 상기 개구를 형성하는 단계는 상기 지지부와 중첩되지 않은 기판의 상면을 노출시킬 수 있다.
예시적인 실시예들에 있어서, 상기 지지부를 형성하는 단계는 실리콘 산화물 또는 폴리 실리콘을 사용할 수 있다.
전술한 바와 같이 본 발명의 실시예들에 따르면, 수직형 메모리 장치는 기판의 제2 영역(즉, 워드 라인 컷 영역) 내에 배치되며, 제3 방향을 따라 서로 이격되어 배치되는 복수 개의 지지부들을 포함할 수 있다. 상기 지지부는 인접하는 제1 절연막 패턴들 및 채널들을 지지하는 역할을 수행할 수 있다. 즉, 워드 라인 컷 공정 또는 게이트 전극들이 배치되는 공간을 확보하기 위한 식각 공정에서 상기 제1 절연막 패턴 및 상기 채널들이 기울어지거나 변형되는 것을 방지할 수 있다. 이에 따라, 이후 공정들에서 미스얼라인(mis-alignment)을 방지할 수 있으며, 신뢰성 있는 수직형 메모리 장치가 제조된다.
도 1 내지 도 4는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 사시도, 수직 단면도, 수평 단면도 및 확대된 사시도이다.
도 5 및 도 6은 다른 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 수직 단면도 및 수평 단면도이다.
도 7 및 도 8은 다른 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 수직 단면도 및 수평 단면도이다.
도 9 및 도 10은 다른 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 수직 단면도 및 수평 단면도이다.
도 11 내지 도 31은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 수평 단면도들 및 수직 단면도들이다.
도 32 내지 도 36은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 수평 단면도들 및 수직 단면도들이다.
도 37 내지 도 41은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 수평 단면도들 및 수직 단면도들이다.
도 42 내지 도 50은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 수평 단면도들 및 수직 단면도들이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 수직형 메모리 장치 및 그 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 패턴들 또는 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 기판, 각 층(막), 영역, 전극, 구조물들 또는 패턴들 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 직접 기판, 각 층(막), 영역, 구조물 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴들 또는 다른 구조물이 기판 상에 추가적으로 형성될 수 있다. 또한, 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들이 "제1", "제2" 및/또는 "예비"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들을 구분하기 위한 것이다. 따라서 "제1", "제2" 및/또는 "예비"는 각 층(막), 영역, 전극, 패턴들 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
도 1 내지 도 4은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 사시도, 수평 단면도, 수직 단면도 및 확대된 사시도이다. 도 1는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 사시도이고, 도 2는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위해서 도 1의 라인 III-III'을 따라 자른 수평 단면도이다. 도 3는 도 2의 라인 IV-IV'을 따라 자른 수직 단면도(A) 및 상기 수평 단면도들의 라인 V-V'을 따라 자른 수직 단면도(B)를 포함하고, 도 4는 예시적인 실시예들에 따른 수직형 메모리 장치의 일부를 확대한 사시도이다.
한편, 상기 도면들에서 기판 상면에 수직한 방향을 제1 방향, 상기 기판 상면에 평행하면서 서로 수직한 두 방향들을 각각 제2 및 제3 방향으로 정의한다. 전술한 방향에 대한 정의는 이후 모든 도면들에서 동일하다.
도 1 내지 도 4를 참조하면, 상기 수직형 메모리 장치는 기판(100) 상에 각각 상기 제1 방향을 따라 연장되는 복수 개의 채널들(180)과, 각 채널들(180)의 외측벽을 둘러싸도록 적층된 전하 저장막 구조물(160)과, 각 채널들(180)의 일부 외측벽을 둘러싸도록 각 전하 저장막 구조물들(160)의 외측벽 상에 적층된 게이트 전극들(242, 244, 246)을 포함한다. 한편, 상기 수직형 메모리 장치는 채널들(180)에 전기적으로 연결된 비트 라인 콘택(290) 및 비트 라인(295)을 더 포함할 수 있으며, 게이트 전극들(242, 244, 246) 사이에 배치된 제1 절연막 패턴(115) 및 이들을 지지하는 지지부(135)를 포함할 수 있다.
기판(100)은 예를 들어 실리콘, 게르마늄과 같은 반도체 물질을 포함할 수 있다. 기판(100)은 제1 영역(I) 및 제2 영역(II)으로 구분될 수 있다. 예시적인 실시예들에 있어서, 제1 영역(I)은 이후 채널들(180) 및 게이트 전극들(242, 244, 246)이 배치될 수 있는 셀 영역일 수 있으며, 제2 영역(II)은 게이트 전극들(242, 244, 246)을 분리하기 위한 워드 라인 컷(word line cut) 영역일 수 있다. 제1 영역(I) 및 제2 영역(II)은 각기 상기 제3 방향을 따라 연장될 수 있으며, 상기 제2 방향을 따라서 서로 교대로 반복되어 배치될 수 있다.
각 채널들(180)은 기판(100)의 제1 영역(I) 상에서 상기 제1 방향을 따라 연장될 수 있다. 예시적인 실시예들에 있어서, 채널들(180)은 필러(pillar) 형상을 가질 수 있다. 이와 달리, 채널들(180)은 중앙부가 비어있는 컵 형상을 가질 수 있으며, 채널들(180)의 내벽에 의해 정의되는 공간은 절연 물질로 채워질 수 있다. 예를 들어, 채널들(180)은 불순물이 도핑되거나 또는 도핑되지 않은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있다.
예시적인 실시예들에 있어서, 채널들(180)은 기판(100)의 제1 영역(I) 내에서 상기 제2 방향 및 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 예를 들어, 채널들(180)은 전체적으로 상기 제3 방향을 기준으로 지그재그(zigzag)로 배열되어 채널 어레이(channel array)를 형성할 수 있다. 즉, 상기 채널 어레이는 상기 제2 방향을 따라 배치된 복수 개의 채널 열(channel columns)들을 포함하여, 상기 채널 열은 각기 상기 제3 방향을 따라 배치된 복수 개의 채널들을 포함할 수 있다. 도 1에서, 상기 채널 어레이는 4개의 홀 열들을 포함하는 것으로 도시되었으나, 본 발명은 이에 의해서 제한되지 않는다. 예를 들어, 상기 채널 어레이는 각기 3개 내지 5개의 채널 열들을 포함할 수 있다.
도 3 및 4을 참조하면, 각 채널들(180)의 외측벽에 위치하는 전하 저장막 구조물(160)은 순차적으로 적층된 터널 절연막 패턴(166), 전하 저장막 패턴(164) 및 제1 블로킹막 패턴(162)을 포함할 수 있다. 구체적으로, 터널 절연막 패턴들(166), 전하 저장막 패턴들(164) 및 제1 블로킹막 패턴들(162)은 각 채널들(180)의 외측벽 및 저면을 둘러쌀 수 있다. 예시적인 실시예들에 있어서, 전하 저장막 구조물들(160)도 각기 채널들(180)에 대응하여 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 터널 절연막 패턴들(166)은 실리콘 산화물과 같은 산화물을 포함할 수 있고, 전하 저장막 패턴들(164)은 실리콘 질화물과 같은 질화물을 포함할 수 있으며, 제1 블로킹막 패턴들(162)은 실리콘 산화물과 같은 산화물을 포함할 수 있다.
한편, 각 채널들(180)의 하부에는 기판(100) 상면에 접촉하는 반도체 패턴(150)이 형성될 수 있다. 반도체 패턴(150)은 전하 저장막 구조물(160)을 관통하는 돌출부를 통해서 각각의 채널들(180)과 접촉할 수 있다. 예시적인 실시예들에 있어서, 채널들(180)이 저면에 돌출부(175)를 가짐에 따라, 이에 대응하여 반도체 패턴(150)은 상면에 오목부를 가질 수 있다. 예를 들어, 반도체 패턴(150)은 불순물이 도핑되거나 또는 도핑되지 않은 폴리실리콘, 단결정 실리콘, 폴리게르마늄 혹은 단결정 게르마늄을 포함할 수 있다.
또한, 각 채널들(180) 상부에는 패드(190)가 추가적으로 배치될 수 있다. 예시적인 실시예들에 있어서, 패드(190)는 불순물이 도핑되거나 또는 도핑되지 않은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있다. 복수의 채널들(180)이 상기 채널 어레이를 구성함에 따라, 복수의 패드들(180)은 패드 어레이를 구성할 수 있다.
다시 도 3 및 도 4를 참조하면, 전하 저장막 구조물(160)(즉, 제1 블로킹막 패턴들(162))의 측벽에 상기 제1 방향을 따라 복수 개로 형성되는 제1 절연막 패턴들(115)이 배치될 수 있다. 예를 들어, 제1 절연막 패턴들(115)은 실리콘 산화물을 포함할 수 있다. 또한, 복수 개의 제1 절연막 패턴들(115) 사이의 공간은 갭으로 정의할 수 있다.
제2 블로킹막 패턴들(238)은 상기 갭에 의해 노출된 제1 블로킹막 패턴들(162)의 외측벽을 둘러쌀 수 있다. 이에 따라, 채널들(180)의 일부 외측벽도 제2 블로킹막 패턴(238)에 의해 둘러싸일 수 있다. 제2 블로킹막 패턴(238)은 또한 상기 갭의 내벽 상에도 형성될 수 있으며, 이에 따라 상단 및 하단이 상기 제2 및 제3 방향을 따라 연장될 수 있다. 제2 블로킹막 패턴(238)은 예를 들어, 알루미늄 산화물 또는 실리콘 산화물과 같은 절연 물질을 포함할 수 있다. 다른 예시적인 실시예에 있어서, 제2 블로킹막 패턴(238)은 생략될 수도 있다.
게이트 전극(242, 244, 246)은 상기 갭 내부를 채우도록 제2 블로킹막 패턴(238) 상에 형성될 수 있다. 예시적인 실시예들에 있어서, 게이트 전극(242, 244, 246)은 기판(100)의 제1 영역(I) 내에 배치될 수 있으며, 상기 제3 방향을 따라 연장될 수 있다.
게이트 전극(242, 244, 246)은 상기 제1 방향을 따라 순차적으로 형성된 그라운드 선택 라인(Ground Selection Line: GSL)(246), 워드 라인(242) 및 스트링 선택 라인(String Selection Line: SSL)(244)을 포함할 수 있다.
각 GSL(246), 워드 라인(242) 및 SSL(244)은 1개 혹은 복수 개의 층에 형성될 수 있다. 본 실시예에서, 각 GSL(246) 및 SSL(244)은 1개의 층에 형성되고, 워드 라인(242)은 GSL(246)과 SSL(244) 사이에 4개의 층으로 형성된다. 하지만, 예를 들어, 각 GSL(246) 및 SSL(244)은 2개의 층에 형성되고, 워드 라인(242)은 2개, 8개, 16개, 24개 또는 32개의 층에 형성될 수도 있다.
예시적인 실시예들에 따르면, 게이트 전극(242, 244, 246)은 금속 또는 금속실리사이드(metal silicide)을 포함할 수 있다. 예를 들어, 게이트 전극(242, 244, 246)은 텅스텐, 티타늄, 탄탈륨, 백금 등의 전기 저항이 낮은 금속 또는 니켈 실리사이드(NiSix)와 같은 금속 실리아시드를 포함할 수 있다.
이에 따라, 각 채널들(180), 각 전하 저장막 구조물들(160) 및 게이트 전극들(242, 244, 246)은 메모리 셀을 정의할 수 있다. 상기 메모리 셀들은 채널(180)의 측벽 상에 배치되며, 상기 제1 방향을 따라 복수 개로 형성될 수 있다.
다시 도 2 및 도 3을 참조하면, 기판(100)의 제2 영역(II) 내에는 제1 불순물 영역(105), 제4 절연막 패턴(250) 및 지지부(135) 등이 배치될 수 있다.
제1 불순물 영역(105)은 제2 영역(II) 내에서 기판(100)의 상부에 배치될 수 있다. 제1 불순물 영역(105)은 제2 영역(II)을 따라 상기 제3 방향으로 연장될 수 있으며, 공통 소스 라인(Common Source Line: CSL)의 역할을 수행할 수 있다. 예시적인 실시예들에 있어서, 제1 불순물 영역(105)은 인, 비소와 같은 n형 불순물을 포함할 수 있다.
제4 절연막 패턴(250)은 기판(100)의 제2 영역(II) 내에서 게이트 전극들(242, 244, 246) 사이에 배치될 수 있다. 즉, 제4 절연막 패턴(250)은 하나의 제1 영역(I) 내에 배치된 게이트 전극들(242, 244, 246)과 이에 인접한 제1 영역(I) 내에 배치된 게이트 전극들(242, 244, 246) 사이에 배치되어, 이들을 구분하는 역할을 수행한다.
제4 절연막 패턴(250)은 상기 제2 방향으로 제2 영역(II)의 폭과 동일한 폭을 가질 수 있으며, 상기 제3 방향으로 제2 영역(II)의 폭보다 큰 길이를 가질 수 있다. 한편, 제4 절연막 패턴(250)의 저면은 기판(100)의 상면과 직접적으로 접촉할 수 있으며, 제4 절연막 패턴(250)의 상면은 패드(190)의 상면과 동일한 높이를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제3 방향을 따라 복수 개의 제4 절연막 패턴들(250)이 배치될 수 있다. 또한, 각각의 제4 절연막 패턴들(250)은 상기 제3 방향을 따라 서로 이격되어 배치될 수 있다.
한편, 콘택(260)은 제4 절연막 패턴(250)을 관통하여 제1 불순물 영역(105)과 접촉하도록 배치될 수 있다. 즉, 콘택(260)의 측벽은 제4 절연막 패턴(250)에 의해서 둘러싸여 있으며, 콘택(260)의 저면은 제1 불순물 영역(105)과 접촉하며, 콘택(260)의 상면은 배선(270)과 접촉할 수 있다. 예시적인 실시예들에 있어서, 콘택(260)은 CSL 콘택으로 역할을 수행할 수 있다.
다시 도 1 내지 도 3을 참조하면, 지지부(135)는 제2 영역(II) 내에서 제4 절연막 패턴들(250) 사이에 배치될 수 있다.
예시적인 실시예들에 있어서, 지지부(135)는 상기 제2 방향으로 제2 영역(II)의 폭과 동일한 폭을 가질 수 있으며, 상기 제3 방향으로 제2 영역(II)의 폭과 동일하거나 상기 폭보다 큰 길이를 가질 수 있다. 이에 따라, 지지부(135)는 상기 제1 방향에서 볼 때, 정사각형 형상 또는 직사각형 형상을 가질 수 있다.
또한, 지지부(135)의 상면은 패드(190)의 상면과 동일한 높이를 가질 수 있으며, 지지부(135)의 하면은 워드 라인(242)의 상면보다 높고, SSL(244)의 저면보다 낮을 수 있다. 이에 따라, 지지부(135)는 제2 영역(II) 내에서 SSL(244)를 관통하도록 배치될 수 있다.
예시적인 실시예들에 있어서, 복수 개의 지지부(135)는 상기 제3 방향을 따라 서로 이격되어 배치될 수 있다. 도 2에서, 상기 제3 방향을 따라 서로 인접하여 배치된 지지부들(135) 사이의 거리는 제2 영역(II)의 폭의 약 4배인 것으로 도시되었으나, 본 발명은 이에 의해서 제한되지 않는다. 예를 들어, 서로 인접하여 배치된 지지부들(135) 사이의 거리는 제2 영역(II)의 폭의 약 10배 내지 약 200배 사이일 수 있다.
지지부(135)는 인접하는 제1 절연막 패턴(115)을 지지하는 역할을 수행할 수 있다. 즉, 제4 절연막 패턴(250) 또는 게이트 전극들(242, 244, 246)이 배치되는 공간을 확보하기 위한 식각 공정(도 22 내지 도 24 참조)에서 제1 절연막 패턴(115) 및 채널(180)이 기울어지거나 변형되는 것을 방지할 수 있다. 이에 따라, 이후 배치되는 비트 라인 콘택(290)과 채널(180)(구체적으로, 패드(190)) 사이의 미스얼라인(mis-alignment)을 방지할 수 있다.
예시적인 실시예들에 있어서, 지지부(135)는 실리콘 산화물 또는 폴리 실리콘을 포함할 수 있다. 다만, 지지부(135)의 절연 물질은 이에 의해서 제한되지 않으며, 다른 물질을 포함할 수도 있다.
다시 도 3을 참조하면, 비트 라인들(295)은 비트 라인 콘택들(290)에 의해 채널들(180) 및 패드들(190)에 전기적으로 연결될 수 있다. 비트 라인들(295)은 금속, 금속 질화물, 도핑된 폴리실리콘 등을 포함할 수 있다.
예시적인 실시예들에 따르면, 비트 라인들(295)은 상기 제2 방향으로 연장되며, 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 비트 라인 콘택들(290)은 제5 절연막(280)을 관통할 수 있다. 비트 라인 콘택(290)은 금속, 금속 질화물, 도핑된 폴리실리콘 등을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 수직형 메모리 장치는 기판(100)의 제2 영역(II) 내에 배치되며, 상기 제3 방향을 따라 서로 이격되어 배치되는 복수 개의 지지부(135)을 포함할 수 있다. 지지부(135)는 인접하는 제1 절연막 패턴(115)을 지지하는 역할을 수행할 수 있다. 즉, 제4 절연막 패턴(250) 또는 게이트 전극들(242, 244, 246)이 배치되는 공간을 확보하기 위한 식각 공정(도 22 내지 도 24 참조)에서 제1 절연막 패턴(115) 및 채널(180)이 기울어지거나 변형되는 것을 방지할 수 있다. 이에 따라, 이후 배치되는 비트 라인 콘택(290)과 채널(180)(구체적으로, 패드(190)) 사이의 미스얼라인(mis-alignment)을 방지할 수 있다.
도 5 및 도 6은 다른 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 수직 단면도 및 수평 단면도이다. 도 5 및 도 6에 도시된 수직형 메모리 장치는 콘택(262)의 위치를 제외하면, 도 1 내지 도 4에 도시된 수직형 메모리 장치와 실질적으로 동일하거나 유사하다.
도 5 및 도 6을 참조하면, 상기 수직형 메모리 장치는 기판(100) 상에 각각 상기 제1 방향을 따라 연장되는 복수 개의 채널들(180)과, 각 채널들(180)의 외측벽을 둘러싸도록 적층된 전하 저장막 구조물(160)과, 각 채널들(180)의 일부 외측벽을 둘러싸도록 각 전하 저장막 구조물들(160)의 외측벽 상에 적층된 게이트 전극들(242, 244, 246)을 포함한다. 한편, 상기 수직형 메모리 장치는 채널들(180)에 전기적으로 연결된 비트 라인 콘택(290) 및 비트 라인(295)을 더 포함할 수 있으며, 게이트 전극들(242, 244, 246) 사이에 배치된 제1 절연막 패턴(115) 및 이들을 지지하는 지지부(135)를 포함할 수 있다.
지지부(135)는 제2 영역(II) 내에 배치될 수 있으며, 도 1 내지 도 4를 참조로 설명한 지지부(135)와 실질적으로 동일하거나 유사할 수 있다.
한편, 콘택(262)은 지지부(135), 게이트 전극들(242, 246) 및 제1 절연막 패턴들(115)을 관통하여 제1 불순물 영역(105)과 접촉하도록 배치될 수 있다. 즉, 콘택(262)의 상부 측벽은 지지부(135)에 의해서 둘러싸여 있으며, 콘택(260)의 하부 측벽은 게이트 전극들(242, 246) 및 제1 절연막 패턴들(115)에 의해서 둘러쌓일 수 있다. 또한, 콘택(260)의 저면은 제1 불순물 영역(105)과 접촉하며, 콘택(260)의 상면은 배선(270)과 접촉할 수 있다. 예시적인 실시예들에 있어서, 콘택(260)은 CSL 콘택으로 역할을 수행할 수 있다.
예시적인 실시예들에 있어서, 콘택(262)을 형성하기 위한 식각 공정 및 증착 공정에서, 콘택(262)에 인접하게 배치된 채널(180)들의 전기적 특성이 변경될 수 있다. 이에 따라, 콘택(262)에 인접하게 배치된 채널(180)은 메모리 소자로 작동하지 않는 더미 채널일 수 있다. 한편, 지지부(135)에 인접하게 배치된 채널(180)도 메모리 소자로 작동하지 않은 더미 채널일 수 있다. 예시적인 실시예들에 따라, 콘택(262)이 지지부(135)와 중첩되도록 배치되는 경우에, 상기 더미 채널의 수를 감소시킬 수 있으며, 이에 따라 상기 수직형 메모리 장치의 집적도가 증가할 수 있다.
도 7 및 도 8은 다른 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 수직 단면도 및 수평 단면도이다. 도 5 및 도 6에 도시된 수직형 메모리 장치는 지지부(138)를 제외하면, 도 1 내지 도 4에 도시된 수직형 메모리 장치와 실질적으로 동일하거나 유사하다.
도 7 및 도 8을 참조하면, 상기 수직형 메모리 장치는 기판(100) 상에 각각 상기 제1 방향을 따라 연장되는 복수 개의 채널들(180)과, 각 채널들(180)의 외측벽을 둘러싸도록 적층된 전하 저장막 구조물(160)과, 각 채널들(180)의 일부 외측벽을 둘러싸도록 각 전하 저장막 구조물들(160)의 외측벽 상에 적층된 게이트 전극들(242, 244, 246)을 포함한다. 한편, 상기 수직형 메모리 장치는 채널들(180)에 전기적으로 연결된 비트 라인 콘택(290) 및 비트 라인(295)을 더 포함할 수 있으며, 게이트 전극들(242, 244, 246) 사이에 배치된 제1 절연막 패턴(115) 및 이들을 지지하는 지지부(138)를 포함할 수 있다.
지지부(138)는 제2 영역(II) 내에서 제4 절연막 패턴들(250) 사이에 배치될 수 있다. 예시적인 실시예들에 있어서, 지지부(138)는 상기 제2 방향으로 제2 영역(II)의 폭과 동일한 폭을 가질 수 있으며, 상기 제3 방향으로 제2 영역(II)의 폭과 동일하거나 상기 폭보다 큰 길이를 가질 수 있다. 이에 따라, 지지부(138)는 상기 제1 방향에서 볼 때, 정사각형 형상 또는 직사각형 형상을 가질 수 있다.
또한, 지지부(138)의 상면은 패드(190)의 상면과 동일한 높이를 가질 수 있으며, 지지부(138)의 하면은 워드 라인(242)의 상면보다 높고, SSL(244)의 하면보다 낮을 수 있다. 이에 따라, 지지부(138)는 제2 영역(II) 내에서 SSL(244)를 관통하도록 배치될 수 있다.
지지부(138)는 제1 지지부(136) 및 제2 지지부(137)를 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 지지부(136)는 제2 지지부(137)의 측벽 및 저면을 둘러싸도록 배치될 수 있다. 이에 따라, 제2 지지부(137)는 제4 절연막 패턴(250) 및 제1 절연막 패턴(115) 등과 접촉할 수 있으며, 제1 지지부(136)는 지지부(138)의 50% 이상의 부피를 차지할 수 있다.
예시적인 실시예들에 있어서, 제1 지지부(136) 및 제2 지지부(137)는 서로 다른 물질을 포함할 수 있다. 예를 들어, 제1 지지부(136)는 실리콘 산화물을 포함하며, 제2 지지부(137)는 실리콘 질화물을 포함할 수 있다. 이에 따라, 제1 지지부(136)는 지지부(138)가 상기 수직형 메모리 장치를 제조하는 과정에서 식각되는 것을 방지할 수 있으며, 제2 지지부(137)는 제1 지지부(136)보다 높은 밀도를 가지며 변형되지 않으므로, 제1 절연막 패턴들(115)을 지지하는 역할을 수행할 수 있다.
예시적인 실시예들에 있어서, 지지부(138)는 인접하는 제1 절연막 패턴(115), 채널(180) 및 패드(190)를 지지하는 역할을 수행할 수 있다. 즉, 제4 절연막 패턴(250) 또는 게이트 전극들(242, 244, 246)이 배치되는 공간을 확보하기 위한 식각 공정(도 22 내지 도 24 참조)에서 제1 절연막 패턴(115) 및 채널(180)이 기울어지거나 변형되는 것을 방지할 수 있다. 이에 따라, 이후 배치되는 비트 라인 콘택(290)과 채널(180)(구체적으로, 패드(190)) 사이의 미스얼라인(mis-alignment)을 방지할 수 있다.
도 9 및 도 10은 다른 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 수직 단면도 및 수평 단면도이다. 도 9 및 도 10에 도시된 수직형 메모리 장치는 지지부(139)를 제외하면, 도 1 내지 도 4에 도시된 수직형 메모리 장치와 실질적으로 동일하거나 유사하다.
도 9 및 도 10을 참조하면, 상기 수직형 메모리 장치는 기판(100) 상에 각각 상기 제1 방향을 따라 연장되는 복수 개의 채널들(180)과, 각 채널들(180)의 외측벽을 둘러싸도록 적층된 전하 저장막 구조물(160)과, 각 채널들(180)의 일부 외측벽을 둘러싸도록 각 전하 저장막 구조물들(160)의 외측벽 상에 적층된 게이트 전극들(242, 244, 246)을 포함한다. 한편, 상기 수직형 메모리 장치는 채널들(180)에 전기적으로 연결된 비트 라인 콘택(290) 및 비트 라인(295)을 더 포함할 수 있으며, 게이트 전극들(242, 244, 246) 사이에 배치된 제1 절연막 패턴(115) 및 이들을 지지하는 지지부(139)를 포함할 수 있다.
지지부(139)는 제2 영역(II) 내에서 제4 절연막 패턴들(250) 사이에 배치될 수 있다. 예시적인 실시예들에 있어서, 지지부(139)는 상기 제2 방향으로 제2 영역(II)의 폭과 동일한 폭을 가질 수 있으며, 상기 제3 방향으로 제2 영역(II)의 폭과 동일하거나 상기 폭보다 큰 길이를 가질 수 있다. 이에 따라, 지지부(139)는 상기 제1 방향에서 볼 때, 정사각형 형상 또는 직사각형 형상을 가질 수 있다.
또한, 지지부(139)는 최상층 제1 절연막 패턴(115)과 일체로 형성될 수 있다. 즉, 지지부(139)는 최상층 제1 절연막 패턴(115)과 동일한 물질을 포함하며, 동일한 높이의 상면 및 저면을 가질 수 있다.
예시적인 실시예들에 있어서, 지지부(139) 및 제4 절연막 패턴(250)은 상기 제3 방향을 따라 교대로 반복되어 배치될 수 있다. 즉, 제4 절연막 패턴(250) 및 지지부(139)는 서로 중첩되지 않도록 번갈아가며 배치될 수 있다.
또한, 지지부(139)의 하부에 배치되는 제1 절연막 패턴(115) 및 게이트 전극들(242, 246)은 워드 라인 컷(word line cut) 공정에서 제거되지 않을 수 있다. 이에 따라, 인접하는 게이트 전극(242, 246)들은 지지부(139)의 하부에서 상기 제2 방향으로 서로 연결될 수 있다.
예시적인 실시예들에 있어서, 지지부(139)는 인접하는 제1 절연막 패턴(115), 채널(180) 및 패드(190)를 지지하는 역할을 수행할 수 있다. 즉, 제4 절연막 패턴(250) 또는 게이트 전극들(242, 244, 246)이 배치되는 공간을 확보하기 위한 식각 공정(도 22 내지 도 24 참조)에서 제1 절연막 패턴(115) 및 채널(180)이 기울어지거나 변형되는 것을 방지할 수 있다. 이에 따라, 이후 배치되는 비트 라인 콘택(290)과 채널(180)(구체적으로, 패드(190)) 사이의 미스얼라인(mis-alignment)을 방지할 수 있다.
도 11 내지 도 31은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 수평 단면도들 및 수직 단면도들이다. 도 11, 도 13, 도 16, 도 18, 도 20, 도 22, 도 25, 도 27 및 도 29는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 수평 단면도들이고, 도 12, 도 14, 도 15, 도 17, 도 19, 도 21, 도 23, 도 24, 도 26, 도 28, 도 30 및 도 31은 각기 상기 수평 단면도들의 라인 IV-IV'을 따라 자른 수직 단면도(A) 및 상기 수평 단면도들의 라인 V-V'을 따라 자른 수직 단면도(B)를 포함한다. 상기 도면들은 예시적으로 도 1 내지 도 4에 도시된 수직형 메모리 장치를 제조하는 방법을 도시하지만, 반드시 이에 국한되는 것은 아니다.
도 11 및 도 12를 참조하면, 기판(100) 상에 제1 절연막(110) 및 제1 희생막(120)을 교대로 반복적으로 적층한다. 이에 따라, 복수의 제1 절연막들(110) 및 복수의 제1 희생막들(120)이 기판(100)의 상면에 수직한 제1 방향을 따라 교대로 적층될 수 있다.
기판(100)은 실리콘, 게르마늄 등과 같은 반도체 물질을 포함할 수 있다. 또한, 기판(100)은 제1 영역(I) 및 제2 영역(II)으로 구분될 수 있다. 예시적인 실시예들에 있어서, 제1 영역(I)은 이후 채널들(180)이 배치될 수 있는 셀 영역일 수 있으며, 제2 영역(II)은 게이트 전극들(242, 244, 246)을 분리하기 위한 워드 라인 컷(word line cut) 영역일 수 있다. 제1 영역(I) 및 제2 영역(II)은 각기 상기 제3 방향을 따라 연장될 수 있으며, 상기 제2 방향을 따라서 서로 교대로 반복되어 배치될 수 있다.
예시적인 실시예들에 따르면, 제1 절연막들(110) 및 제1 희생막들(120)은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 플라즈마 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition: PECVD) 공정, 원자층 증착(Atomic Layer Deposition: ALD) 공정 등을 통해 형성할 수 있다. 특히, 기판(100) 상면에 직접 형성되는 최하층 제1 절연막(110)의 경우, 기판(100) 상면에 대한 열산화 공정에 의해 형성될 수도 있다.
예시적인 실시예들에 따르면, 제1 절연막들(110)은 실리콘 산화물을 사용하여 형성될 수 있으며, 제1 희생막들(120)은 제1 절연막들(110)에 대해 식각 선택비를 갖는 물질, 예를 들어, 실리콘 질화물을 사용하여 형성될 수 있다.
제1 절연막들(110) 및 제1 희생막들(120)이 적층되는 수는 이후 형성되는 그라운드 선택 라인(GSL)(246, 도 28 참조), 워드 라인(242, 도 28 참조) 및 스트링 선택 라인(SSL)(244, 도 28 참조)이 적층되는 수에 따라 달라질 수 있다.
도 13 및 도 14를 참조하면, 제1 절연막들(110) 및 제1 희생막들(120)을 부분적으로 제거하여 제1 리세스(127)를 형성한다.
제1 리세스(127)는 기판(100)의 제2 영역(II) 내에 배치될 수 있다. 예시적인 실시예들에 있어서, 제1 리세스(127)는 기판(100)의 상면에 수직한 제1 방향에서 볼 때, 사각형 형상을 가질 수 있다. 즉, 제1 리세스(127)은 기판(100)의 상면에 평행한 제2 방향으로 제1 거리(D1)에 해당하는 폭을 가질 수 있으며, 기판(100)의 상면에 평행한 제3 방향으로 제2 거리(D2)에 해당하는 폭을 가질 수 있다. 이때, 제1 리세스(127)의 제1 거리(D1)는 상기 제2 방향으로 제2 영역(II)의 폭과 실질적으로 동일할 수 있다.
예를 들어, 제1 리세스(127)는 제1 거리(D1)와 제2 거리(D2)가 동일한 정사각형 형상을 가질 수 있다. 이와 달리, 제1 리세스(127)는 제2 거리(D2)가 제1 거리(D1)보다 큰 직사각형 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 제1 리세스(127)는 상기 제3 방향을 따라 복수 개로 배치될 수 있다. 이때, 상기 제3 방향으로 인접한 제1 리세스(127)들 사이의 거리를 제3 거리(D3)로 정의할 수 있다. 도 13에는 설명의 편의를 위해서, 제3 거리(D3)를 제1 거리(D1)의 약 4배로 도시되었으나, 본 발명은 이에 의해서 제한되지 않는다. 예를 들어, 제3 거리(D3)는 제1 거리(D1)의 약 10배 내지 약 200배 사이일 수 있다.
예시적인 실시예들에 있어서, 제1 리세스(127)는 스트링 선택 라인(String Selection Line: SSL)(244)(도 28 참조)이 형성되는 높이에 배치된 제1 희생막(120)을 관통하도록 배치될 수 있다. 반면에, 제1 리세스(127)는 이후 워드 라인(242)이 형성되는 높이에 배치된 제1 희생막(120)을 관통하지 않도록 배치될 수 있다. 즉, 제1 리세스(127)의 저면은 이후 형성되는 SSL(244)(도 28 참조)의 저면보다 낮을 수 있으며, 이후 형성되는 워드 라인(242)(도 28)의 상면보다 높을 수 있다.
도 15를 참조하면, 최상위 제1 절연막(110) 상에 제1 리세스(127)를 매립하는 제2 절연막(130)을 형성할 수 있다.
제2 절연막(130)은 제1 희생막(120)과 식각 선택비를 갖는 물질을 이용하여 형성할 수 있다. 예시적인 실시예들에 따르면, 제1 희생막(120)이 실리콘 질화물을 포함하는 경우, 제2 절연막(130)은 실리콘 산화물 또는 폴리 실리콘을 사용하는 CVD 공정, PECVD 공정, ALD 공정 등을 통해 형성할 수 있다.
도 16 및 도 17을 참조하면, 제2 절연막(130)의 상부를 제거하여 지지부(supporter)(135)를 형성하고, 제1 절연막들(110) 및 제1 희생막들(120)을 관통하는 복수 개의 홀들(holes)(142, 144)을 형성한다.
구체적으로, 에치백 공정 또는 평탄화 공정을 통해서 제2 절연막(130)의 상부를 제거하여, 제1 리세스(127)를 매립하는 지지부(135)을 형성할 수 있다. 지지부(135)는 제1 리세스(127)에 대응하는 형상 및 배치를 가질 수 있다.
즉, 지지부(135)는 상기 제2 방향을 따라 제1 거리(D1)에 해당하는 폭을 가질 수 있으며, 상기 제3 방향을 따라 제2 거리(D2)에 해당하는 길이를 가질 수 있다. 또한, 지지부(135)는 상기 제3 방향을 따라 복수 개로 배치될 수 있다. 이때, 상기 제3 방향으로 인접한 지지부(135)들 사이의 거리를 제3 거리(D3)와 동일할 수 있다.
이후, 홀들(142, 144)은 최상층 제1 절연막(110) 상에 하드 마스크(도시되지 않음)를 형성하고, 상기 하드 마스크를 식각 마스크로 사용하는 건식 식각 공정을 통해 형성될 수 있으며, 기판(100)의 상면을 노출시킬 수 있다. 즉, 홀들(142, 144)의 저면은 기판(100)의 상면과 동일하거나 기판(100)의 상면보다 낮을 수 있다.
한편, 각각의 홀들(142, 144)은 상기 제1 방향에서 볼 때, 실질적으로 원형의 형상을 가질 수 있으며, 제4 거리(D4)에 해당하는 직경을 가질 수 있다. 예시적인 실시예들에 있어서, 제4 거리(D4)는 제1 거리(D1) 또는 제2 거리(D2)보다 작을 수 있다.
예시적인 실시예들에 따르면, 홀들(142, 144)은 기판(100)의 제1 영역(I) 내에서 상기 제2 방향 및 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 예를 들어, 홀들(142, 144)은 전체적으로 상기 제3 방향을 기준으로 지그재그(zigzag)로 배열되어 홀 어레이(hole array)(140)를 형성할 수 있다. 즉, 홀 어레이(140)는 상기 제2 방향을 따라 배치된 복수 개의 홀 열(hole columns)들을 포함하여, 상기 홀 열은 각기 상기 제3 방향을 따라 배치된 복수 개의 홀들을 포함할 수 있다. 도 16에서, 홀 어레이(140)는 2개의 홀 열들을 포함하는 것으로 도시되었으나, 본 발명은 이에 의해서 제한되지 않는다. 예를 들어, 홀 어레이(140)는 각기 3개 내지 5개의 홀 열들을 포함할 수 있다.
도 18 및 도 19를 참조하면, 각 홀들(142, 144)을 부분적으로 채우는 반도체 패턴(150)을 형성하고, 각 홀들(142, 144)의 내벽 상에 전하 저장막 구조물(160)을 형성한다. 이후, 홀들(142, 144)을 매립하는 채널들(180) 및 패드들(190)을 형성할 수 있다.
구체적으로, 홀들(142, 144)에 의해서 노출된 기판(100) 상면을 시드(seed)로 사용하는 선택적 에피택시얼 성장(Selective Epitaxial Growth: SEG) 공정을 수행하여 홀들(130)의 하부를 채우는 반도체 패턴(150)을 형성할 수 있다. 이와는 달리, 홀들(130)을 채우는 비정질 실리콘막을 형성한 후, 상기 비정질 실리콘막에 레이저 에피택시얼 성장(Laser Epitaxial Growth: LEG) 공정 혹은 고상 에피택시(Solid Phase Epitaxy: SPE) 공정을 수행하여 반도체 패턴(150)을 형성할 수도 있다. 예시적인 실시예들에 있어서, 반도체 패턴(150)은 이후 GSL(246)(도 28 참조)이 형성되는 층의 제1 희생막(120)의 상면보다 높은 상면을 갖도록 형성될 수 있다.
이후, 홀들(142, 144)의 내측벽, 반도체 패턴(150)의 상면 및 최상층 제1 절연막(110)의 상면에 블로킹막, 전하 저장막 및 터널 절연막을 순차적으로 형성할 수 있다. 예시적인 실시예들에 있어서, 상기 블로킹막은 실리콘 산화물과 같은 산화물을 사용하여 형성할 수 있고, 상기 전하 저장막은 실리콘 질화물과 같은 질화물을 사용하여 형성할 수 있으며, 상기 터널 절연막은 실리콘 산화물과 같은 산화물을 사용하여 형성할 수 있다.
또한, 상기 블로킹막, 상기 전하 저장막 및 상기 터널 절연막을 부분적으로 제거하여 반도체 패턴(150)의 상면을 노출하는 제2 리세스(175)를 형성한 후, 제2 리세스(175) 및 홀들(142, 144)을 매립하는 채널막을 형성한 후, 최상층 제1 절연막 패턴(115) 상에 배치되는 상기 블로킹막, 상기 전하 저장막, 상기 터널 절연막 및 상기 채널막 상부를 제거하여, 전하 저장막 구조물(160) 및 채널들(180)을 형성할 수 있다.
예시적인 실시예들에 있어서, 채널들(180)은 홀들(142, 144)의 배치에 따라, 채널 어레이를 구성할 수 있다. 즉, 상기 채널 어레이는 상기 제2 방향 및 상기 제3 방향을 따라 반복되어 배치되며, 지그재그(zigzag)로 배열된 복수 개의 채널들(180)을 포함할 수 있다.
이후, 에치 백 공정을 수행하여 채널들(180)의 상부를 제거하여 제3 리세스를 형성하고, 상기 제3 리세스를 채우는 패드(190)들을 형성할 수 있다. 예를 들어, 상기 패드막은 불순물이 도핑되거나 또는 도핑되지 않은 폴리실리콘 혹은 비정질 실리콘을 사용하여 형성될 수 있다.
도 20 및 도 21을 참조하면, 최상층 제1 절연막(110), 패드들(190) 및 지지부(135) 상에 제3 절연막(200)을 형성하고, 제3 절연막(200) 상에 포토레지스트 패턴(210)을 형성한다.
제3 절연막(200)은 실리콘 산화물을 사용하는 CVD 공정, PECVD 공정, ALD 공정 등을 통해 형성할 수 있다. 예시적인 실시예들에 따르면, 제3 절연막(200)은 제1 절연막(110)보다 큰 두께를 가질 수 있다.
이후, 제3 절연막(200) 상에 포토레지스트막을 형성하고, 이를 부분적으로 제거하여, 개구(215)를 갖는 포토레지스트 패턴(210)을 형성할 수 있다. 예시적인 실시예들에 있어서, 포토레지스트 패턴(210)은 기판(100)의 제1 영역(I)을 전체적으로 덮을 수 있으며, 기판(100)의 제2 영역(II)에서 지지부(135)를 덮을 수 있다. 즉, 포토레지스트 패턴(210)은 기판(100)의 제2 영역(II)에서 지지부(135)가 배치되지 않은 부분만을 노출시키는 개구(215)를 가질 수 있다.
도 22 및 도 23을 참조하면, 제1 절연막들(110) 및 제1 희생막들(120)을 관통하여 기판(100)의 상면을 노출시키는 제2 개구(220)를 형성한다.
구체적으로, 포토레지스트 패턴(210)을 식각 마스크로 사용하는 식각 공정을 통해서 제3 절연막(200)을 패터닝하여 제3 절연막 패턴을 형성하고, 상기 제3 절연막 패턴을 식각 마스크로 사용하는 식각 공정을 통해서, 제1 절연막들(110) 및 제1 희생막들(120)을 부분적으로 제거하여 제2 개구(220)를 형성할 수 있다.
예시적인 실시예들에 있어서, 제2 개구(220)는 기판(100)의 제2 영역(II)에 배치될 수 있으며, 지지부(135)와 중첩되지 않는다. 즉, 지지부(135)와 제2 개구(220)는 상기 제3 방향을 따라서 교대로 반복되어 배치될 수 있다. 또한, 제2 개구(220)는 상기 제1 방향에서 볼 때 직사각형 형상을 가질 수 있다. 예를 들어, 제2 개구(220)는 상기 제2 방향을 따라 제1 거리(D1)에 해당하는 폭을 가질 수 있으며, 상기 제3 방향을 따라 제3 거리(D3)에 해당하는 길이를 가질 수 있다.
제2 개구(220)가 형성됨에 따라, 제1 절연막들(110)은 각각 제1 절연막 패턴들(115)로 변환될 수 있으며, 제1 희생막들(120)는 각각 제1 희생막 패턴들(125)로 변환될 수 있다. 이때, 각 층의 제1 절연막 패턴들(115) 및 제1 희생막 패턴들(125)은 상기 제3 방향을 따라 연장될 수 있으며, 상기 제2 방향을 따라 반복되어 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 절연막 패턴들(115) 및 제1 희생막 패턴들(125)은 제2 개구(220)에 의해서 서로 분리될 수 있다. 다만, 기판(100)의 제2 영역(II) 내에 배치되며, 제2 개구(220)와 중첩되지 않은 지지부(135)는 제1 절연막 패턴들(115) 및 제1 희생막 패턴들(125)을 지지할 수 있다. 즉, 지지부(135)는 제1 절연막 패턴들(115) 및 제1 희생막 패턴들(125)이 기울어지거나 변형되는 것을 방지할 수 있다.
도 24를 참조하면, 제2 개구(220)에 의해서 노출된 제1 희생막 패턴들(125)을 제거하여 갭(230)을 형성할 수 있다.
이후, 제1 희생막들(120)은 습식 식각 공정을 통해서 제거될 수 있다. 구체적으로, 인산 혹은 황산을 포함하는 식각액을 사용하는 습식 식각 공정을 통해 제2 개구(220)에 의해 노출된 제1 희생막 패턴들(125)을 제거할 수 있다. 이에 따라, 갭(230)에 의해 전하 저장막 구조물(160)의 외측벽 일부가 노출될 수 있다.
한편, 지지부(135)는 제1 희생막들(120)과 식각 선택비를 가지는 물질을 포함하므로, 상기 습식 식각 공정에 의해서 제거되지 않는다. 또한, 지지부(135)는 상기 습식 식각 공정에서 제1 절연막 패턴(115)들을 고정하여, 이들이 기울어지거나 변형되는 것을 방지할 수 있다.
도 25 및 도 26을 참조하면, 노출된 전하 저장막 구조물(160)의 외측벽, 갭(230)의 내벽, 제1 절연막 패턴(115)의 표면, 노출된 기판(100) 상면, 패드(190) 상에 게이트 전극막(240)을 형성할 수 있다.
예시적인 실시예들에 있어서, 게이트 전극막(240)은 금속을 사용하여 형성될 수 있다. 예를 들어, 게이트 전극막(240)은 텅스텐, 티타늄, 탄탈륨, 백금 등의 전기 저항이 낮은 금속을 사용하여 형성될 수 있다. 예시적인 일 실시예에 있어서, 게이트 전극막(240)은 텅스텐을 사용하여 CVD 공정 또는 SFD 공정을 통해서 형성될 수 있다.
다른 예시적인 실시예들에 있어서, 게이트 전극막(240)을 형성하기 이전에 절연 물질을 사용하는 블로킹막(도시되지 않음)을 추가적으로 형성할 수 있다.
도 27 및 도 28을 참조하면, 게이트 전극막(240)을 부분적으로 제거하여 게이트 전극(242, 244, 246)들을 형성하고, 불순물 영역(105)을 형성한 후, 제2 개구(220)를 채우는 제4 절연막 패턴(250)을 형성할 수 있다.
습식 식각 공정을 통해 상기 게이트 전극막은 부분적으로 제거될 수 있다. 이에 따라, 게이트 전극(242, 244, 246)은 갭(230) 내부를 채우면서, 상기 제3 방향을 따라 연장될 수 있다.
게이트 전극(242, 244, 246)은 기판(100) 상면으로부터 상기 제1 방향을 따라 순차적으로 형성된 GSL(246), 워드 라인(242) 및 SSL(244)을 포함할 수 있다. 이때, 각 GSL(246), 워드 라인(242) 및 SSL(244)은 1개 혹은 수 개의 층에 형성될 수 있으며, 본 실시예에서 GSL(246) 및 SSL(244)은 1개의 층에 형성되고, 워드 라인(242)은 GSL(246) 및 SSL(244) 사이의 4개의 층으로 형성된다.
이에 따라, 순차적으로 적층된 채널(180), 전하 저장막 구조물(160) 및 워드 라인(242)은 하나의 메모리 셀을 정의할 수 있다.
또한, 게이트 전극막(240)이 부분적으로 제거됨에 따라, 기판(100) 상부를 노출시키며 상기 제3 방향으로 연장되는 제2 개구(220)가 다시 형성되며, 상기 노출된 기판(100) 상부에 불순물을 주입하여 불순물 영역(105)을 형성할 수 있다. 예시적인 실시예들에 따르면, 상기 불순물은 인, 비소와 같은 n형 불순물을 포함할 수 있다. 상기 불순물 주입 공정에서, 기판(100) 상부에 주입된 불순물은 주입 에너지 및/또는 이후 열처리 공정을 통해서 확산될 수 있다. 이에 따라, 제2 개구(220)가 배치되지 않은 부분(즉, 지지부(135)가 배치된 부분)에도 불순물이 확산되어 불순물 영역(105)이 형성될 수 있다. 이에 따라, 불순물 영역(105)은 상기 제3 방향으로 연장되어 공통 소스 라인(Common Source Line: CSL)의 역할을 수행할 수 있다.
이후, 제2 개구(220)를 채우는 제4 절연막 패턴(250)을 형성할 수 있다. 예시적인 실시예들에 따르면, 제4 절연막 패턴(250)은 제2 개구(220)를 채우는 제4 절연막을 기판(100) 및 최상층 제1 절연막 패턴(115) 상에 형성한 후, 최상층 제1 절연막 패턴(115)의 상면이 노출될 때까지 상기 제3 절연막 상부를 평탄화함으로써, 형성할 수 있다. 이에 따라, 제4 절연막 패턴(250) 및 지지부(135)는 상기 제3 방향을 따라 교대로 반복하여 배치될 수 있다.
도 29 및 도 30을 참조하면, 제4 절연막 패턴(250)을 관통하여 제1 불순물 영역에(105) 전기적으로 연결되는 콘택(260) 및 배선(270)을 형성할 수 있다. 이후, 배선(270)을 덮는 제5 절연막(280)을 형성할 수 있다.
콘택(260)은 제4 절연막 패턴(250)을 부분적으로 제거하여 콘택 홀을 형성한 후, 상기 콘택 홀을 매립하여 형성할 수 있다. 예시적인 실시예들에 있어서, 콘택(260)은 기판(100)의 제2 영역(II) 내에 배치될 수 있으며, 제4 절연막 패턴(250)에 의해서 둘러싸일 수 있다. 즉, 콘택(260)은 상기 제1 방향에서 볼 때, 지지부(135)와 중첩되지 않을 수 있다. 콘택(260)은 제1 불순물 영역(105)과 전기적으로 연결되어 CSL 콘택으로 역할을 수행할 수 있다.
도 31을 참조하면, 제5 절연막(280)을 관통하는 비트라인 콘택들(290)을 형성하며, 이에 전기적으로 연결되는 비트 라인들(295)을 형성할 수 있다.
비트라인 콘택들(290)은 상기 제2 및 제3 방향들을 따라 각각 복수 개로 형성될 수 있으며, 이에 따라 콘택 어레이를 구성할 수 있다. 즉, 비트라인 콘택(290)들은 각각의 채널 어레이에 대응하는 패드(190)에 대응하도록 배치될 수 있다.
한편, 비트 라인들(295)은 상기 제2 방향으로 연장되며, 상기 제3 방향을 따라 복수 개로 형성될 수 있다.
도 32 내지 도 36은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 수평 단면도들 및 수직 단면도들이다. 도 32 및 도 34는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 수평 단면도들이고, 도 33, 도 35 및 도 36은 각기 상기 수평 단면도들의 라인 IV-IV'을 따라 자른 수직 단면도(A) 및 상기 수평 단면도들의 라인 V-V'을 따라 자른 수직 단면도(B)를 포함한다. 도 32 내지 도 36에 도시된 수직형 메모리 장치를 제조하는 방법은 도 11 내지 도 31을 참조로 설명한 수직형 메모리 장치의 제조 방법과 실질적으로 유사할 수 있다.
도 32 및 도 33을 참조하면, 도 11 내지 도 28을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정을 수행한다.
즉, 기판(100) 상에 제1 절연막 및 제1 희생막을 교대로 반복적으로 적층하고, 상기 제1 절연막들 및 상기 제1 희생막들을 부분적으로 제거하여 제1 리세스를 형성한 후, 이를 매립하는 지지부(135)를 형성할 수 있다. 이후, 상기 제1 절연막들 및 상기 제1 희생막들을 관통하는 복수 개의 홀들을 형성한 후, 이를 매립하는 반도체 패턴(150), 전하 저장막 구조물(160), 채널들(180) 및 패드들(190)을 형성할 수 있다. 또한, 상기 제1 절연막들 및 상기 제1 희생막들을 관통하여 기판(100)의 상면을 노출시키는 제2 개구(220)를 형성하고, 상기 제1 희생막들을 제거하여 갭들을 형성한 후, 상기 갭들을 매립하는 게이트 전극들(242, 244, 246)을 형성할 수 있다. 이후, 제2 개구(220)에 의해서 노출된 기판(100) 상부에 제1 불순물 영역(105)을 형성하고, 상기 제2 개구(220)를 매립하는 제4 절연막(250)을 형성할 수 있다.
도 34 및 도 35를 참조하면, 지지부(135), 제1 절연막 패턴(115) 및 게이트 전극들(242, 246)을 관통하는 콘택(262) 및 이에 전기적으로 연결된 배선(270)을 형성할 수 있다.
콘택(262)은 지지부(135), 제1 절연막 패턴(115) 및 게이트 전극들(242, 246)을 부분적으로 제거하여, 불순물 영역(105)의 상면을 노출시키는 콘택 홀을 형성한 후, 상기 콘택 홀을 매립하여 형성할 수 있다. 이에 따라, 콘택(262)의 상부는 지지부(135)에 의해서 둘러싸여 있으며, 콘택(262)의 하부는 제1 절연막 패턴(115) 및 게이트 전극들(242, 246)에 의해서 둘러싸일 수 있다. 콘택(262)은 제1 불순물 영역(105)과 전기적으로 연결되어 CSL 콘택으로 역할을 수행할 수 있다.
콘택(262)을 형성하기 위한 식각 공정 및 증착 공정에서, 콘택(262)에 인접하게 배치된 채널(180)들의 전기적 특성이 변경될 수 있다. 이에 따라, 콘택(262)에 인접하게 배치된 채널(180)은 메모리 소자로 작동하지 않는 더미 채널일 수 있다. 한편, 지지부(135)에 인접하게 배치된 채널(180)도 메모리 소자로 작동하지 않은 더미 채널일 수 있다. 예시적인 실시예들에 따라, 콘택(262)이 지지부(135)와 중첩되도록 배치되는 경우에, 상기 더미 채널의 수를 감소시킬 수 있으며, 이에 따라 상기 수직형 메모리 장치의 집적도가 증가할 수 있다.
도 36을 참조하면, 제5 절연막(280)을 관통하는 비트 라인 콘택들(290)을 형성하며, 이에 전기적으로 연결되는 비트 라인들(295)을 형성할 수 있다. 비트 라인 콘택들(290) 및 비트 라인들(295)을 형성하는 공정은 도 31을 참조로 설명한 공정들과 실질적으로 동일하거나 유사할 수 있다.
도 37 내지 도 41은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 수평 단면도들 및 수직 단면도들이다. 도 37은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 수평 단면도들이고, 도 38 내지 도 41은 각기 상기 수평 단면도들의 라인 IV-IV'을 따라 자른 수직 단면도(A) 및 상기 수평 단면도들의 라인 V-V'을 따라 자른 수직 단면도(B)를 포함한다. 도 37 내지 도 41에 도시된 수직형 메모리 장치를 제조하는 방법은 도 11 내지 도 31을 참조로 설명한 수직형 메모리 장치의 제조 방법과 실질적으로 유사할 수 있다.
도 37 및 도 38을 참조하면, 도 11 내지 도 21을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정을 수행한다.
즉, 기판(100) 상에 제1 절연막 및 제1 희생막을 교대로 반복적으로 적층하고, 상기 제1 절연막들 및 상기 제1 희생막들을 부분적으로 제거하여 제1 리세스를 형성한 후, 이를 매립하는 지지부(135)를 형성할 수 있다. 이후, 상기 제1 절연막들 및 상기 제1 희생막들을 관통하는 복수 개의 홀들을 형성한 후, 이를 매립하는 반도체 패턴(150), 전하 저장막 구조물(160), 채널들(180) 및 패드들(190)을 형성할 수 있다. 또한, 최상층 제1 절연막(110), 패드들(190) 및 지지부(135) 상에 제3 절연막(200)을 형성하고, 제3 절연막(200) 상에 포토레지스트 패턴(210)을 형성한다.
다만, 상기 제1 희생막은 폴리 실리콘을 사용하여 형성할 수 있으며, 상기 제1 절연막은 실리콘 산화물을 사용하여 형성할 수 있다.
도 39를 참조하면, 제1 절연막들(110) 및 제1 희생막들(120)을 관통하여 기판(100)의 상면을 노출시키는 제2 개구(220)를 형성한 후, 제1 희생막 패턴들(126)을 부분적으로 제거하여 갭(232)을 형성한다.
제2 개구(220)를 형성하는 공정은 도 22 및 도 23을 참조로 설명한 공정과 실질적으로 동일하거나 유사할 수 있다. 제2 개구(220)가 형성됨에 따라, 상기 제1 절연막들은 각각 제1 절연막 패턴들(115)로 변환될 수 있으며, 상기 제1 희생막들는 각각 제1 희생막 패턴들(126)로 변환될 수 있다.
이후, 습식 식각 공정을 수행하여 제2 희생막 패턴들(126)을 부분적으로 제거하여 갭(232)을 형성할 수 있다. 예시적인 실시예들에 있어서, 상기 습식 식각 공정을 수행하는 시간을 조정하여 제2 희생막 패턴들(126)을 부분적으로만 제거할 수 있다.
예시적인 실시예들에 있어서, 지지부(135)는 제1 절연막 패턴들(115) 및 제1 희생막 패턴들(126)을 지지할 수 있다. 즉, 지지부(135)는 제1 절연막 패턴들(115) 및 제1 희생막 패턴들(126)이 기울어지거나 변형되는 것을 방지할 수 있다.
도 40를 참조하면, 갭(232) 및 제2 개구(220)를 부분적으로 매립하는 예비 게이트 전극막(234)을 형성한다.
예시적인 실시예들에 있어서, 예비 게이트 전극막(234)은 금속을 사용하여 형성될 수 있다. 예를 들어, 게이트 전극막(240)은 니켈, 코발트 등의 금속을 사용하여 형성될 수 있다. 예시적인 일 실시예에 있어서, 예비 게이트 전극막(234)은 니켈을 사용하여 CVD 공정 또는 SFD 공정을 통해서 형성될 수 있다.
도 41을 참조하면, 열처리 공정을 수행하여 게이트 전극막을 형성한 후, 상기 게이트 전극막을 부분적으로 제거하여, 게이트 전극들(243, 245, 247)을 형성할 수 있다.
상기 게이트 전극막은 제2 희생막 패턴들(126) 및 예비 게이트 전극막(234)에 대해서 열처리 공정을 수행하여 형성할 수 있다. 상기 열처리 공정을 통해서, 예비 게이트 전극막(234) 내의 금속 원자들이 제2 희생막 패턴들(126)로 확산하여 금속 실리사이드를 형성할 수 있다. 예를 들어, 예비 게이트 전극막(234)이 니켈을 포함하는 경우, 상기 게이트 전극막은 니켈 실리사이드(NiSix)를 포함할 수 있다.
이후, 상기 게이트 전극막을 부분적으로 식각하여, 제1 절연막 패턴(115) 사이에 배치되는 게이트 전극들(243, 245, 247)을 형성할 수 있다.
예시적인 실시예들에 있어서, 게이트 전극들(243, 245, 247)을 형성하는 과정에서 제2 희생막 패턴들(126)을 완전히 제거하는 단계를 생략할 수 있다. 또한, 지지부(135)는 제1 절연막 패턴(115)을 지지하므로, 제1 절연막 패턴(115)이 기울어지거나 변형되는 것을 방지할 수 있다.
이후, 도 27 내지 도 31을 참조로 설명한 공정들과 동일하거나 유사한 공정을 수행하여 상기 수직형 메모리 장치를 형성할 수 있다. 지지부(135)는 제1 절연막 패턴(115) 및 패드(190)들이 기울어지거나 변형되는 것을 방지하므로, 이후 형성되는 비트 라인 콘택 및 비트 라인은 패드(190)에 대응하도록 배치될 수 있다.
도 42 내지 도 50은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 수평 단면도들 및 수직 단면도들이다.
도 42, 도 44, 도 46 및 도 49은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 수평 단면도들이고, 도 43, 도 45, 도 47, 도 48 및 도 50은 각기 상기 수평 단면도들의 라인 IV-IV'을 따라 자른 수직 단면도(A) 및 상기 수평 단면도들의 라인 V-V'을 따라 자른 수직 단면도(B)를 포함한다. 도 42 내지 도 50에 도시된 수직형 메모리 장치를 제조하는 방법은 도 11 내지 도 31을 참조로 설명한 수직형 메모리 장치의 제조 방법과 실질적으로 유사할 수 있다.
도 42 및 도 43을 참조하면, 기판(100) 상에 제1 절연막들(110) 및 제1 희생막들(120)을 교대로 반복적으로 적층하고, 상기 제1 절연막들(110) 및 상기 제1 희생막들(120)을 복수 개의 홀들을 형성한 후, 이를 매립하는 반도체 패턴(150), 전하 저장막 구조물(160), 채널들(180) 및 패드들(190)을 형성할 수 있다. 상기 공정들은 도 16 내지 도 19를 참조로 설명한 공정들과 실질적으로 동일하거 유사할 수 있다.
도 44 및 도 45를 참조하면, 최상층 제1 절연막(110) 및 패드들(190) 상에 제3 절연막(200)을 형성하고, 제3 절연막(200) 상에 포토레지스트 패턴(212)을 형성한다.
제3 절연막(200)은 실리콘 산화물을 사용하는 CVD 공정, PECVD 공정, ALD 공정 등을 통해 형성할 수 있다. 예시적인 실시예들에 따르면, 제3 절연막(200)은 제1 절연막(110)보다 큰 두께를 가질 수 있다.
이후, 제3 절연막(200) 상에 포토레지스트막을 형성하고, 이를 부분적으로 제거하여, 개구(217)를 갖는 포토레지스트 패턴(212)을 형성할 수 있다. 예시적인 실시예들에 있어서, 포토레지스트 패턴(212)은 기판(100)의 제1 영역(I)을 전체적으로 덮을 수 있으며, 기판(100)의 제2 영역(II)을 부분적으로 덮을 수 있다. 즉, 포토레지스트 패턴(212)의 개구(217)는 기판(100)의 제2 영역(II)을 부분적으로 노출시킬 수 있다.
도 46 및 도 47을 참조하면, 제1 절연막들(110) 및 제1 희생막들(120)을 관통하여 기판(100)의 상면을 노출시키는 제2 개구(220)를 형성한다.
구체적으로, 포토레지스트 패턴(212)을 식각 마스크로 사용하는 식각 공정을 통해서 제3 절연막(200)을 패터닝하여 제3 절연막 패턴을 형성하고, 상기 제3 절연막 패턴을 식각 마스크로 사용하는 식각 공정을 통해서, 제1 절연막들(110) 및 제1 희생막들(120)을 부분적으로 제거하여 제2 개구(220)를 형성할 수 있다.
예시적인 실시예들에 있어서, 제2 개구(220)는 기판(100)의 제2 영역(II)에 배치될 수 있으며, 상기 제3 방향을 따라 복수 개로 배치될 수 있다. 즉, 복수의 제2 개구(220)는 상기 제3 방향을 따라 서로 이격되어 배치될 수 있으며, 기판(100)의 제2 영역(II) 내에서 제2 개구(220) 사이의 부분은 지지부(139)로 정의할 수 있다.
또한, 제2 개구(220)는 상기 제1 방향에서 볼 때 직사각형 형상을 가질 수 있다. 예를 들어, 제2 개구(220)는 상기 제2 방향을 따라 제2 영역(II)의 폭에 해당하는 폭을 가질 수 있으며, 상기 제3 방향을 따라 제2 영역(II)의 폭보다 큰 길이를 가질 수 있다.
제2 개구(220)가 형성됨에 따라, 제1 절연막들(110)은 각각 제1 절연막 패턴들(115)로 변환될 수 있으며, 제1 희생막들(120)는 각각 제1 희생막 패턴들(125)로 변환될 수 있다. 이때, 각 층의 제1 절연막 패턴들(115) 및 제1 희생막 패턴들(125)은 상기 제3 방향을 따라 연장될 수 있으며, 상기 제2 방향을 따라 반복되어 형성될 수 있다.
예시적인 실시예들에 있어서, 제2 개구(220)와 중첩되지 않은 지지부(139)는 제1 절연막 패턴들(115) 및 제1 희생막 패턴들(125)을 지지할 수 있다. 즉, 지지부(139)는 제1 절연막 패턴들(115) 및 제1 희생막 패턴들(125)이 기울어지거나 변형되는 것을 방지할 수 있다.
도 48을 참조하면, 제2 개구(220)에 의해서 노출된 제1 희생막 패턴들(125)을 제거하여 갭(230)을 형성할 수 있다. 제1 희생막 패턴들(125)을 제거하는 공정은 도 24를 참조로 설명한 공정들과 실질적으로 동일하거나 유사할 수 있다.
도 49 및 도 50을 참조하면, 노출된 전하 저장막 구조물(160)의 외측벽, 갭(230)의 내벽, 제1 절연막 패턴(115)의 표면, 노출된 기판(100) 상면, 패드(190) 상에 게이트 전극막을 형성하고, 상기 게이트 전극막을 부분적으로 제거하여 제2 개구(220)를 다시 형성한 후, 불순물 영역(105)을 형성하고, 제2 개구(220)를 제4 절연막 패턴(250)으로 매립한다. 상기 공정들은 도 25 내지 도 28을 참조로 설명한 공정들과 실질적으로 동일하거나 유사할 수 있다.
이후, 도 29 내지 도 31을 참조로 설명한 공정들과 동일하거나 유사한 공정을 수행하여 상기 수직형 메모리 장치를 형성할 수 있다. 지지부(139)는 제1 절연막 패턴(115) 및 패드(190)들이 기울어지거나 변형되는 것을 방지하므로, 이후 형성되는 비트 라인 콘택 및 비트 라인은 패드(190)에 대응하도록 배치될 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판 105: 불순물 영역(CSL)
110: 제1 절연막 115: 제1 절연막 패턴
120: 제1 희생막 125: 제1 희생막 패턴
127: 제1 리세스 130: 제2 절연막
135, 139: 지지부 140: 홀 어레이
142: 제1 홀 144: 제2 홀
150: 반도체 패턴 160: 전하 저장막 구조물
175: 제2 리세스 180: 채널
190: 패드 200: 제3 절연막
210: 포토레지스터 패턴 215: 제1 개구
220: 제2 개구 230: 갭
240: 게이트 전극막 242: 워드 라인
244: SSL 246: GSL
250: 제4 절연막 패턴 260: 콘택
270: 배선 280: 제5 절연막
290: 비트 라인 콘택 295: 비트 라인

Claims (10)

  1. 교대로 반복되어 배치된 제1 영역들 및 제2 영역들을 포함하는 기판;
    상기 기판의 상기 제1 영역 내에 배치되며, 상기 기판 상면에 수직한 제1 방향을 따라 연장되는 복수 개의 채널들;
    상기 기판의 상기 제1 영역 내에 배치되며, 상기 기판의 상면에 평행한 제2 방향을 따라 상기 각 채널들의 측벽 상에 적층된 전하 저장막 구조물;
    상기 기판의 상기 제1 영역 내에 배치되며, 상기 각 전하 저장막 구조물들의 측벽 상에 상기 제1 방향을 따라 서로 이격되도록 배치된 복수 개의 게이트 전극들;
    상기 기판의 상기 제2 영역 내에 배치되며, 적어도 하나의 상기 게이트 전극들과 접촉하며, 상기 제1 방향 및 상기 제2 방향에 수직한 제3 방향을 따라 서로 이격되어 배치되는 복수 개의 지지부들을 구비하는 수직형 메모리 장치.
  2. 제1항에 있어서, 상기 제1 영역들 및 상기 제2 영역들은 상기 제2 방향을 따라 교대로 반복되어 배치되며, 각각의 상기 제1 영역들 및 상기 제2 영역들은 상기 제3 방향을 따라 연장되는 것을 특징으로 하는 수직형 메모리 장치.
  3. 제2항에 있어서, 상기 지지부는 상기 제2 방향으로 상기 제2 영역의 폭과 실질적으로 동일한 폭을 가지며, 상기 제3 방향으로 상기 제2 영역의 폭과 실질적으로 동일하거나 상기 제2 영역의 폭보다 큰 길이를 갖는 사각형 형상을 가지는 것을 특징으로 하는 수직형 메모리 장치.
  4. 제1항에 있어서, 상기 게이트 전극은 상기 기판의 상면으로부터 순차적으로 배치된 그라운드 선택 라인(GSL), 워드 라인 및 스트링 선택 라인(SSL)을 포함하고,
    상기 지지부의 저면은 상기 SSL의 저면보다 낮고, 상기 워드 라인의 상면보다 높은 것을 특징으로 하는 수직형 메모리 장치.
  5. 제1항에 있어서, 상기 게이트 전극은 상기 기판의 상면으로부터 순차적으로 배치된 그라운드 선택 라인(GSL), 워드 라인 및 스트링 선택 라인(SSL)을 포함하고,
    상기 지지부의 저면은 상기 SSL의 상면과 접촉하는 것을 특징으로 하는 수직형 메모리 장치.
  6. 제1항에 있어서, 상기 지지부는 실리콘 산화물 또는 폴리 실리콘을 포함하는 것을 특징으로 하는 수직형 메모리 장치.
  7. 제1항에 있어서, 상기 지지부는 제2 지지부 및 상기 제2 지지부의 측벽 및 저면을 둘러싸는 제1 지지부를 포함하며,
    상기 제1 지지부는 실리콘 산화물을 포함하고, 상기 제2 지지부는 폴리 실리콘을 포함하는 것을 특징으로 하는 수직형 메모리 장치.
  8. 제1항에 있어서, 상기 제1 방향으로 상기 게이트 전극들 사이에 배치되는 절연막 패턴들을 더 포함하며,
    상기 지지부는 상기 절연막 패턴들의 측벽과 직접적으로 접촉하며, 상기 절연막 패턴들을 지지하는 것을 특징으로 하는 수직형 메모리 장치.
  9. 제1항에 있어서, 상기 기판의 상부에 배치되며, 상기 제2 영역 내에서 상기 제3 방향을 따라 연장되는 불순물 영역을 더 포함하는 것을 특징으로 하는 수직형 메모리 장치.
  10. 교대로 반복되어 배치된 제1 영역들 및 제2 영역들을 포함하는 기판 상에 절연막들 및 희생막들을 교대로 반복적으로 형성하는 단계;
    상기 제2 영역 내에 배치되며, 상기 절연막들 및 상기 희생막들의 측벽과 접촉하는 지지부를 형성하는 단계;
    상기 절연막들 및 상기 희생막들을 부분적으로 제거하여, 상기 기판의 상면을 노출시키는 복수의 홀들을 상기 제1 영역 내에 형성하는 단계;
    상기 각 홀들을 매립하는 전하 저장막 구조물 및 채널을 순차적으로 형성하는 단계;
    상기 제2 영역 내에 배치된 상기 절연막들 및 상기 희생막들을 부분적으로 제거하여, 상기 기판의 상면을 노출시키는 개구를 형성하는 단계;
    상기 희생막들을 제거하여 상기 전하 저장막 구조물의 측벽을 노출시키는 복수 개의 갭들을 형성하는 단계; 및
    상기 각 갭들을 채우는 게이트 전극을 형성하는 단계를 포함하는 수직형 메모리 장치의 제조 방법.
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