KR20120121714A - 3차원 반도체 기억 소자 및 그 제조 방법 - Google Patents

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KR20120121714A
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Abstract

3차원 반도체 기억 소자 및 그 제조 방법을 제공한다. 이 소자에 따르면, 수직형 활성 패턴이 전극 구조체의 일 측벽에 정의된 수직형 그루브 내에 배치될 수 있다. 정보 저장막이 수직형 활성 패턴의 측벽과, 전극 구조체 내 각 전극 패턴 사이에 개재된다.

Description

3차원 반도체 기억 소자 및 그 제조 방법{THREE DIMENSIONAL SEMICONDUCTOR MEMORY DEVICES AND METHODS OF FABRICATING THE SAME}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 좀 더 상세하게는, 3차원형 반도체 소자 및 그 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 전자 산업이 발전함에 따라 좀더 우수한 성능 및/또는 저렴한 가격의 반도체 소자들에 대한 요구가 증가되고 있다. 이러한 요구 사항들은 충족시키기 위하여 반도체 소자의 고집적화 경향이 심화되고 있다. 특히, 논리 데이터를 저장하는 반도체 기억 소자의 고집적화는 더욱 심화되고 있다.
종래의 2차원적인 반도체 기억 소자의 집적도는 단위 기억 셀이 점유하는 평면적이 주 결정 요인으로 작용될 수 있다. 이로써, 2차원적인 반도체 기억 소자의 집적도는 미세 패턴의 형성 기술 수준에 크게 영향을 받을 수 있다. 하지만, 미세 패턴의 형성 기술은 점점 한계에 다다르고 있으며, 또한, 초 고가의 장비들이 요구되어 반도체 기억 소자의 제조 단가가 증가되는 것 등의 문제점들이 야기되고 있다.
이러한 제약들을 극복하기 위하여, 3차원적으로 배열된 기억 셀들을 포함하는 3차원 반도체 기억 소자가 제안된 바 있다.
본 발명이 이루고자 하는 일 기술적 과제는 고집적화에 최적화된 3차원 반도체 기억 소자 및 그 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 우수한 신뢰성을 갖는 3차원 반도체 기억 소자 및 그 제조 방법을 제공하는 데 있다.
상술된 기술적 과제들을 해결하기 위한 3차원 반도체 기억 소자들을 제공한다. 본 발명의 일 양태(aspect)에 따르면, 3차원 반도체 기억 소자는 기판 상에 교대로 그리고 반복적으로 적층된 전극 패턴들 및 절연 패턴들을 포함하는 전극 구조체; 상기 전극 구조체의 일 측벽에 정의된 수직형 그루브(vertical groove) 내에 배치된 수직형 활성 패턴(vertical active pattern); 및 상기 수직형 활성 패턴의 측벽과 상기 각 전극 패턴 사이에 개재된 정보 저장막을 포함할 수 있다.
일 실시예에 따르면, 상기 소자는 상기 기판 내에 형성되고, 제1 도전형의 도펀트로 도핑된 웰 영역; 및 상기 전극 구조체의 일 측의 상기 웰 영역 내에 형성되고, 제2 도전형의 도펀트로 도핑된 공통 소오스 영역을 더 포함할 수 있다. 이 경우에, 상기 공통 소오스 영역은 상기 전극 구조체의 상기 일 측벽에 인접하고, 상기 수직형 활성 패턴은 상기 공통 소오스 영역과 연결될 수 있다.
일 실시예에 따르면, 상기 수직형 활성 패턴은 상기 웰 영역과도 연결될 수 있다.
일 실시예에 따르면, 상기 수직형 활성 패턴은 아래로 연장되어, 상기 수직형 그루브 아래의 기판에 형성된 리세스 영역 내에 배치될 수 있다. 상기 수직형 활성 패턴은 상기 리세스 영역의 바닥면과 접촉될 수 있다.
일 실시예에 따르면, 상기 수직형 활성 패턴의 바닥면의 제1 부분 및 제2 부분은 각각 상기 웰 영역 및 상기 공통 소오스 영역과 접촉될 수 있다.
일 실시예에 따르면, 상기 수직형 활성 패턴은 상기 리세스 영역의 내측벽과 접촉될 수 있다.
일 실시예에 따르면, 상기 리세스 영역의 상기 내측벽과 접촉된 상기 수직형 활성 패턴의 일 부분은 상기 웰 영역과 접촉될 수 있으며, 상기 수직형 활성 패턴의 바닥면의 전체는 상기 공통 소오스 영역과 접촉될 수 있다.
일 실시예에 따르면, 소자의 동작 시에, 상기 공통 소오스 영역에 기준 전압이 인가될 수 있다.
일 실시예에 따르면, 상기 소자는 상기 수직형 그루브 내에 배치된 충전 유전 패턴을 더 포함할 수 있다. 상기 수직형 활성 패턴은 상기 수직형 그루브의 내면 및 상기 충전 유전 패턴 사이에 개재될 수 있으며, 상기 수직형 활성 패턴은 상기 수직형 그루브의 내면을 따라 실질적으로 균일한 두께로 배치될 수 있다.
일 실시예에 따르면, 상기 수직형 활성 패턴은 상기 수직형 그루브의 내면 전체를 덮을 수 있다.
일 실시예에 따르면, 상기 수직형 활성 패턴은 상기 수직형 그루브 외부에 위치한 상기 전극 구조체의 상기 일 측벽 보다 옆으로 리세스(recess)될 수 있다.
일 실시예에 따르면, 상기 정보 저장막은 수직으로(vertically) 연장되어, 상기 절연 패턴 및 상기 수직형 활성 패턴의 측벽 사이에 개재될 수 있다.
일 실시예에 따르면, 상기 정보 저장막의 제1 부분은 수직적으로 연장되어 상기 절연 패턴 및 상기 수직형 활성 패턴 사이에 개재될 수 있으며, 상기 정보 저장막의 제2 부분은 수평적으로 연장되어 상기 각 전극 패턴의 하부면 및 상부면을 덮을 수 있다.
일 실시예에 따르면, 상기 정보 저장막의 전체가 수평적으로 연장되어 상기 각 전극 패턴의 하부면 및 상부면을 덮을 수 있다.
본 발명의 다른 양태에 따르면, 3차원 반도체 기억 소자는 기판 상에 교대로 그리고 반복적으로 적층된 전극 패턴들 및 절연 패턴들을 포함하는 전극 구조체; 상기 전극 구조체의 양 측벽들에 각각 정의된 한 쌍의 수직형 그루브 내에 각각 배치된 한 쌍의 수직형 활성 패턴들; 및 상기 각 수직형 활성 패턴의 측벽과 상기 각 전극 패턴 사이에 개재된 정보 저장막을 포함할 수 있다.
일 실시예에 따르면, 상기 소자는 상기 한 쌍의 수직형 활성 패턴들의 상단들에 전기적으로 접속된 배선을 더 포함할 수 있다. 이 경우에, 상기 전극 패턴들 중에서 적어도 최상위의 전극 패턴은, 서로 옆으로 이격된 한 쌍의 세그먼트들로 분할될 수 있다. 상기 한 쌍의 세그먼트들은 상기 한 쌍의 수직형 활성 패턴들과 각각 커플될 수 있다.
일 실시예에 따르면, 상기 소자는, 상기 한 쌍의 수직형 활성 패턴들의 상단들과 각각 전기적으로 접속되고 나란히 연장된 한 쌍의 배선들을 더 포함할 수 있다.
일 실시예에 따르면, 상기 적층된 전극 패턴들의 각각은, 서로 옆으로 이격된 제1 세그먼트 및 제2 세그먼트로 분할될 수 있다. 이 경우에, 상기 전극 구조체는, 서로 동일한 레벨에 위치한 상기 각 제1 세그먼트 및 상기 각 제2 세그먼트 사이에 배치된 파티션 패턴을 더 포함할 수 있다. 상기 파티션 패턴은 상기 절연 패턴에 대하여 식각선택비를 갖는 절연 물질을 포함할 수 있다.
본 발명의 또 다른 양태에 따르면, 3차원 반도체 기억 소자는 기판 상에 교대로 그리고 반복적으로 적층된 전극 패턴들 및 절연 패턴들을 포함하는 전극 구조체; 전극 구조체의 일 측의 기판 내에 형성된 공통 소오스 영역; 상기 공통 소오스 영역에 인접한 상기 전극 구조체의 일 측벽 상에 배치되고, 상기 공통 소오스 영역과 접촉된 수직형 활성 패턴; 및 상기 수직형 활성 패턴의 측벽과 상기 각 전극 패턴 사이에 개재된 정보 저장막을 포함할 수 있다.
일 실시예에 따르면, 상기 소자는 상기 기판 내에 배치된 웰 영역을 더 포함할 수 있다. 상기 웰 영역은 제1 도전형의 도펀트로 도핑되고, 상기 공통 소오스 영역은 제2 도전형의 도펀트로 도핑될 수 있다. 상기 수직형 활성 패턴은 상기 웰 영역과도 접촉될 수 있다.
일 실시예에 따르면, 상기 전극 구조체의 상기 일 측벽은 평편한(flat) 제1 부분, 및 상기 제1 부분 보다 옆으로 오목하고 수직으로 연장된 제2 부분을 포함할 수 있다. 상기 수직형 활성 패턴은 상기 제2 부분 상에 배치될 수 있다.
상술된 기술적 과제들을 해결하기 위한 3차원 반도체 기억 소자의 제조 방법을 제공한다. 본 발명의 또 다른 양태에 따르면, 상기 제조 방법은 기판 상에, 교대로 그리고 반복적으로 적층된 절연막들 및 물질막들을 포함하는 적층 구조체를 형성하는 것; 상기 적층 구조체를 패터닝하여, 교대로 그리로 반복적으로 적층된 절연 패턴들 및 물질 패턴들(material patterns)을 포함하는 적층 패턴을 형성하는 것; 상기 적층 패턴의 측벽에 수직형 그루브를 형성하는 것; 및 상기 수직형 그루브 내에 수직형 활성 패턴을 형성하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 적층 패턴 및 상기 수직형 그루브는 동시에 형성될 수 있다.
일 실시예에 따르면, 상기 물질 패턴들은 상기 절연 패턴들에 대하여 식각 선택비를 갖는 물질로 형성될 수 있다. 이 경우에, 상기 제조 방법은 상기 물질 패턴들을 식각하여 빈 영역들을 형성하는 것; 상기 빈 영역들 내에 전극 패턴들을 각각 형성하여 전극 구조체를 형성하는 것; 및 상기 수직형 활성 패턴의 측벽 및 상기 각 전극 패턴 사이에 정보 저장막을 형성하는 것을 더 포함할 수 있다.
일 실시예에 따르면, 상기 정보 저장막의 적어도 일부분은, 상기 수직형 활성 패턴을 형성하기 전에, 상기 수직형 그루브의 내면을 포함하는 상기 적층 패턴의 측벽 상에 형성될 수 있다. 상기 수직형 그루브 외부에 위치한 상기 정보 저장막의 상기 적어도 일부분은 상기 수직형 활성 패턴을 형성한 후에 제거되어, 상기 절연 패턴들 및 물질 패턴들이 노출될 수 있다. 상기 빈 영역들은 상기 노출된 물질 패턴들을 식각하는 것에 의해 형성될 수 있다.
일 실시예에 따르면, 상기 수직형 그루브 아래의 기판에 리세스 영역이 형성될 수 있다. 이 경우에, 상기 정보 저장막의 상기 적어도 일부분 및 상기 수직형 활성 패턴을 형성하는 것은, 상기 수직형 그루브를 갖는 기판 상에 상기 정보 저장막의 상기 적어도 일부분 및 제1 활성막을 차례로 형성하는 것; 상기 제1 활성막을 이방성 식각하여, 상기 적층 패턴의 측벽 상에 제1 활성 패턴을 형성하는 것; 상기 정보 저장막의 상기 적어도 일부분을 식각하여, 상기 리세스 영역의 내측벽을 노출시키는 것; 상기 제1 활성 패턴 및 상기 리세스 영역의 내측벽과 접촉하는 제2 활성막을 형성하는 것; 및 상기 수직형 그루브 외부의 상기 제2 활성막 및 제1 활성 패턴을 제거하여 상기 수직형 활성 패턴을 형성하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 정보 저장막은 상기 전극 패턴들을 형성하기 전에 상기 빈 영역들 내에 형성될 수 있다.
일 실시예에 따르면, 상기 빈 영역들을 형성하는 것은, 상기 물질 패턴들을 식각하여 상기 빈 영역들을 형성하되, 상기 물질 패턴들의 일부분들이 잔존되는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 물질 패턴들은 도전 물질로 형성될 수 있다. 이 경우에, 상기 제조 방법은 상기 수직형 활성 패턴을 형성하기 전에, 상기 수직형 그루브의 내면 상에 정보 저장막을 형성하는 것을 더 포함할 수 있다.
일 실시예에 따르면, 상기 제조 방법은 상기 수직형 활성 패턴을 형성한 후에, 상기 수직형 활성 패턴을 옆으로 리세스하는 것을 더 포함할 수 있다. 상기 리세스된 수직형 활성 패턴은 상기 수직형 그루브의 일부분을 채울 수 있다.
상기 수직형 활성 패턴은 상기 전극 구조체의 일 측벽에 정의된 수직형 그루브 내에 배치된다. 이로써, 상기 수직형 활성 패턴은 상기 전극 구조체 일 측에 배치될 수 있는 공통 소오스 영역과 직접 연결될 수 있다. 그 결과, 소자의 동작 시에, 상기 수직형 활성 패턴 내 채널들과 상기 공통 소오스 영역간의 전류 경로를 최소화할 수 있다. 상기 수직형 활성 패턴이 상기 적층 구조체의 측벽을 지지함으로써, 상기 적층 구조체의 기울어지는 현상 등을 최소화시킬 수 있다. 결과적으로, 매우 우수한 신뢰성을 갖고 고집적화에 최적화된 3차원 반도체 기억 소자를 구현할 수 있다.
도 1a는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자를 나타내는 사시도.
도 1b는 도 1a에 개시된 반도체 기억 소자를 나타내는 평면도.
도 1c는 도 1a의 I-I'을 따라 취해진 단면도.
도 1d는 도 1c의 A 부분을 확대한 도면.
도 2a는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 일 변형예를 나타내는 사시도.
도 2b는 도 2a의 II-II'을 따라 취해진 단면도.
도 2c는 도 2b의 B 부분을 확대한 도면.
도 3은 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 다른 변형예를 설명하기 위하여 도 2a의 II-II'을 따라 취해진 단면도.
도 4a는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 또 다른 변형예를 나타내는 사시도.
도 4b는 도 4a의 3차원 반도체 기억 소자를 나타내는 평면도.
도 5a는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 또 다른 변형예를 나타내는 사시도.
도 5b는 도 5a의 3차원 반도체 기억 소자를 나타내는 평면도.
도 6a는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 또 다른 변형예를 나타내는 사시도.
도 6b는 도 6a의 III-III'을 따라 취해진 단면도.
도 6c는 도 6b의 C 부분을 확대한 도면.
도 7a는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 또 다른 변형예를 나타내는 사시도.
도 7b는 도 7a의 IV-IV'을 따라 취해진 단면도.
도 8a는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 또 다른 변형예를 나타내는 사시도.
도 8b는 도 8a의 V-V'을 따라 취해진 단면도.
도 9a는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 또 다른 변형예를 나타내는 사시도.
도 9b는 도 9a에 개시된 3차원 반도체 기억 소자를 나타내는 평면도.
도 9c는 도 9a의 VI-VI'을 따라 취해진 단면도.
도 10a는 본 발명의 다른 실시예에 따른 3차원 반도체 기억 소자를 나타내는 사시도.
도 10b는 도 10a에 개시된 3차원 반도체 기억 소자를 나타내는 평면도.
도 10c는 도 10a의 VII-VII'을 따라 취해진 단면도.
도 11a는 본 발명의 다른 실시예에 따른 3차원 반도체 기억 소자의 일 변형예를 나타내는 사시도.
도 11b는 도 11a에 개시된 3차원 반도체 기억 소자를 나타내는 평면도.
도 11c는 도 11a의 VIII-VIII'을 따라 취해진 단면도.
도 12 내지 도 20은 본 발명의 실시예들에 따른 3차원 반도체 기억 소자의 제조 방법을 설명하기 위한 사시도들.
도 21 및 도 22는 본 발명의 실시예들에 따른 3차원 반도체 기억 소자의 제조 방법의 일 변형예를 설명하기 위한 사시도들.
도 23 내지 도 25는 본 발명의 실시예들에 따른 3차원 반도체 기억 소자의 제조 방법의 다른 변형예를 설명하기 위한 사시도들.
도 26 및 도 27은 본 발명의 실시예들에 따른 3차원 반도체 기억 소자의 제조 방법의 또 다른 변형예를 설명하기 위한 사시도들.
도 28은 본 발명의 실시예들에 따른 3차원 반도체 기억 소자의 제조 방법의 또 다른 변형예를 설명하기 위한 사시도.
도 29는 본 발명의 실시예들에 따른 3차원 반도체 기억 소자의 제조 방법의 또 다른 변형예를 설명하기 위한 사시도.
도 30 및 도 31은 본 발명의 실시예들에 따른 3차원 반도체 기억 소자의 제조 방법의 또 다른 변형예를 설명하기 위한 사시도들.
도 32는 본 발명의 실시예들에 따른 3차원 반도체 기억 소자의 제조 방법의 또 다른 변형예를 설명하기 위한 사시도.
도 33은 본 발명의 실시예들에 따른 3차원 반도체 기억 소자의 제조 방법의 또 다른 변형예를 설명하기 위한 사시도.
도 34는 본 발명의 기술적 사상에 기초한 3차원 반도체 기억 소자를 포함하는 전자 시스템의 일 예를 간략히 도시한 블록도.
도 35는 본 발명의 기술적 사상에 기초한 3차원 반도체 기억 소자를 포함하는 메모리 카드의 일 예를 간략히 도시한 블록도.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다 또한, 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1a는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자를 나타내는 사시도이고, 도 1b는 도 1a에 개시된 반도체 기억 소자를 나타내는 평면도이다. 도 1b는 전극 패턴들을 중심으로 도시하였다. 도 1c는 도 1a의 I-I'을 따라 취해진 단면도이고, 도 1d는 도 1c의 A 부분을 확대한 도면이다.
도 1a, 도 1b 및 도 1c를 참조하면, 반도체 기판(100, 이하 기판이라 함) 내에 웰 영역(103)이 형성될 수 있다. 상기 웰 영역(103)은 제1 도전형의 도펀트로 도핑될 수 있다. 상기 기판(100) 상에 복수의 전극 구조체들(130)이 제1 방향으로 나란히 연장될 수 있다. 상기 제1 방향은 도 1a의 y축 방향에 해당할 수 있다. 상기 전극 구조체들(130)은 상기 제1 방향에 수직한(perpendicular) 제2 방향으로 소정 간격으로 이격될 수 있다. 상기 제2 방향은 도 1a의 x축 방향에 해당할 수 있다. 인접한 전극 구조체들(130) 사이에 트렌치(113)가 정의될 수 있다.
상기 각 전극 구조체(130, each of the electrode structures)는 교대로 그리고 반복적으로 적층된 절연 패턴들(105a, 105Ua) 및 전극 패턴들(LEP, EP, UEP1, UEP2)을 포함할 수 있다. 상기 절연 패턴들(105a, 105Ua)은 산화물 등을 포함할 수 있다. 상기 전극 패턴들(LEP, EP, UEP1, UEP2)는 도펀트로 도핑된 반도체(ex, 도핑된 실리콘, 도핑된 게르마늄, 도핑된 실리콘-게르마늄 등), 금속(ex, 텅스텐, 알루미늄, 구리 등), 도전성 금속 질화물(ex, 질화 티티늄, 질화 탄탈늄, 질화 텅스텐 등) 또는 전이 금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다.
한 쌍의 수직형 활성 패턴들(125)이 상기 전극 구조체(130)의 양 측벽들에 각각 정의된 한 쌍의 수직형 그루브들(115a, vertical groove) 내에 각각 배치될 수 있다. 상기 한 쌍의 수직형 활성 패턴들(125)은 상기 제2 방향으로 배열되어 하나의 행을 이룰 수 있다. 상기 전극 구조체(130)의 양 측벽에는 복수의 상기 행들을 이루는 수직형 활성 패턴들(125)이 배치될 수 있다. 상기 전극 구조체(130)의 양 측벽의 수직형 그루브들(115a) 내에 배치된 수직형 활성 패턴들(125)은 2개의 열을 이룰 수 있다. 상기 수직형 활성 패턴(125)은 필라 형태(pillar shape)일 수 있다. 일 실시예에 따르면, 상기 수직형 활성 패턴(125)은 실질적으로 상기 수직형 그루브(115a)의 내면 전체를 덮을 수 있다. 상기 수직형 그루브들(115a)로 인하여, 상기 전극 구조체(130)의 양 측벽들은 평면적 관점에서 요철 형태일 수 있다.
상기 수직형 그루브(115a)는 상기 전극 구조체(130)의 일 측벽의 상단으로부터 하단으로 수직적으로 연장될 수 있다. 상기 전극 구조체(130)의 일 측벽은 평편한(flat) 제1 부분, 및 상기 제1 부분 보다 옆으로 오목하고 수직으로 연장된 제2 부분을 포함할 수 있다. 상기 수직형 그루브(115a)는 상기 전극 구조체(130)의 상기 일 측벽의 상기 제2 부분에 해당할 수 있다.
일 실시예에 따르면, 도 1a 및 1b에 개시된 바와 같이, 상기 수직형 그루브(115a)는 실질적으로 각진 형태(angulated shape)일 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 상기 수직형 그루브(115a)는 다른 형태일 수도 있다. 상기 수직형 그루브(115a)는 상기 절연 패턴들(105a, 105Ua)의 일 측벽들에 각각 형성된 노칭 영역들(notching regions) 및 상기 전극 패턴들(LEP, EP, UEP1(또는 UEP2))의 일 측벽들에 형성된 노칭 영역들에 의해 정의될 수 있다. 좀더 구체적으로, 상기 수직형 그루브(115a)는 교대로 그리고 반복적으로 적층된 상기 절연 패턴들(105a, 105Ua)의 노칭 영역들 및 상기 전극 패턴들(LEP, EP, UEP1(또는 UEP2))의 노칭 영역들에 의해 정의될 수 있다.
정보 저장막(120)이 상기 각 수직형 활성 패턴(125)의 측벽 및 상기 각 전극 패턴(LEP, EP, UEP1, UEP2) 사이에 개재될 수 있다. 좀더 구체적으로, 상기 정보 저장막(120)은 상기 각 수직형 활성 패턴(125)의 측벽 및 상기 각 전극 패턴(LEP, EP, UEP1, UEP2)의 상기 노칭 영역의 내면 사이에 배치될 수 있다. 일 실시예에 따르면, 상기 정보 저장막(120)은 수직적으로 연장되어, 상기 각 수직형 활성 패턴(125)의 측벽 및 상기 절연 패턴들(105a, 105Ua) 사이에 개재될 수 있다. 예컨대, 상기 정보 저장막(125)은 수직적으로 연장되어, 상기 수직형 활성 패턴(125)의 측벽 및 상기 수직형 그루브(115a)의 내면 사이에 개재될 수 있다.
상기 각 수직형 활성 패턴(125)은 하나의 수직형 셀 스트링(vertical cell string)에 포함될 수 있다. 상기 수직형 셀 스트링은 차례로 적층된 적어도 하나의 접지 선택 트랜지스터, 복수의 셀 트랜지스터, 및 적어도 하나의 스트링 선택 트랜지스터를 포함할 수 있다. 상기 수직형 셀 스트링 내 트랜지스터들은 상기 수직형 활성 패턴(125)내에 정의된 수직형 채널 영역들을 포함할 수 있다. 적어도 최하위의 전극 패턴(LEP)는 상기 접지 선택 트랜지스터의 게이트 전극에 해당할 수 있으며, 적어도 최상위의 전극 패턴(UEP1, UEP2)은 상기 스트링 선택 트랜지스터의 게이트 전극에 해당할 수 있다. 상기 최하위의 전극 패턴(LEP) 및 상기 최상위의 전극 패턴(UEP1, UEP2) 사이에 배치된 전극 패턴들(EP)의 적어도 일부(at least some)는 상기 셀 트랜지스터들의 게이트 전극들에 해당할 수 있다.
상기 전극 구조체(130)의 양 측벽에 각각 배치된 상기 한 쌍의 수직형 활성 패턴들(125)이 상기 제2 방향으로 상기 행을 이루는 경우에, 상기 한 쌍의 수직형 활성 패턴들(125)은 하나의 배선(155)에 전기적으로 접속될 수 있다. 상기 배선(155)은 비트 라인에 해당할 수 있다. 이 경우에, 스트링 선택 트랜지스터의 게이트 전극으로 사용되는 상기 최상위의 전극 패턴은, 서로 옆으로 이격된 제1 세그먼트(UEP1, first segment) 및 제2 세그먼트(UEP2, second segment)로 분할될 수 있다. 상기 제1 및 제2 세그먼트들(UEP1, UEP2) 사이에 분리 영역(143)이 정의될 수 있다. 상기 분리 영역(143)은 위로 연장되어 최상위의 절연 패턴(105Ua)을 관통할 수 있다. 분리 유전 패턴(145)이 상기 분리 영역(143)을 채울 수 있다.
상기 최상위의 전극 패턴의 제1 세그먼트(UEP1)는 상기 전극 구조체(130)의 일 측벽에 정의된 수직형 그루브(115a) 내 수직형 활성 패턴(125)과 커플될 수 있으며, 상기 최상위의 전극 패턴의 제2 세그먼트(UEP2)는 상기 전극 구조체(130)의 다른 측벽에 정의된 수직형 그루브(115a) 내 수직형 활성 패턴(125)과 커플될 수 있다. 소자의 동작 시에, 상기 최상위의 전극 패턴의 제1 세그먼트(UEP1) 및 제2 세그먼트(UEP2)는 서로 독립적으로 제어될 수 있다. 즉, 상기 최상위의 전극 패턴의 제1 세그먼트(UEP1) 및 제2 세그먼트(UEP2)는, 상기 한 쌍의 수직형 활성 패턴들(125)을 각각 포함하는 한 쌍의 수직형 셀 스트링들에 각각 포함될 수 있다. 이 경우에, 상기 한 쌍의 수직형 셀 스트링들은 상기 셀 트랜지스터들 및 스트링 선택 트랜지스터의 게이트 전극들로 사용되는 전극 패턴들(EP, LEP)을 공유할 수 있다. 일 실시예에 따르면, 상기 수직형 셀 스트링이 복수의 스트링 선택 트랜지스터들을 포함하는 상기 최상위의 전극 패턴으로부터 아래로 복수번째까지의 전극 패턴들의 각각이, 옆으로 이격된 제1 및 제2 세그먼트들로 분할될 수 있다.
상기 전극 구조체(130)의 양측의 웰 영역(103) 내에 공통 소오스 영역들(CSR)이 배치될 수 있다. 즉, 상기 각 공통 소오스 영역(CSR)은 상기 각 트렌치(113) 아래의 웰 영역(103) 내에 배치될 수 있다. 상기 공통 소오스 영역(CSR)은 제2 도전형의 도펀트로 도핑될 수 있다. 상기 제1 도전형의 도펀트 및 상기 제2 도전형의 도펀트 중에서 어느 하나는 p형 도펀트일 수 있으며, 다른 하나는 n형 도펀트일 수 있다. 상기 수직형 활성 패턴(125)은 상기 공통 소오스 영역(CSR)과 연결될 수 있다. 또한, 상기 수직형 활성 패턴(125)은 상기 웰 영역(103)과도 연결될 수 있다. 예컨대, 상기 수직형 활성 패턴(125)은 상기 공통 소오스 영역(CSR) 및 웰 영역(103)과 접촉될 수 있다. 소자의 동작 시에, 상기 공통 소오스 영역(CSR)에는 기준 전압이 인가될 수 있다.
상기 수직형 그루브(115a) 및 트렌치(113) 아래의 기판(100)에 리세스 영역(117)이 형성될 수 있다. 상기 리세스 영역(117)의 바닥면은 상기 전극 구조체(130) 아래의 상기 기판(100)의 상부면 보다 낮은 레벨에 위치한다. 상기 수직형 활성 패턴(125)은 아래로 연장되어, 상기 리세스 영역(117) 내에 배치될 수 있다.
상기 수직형 활성 패턴(125) 및 정보 저장막(120) 등을 도 1d를 참조하여 좀더 구체적으로 설명한다.
도 1a 내지 도 1d를 참조하면, 상기 수직형 활성 패턴(125) 은 상기 리세스 영역(117)의 바닥면과 접촉될 수 있다. 상기 수직형 활성 패턴(125)은 상기 리세스 영역(117)의 바닥면을 통하여 상기 웰 영역(103) 및 공통 소오스 영역(CSR)과 접촉될 수 있다. 예컨대, 상기 수직형 활성 패턴(125)의 바닥면의 제1 부분 및 제2 부분은 상기 공통 소오스 영역(CSR) 및 웰 영역(103)과 각각 접촉될 수 있다. 일 실시예에 따르면, 상기 수직형 활성 패턴(125)은 상기 정보 저장막(120)에 의하여 상기 리세스 영역(117)의 내측벽으로부터 이격될 수 있다.
상기 수직형 활성 패턴(125)은 제1 활성부(122a) 및 제2 활성부(124a)를 포함할 수 있다. 상기 제1 활성부(122a)는 상기 제2 활성부(124a) 및 상기 정보 저장막(120) 사이에 배치될 수 있다. 상기 제1 활성부(122a)는 상기 정보 저장막(120)에 의해 상기 리세스 영역(117)의 내면으로부터 이격될 수 있다. 상기 제2 활성부(124a)는 상기 제1 활성부(122a) 및 상기 리세스 영역(117)의 바닥면과 접촉될 수 있다.
상기 수직형 활성 패턴(125)는 반도체 물질(ex, 실리콘, 게르마늄, 또는 실리콘-게르마늄 등)을 포함할 수 있다. 상기 수직형 활성 패턴(125)은 상기 제1 도전형의 도펀트로 도핑되거나, 언도프트(undoped) 상태일 수 있다. 상기 수직형 활성 패턴(125)는 결정 상태일 수 있다. 예컨대, 상기 수직형 활성 패턴(125)은 다결정 상태(poly-crystalline state) 또는 단결정 상태(single-crystalline state)일 수 있다. 즉, 상기 제1 및 제2 활성부들(122a, 124a)은 반도체 물질을 포함할 수 있으며, 상기 제1 도전형의 도펀트로 도핑되거나 언도프트 상태일 수 있다. 상기 제1 및 제2 활성부들(122a, 124a)은 다결정 상태 또는 단결정 상태일 수 있다.
상기 정보 저장막(120)은 터널 유전막(TDL), 전하 저장층(SL) 및 블로킹 유전막(BDL)을 포함할 수 있다. 상기 터널 유전막(TDL)은 상기 수직형 활성 패턴(125)에 인접하고, 상기 블로킹 유전막(BDL)은 상기 전극 패턴(LEP, EP, UEP1, UEP2)에 인접할 수 있다. 상기 전하 저장층(SL)은 상기 터널 유전막(TDL) 및 블로킹 유전막(BDL) 사이에 개재될 수 있다. 상기 터널 유전막(TDL)은 산화물 및/또는 산화질화물 등을 포함할 수 있다. 상기 전하 저장층(SL)은 전하를 저장할 수 있는 물질을 포함할 수 있다. 일 실시예에 따르면, 상기 전하 저장층(SL)은 전하를 저장할 수 있는 트랩들을 갖는 트랩 유전 물질을 포함할 수 있다. 예컨대, 상기 전하 저장층(SL)은 질화물 및/또는 금속 산화물(ex, 산화 하프늄 등) 등을 포함할 수 있다. 상기 블로킹 유전막(BDL)은 상기 터널 유전막(TDL)에 비하여 높은 유전상수를 갖는 고유전막(ex, 하프늄 산화막 및/또는 알루미늄 산화막 등과 같은 금속 산화막 등)을 포함할 수 있다. 이에 더하여, 상기 블로킹 유전막(BDL)은 상기 고유전 물질 보다 큰 에너지 밴드 갭을 갖는 장벽 유전막(ex, 산화막 등)을 더 포함할 수도 있다. 상기 블로킹 유전막(BDL)이 상기 고유전막 및 장벽 유전막을 포함하는 경우에, 상기 고유전막은 상기 전극 패턴(LEP, EP, UEP1, UEP2)에 인접할 수 있으며, 상기 장벽 유전막은 상기 고유전막 및 상기 전하 저장층(SL) 사이에 개재될 수 있다.
계속해서, 도 1a 내지 도 1c를 참조하면, 한 쌍의 측벽 절연 패턴들(133)이 상기 트렌치(113)의 양 내측벽들 상에 각각 배치될 수 있다. 즉, 상기 전극 구조체(130)의 측벽 상에 상기 측벽 절연 패턴(133)이 배치될 수 있다. 상기 측벽 절연 패턴들(133)은 상기 제1 방향으로 나란히 연장될 수 있다. 상기 수직형 활성 패턴(125)은 상기 측벽 절연 패턴(133)과 접촉될 수 있다. 예컨대, 상기 수직형 활성 패턴(125)은, 상기 수직형 그루브(115a) 내 정보 저장막(120)과 접촉된 내측벽, 및 상기 측벽 절연 패턴(133)과 접촉된 외측벽을 포함할 수 있다. 상기 측벽 절연 패턴(133)은 산화물, 질화물 및/또는 산화질화물 등을 포함할 수 있다.
상기 트렌치(113) 내 한 쌍의 측벽 절연 패턴들(133) 사이에 콘택 도전 패턴(140)이 배치될 수 있다. 상기 콘택 도전 패턴(140)은 상기 공통 소오스 영역(CSR)과 연결될 수 있다. 상기 콘택 도전 패턴(140)은 상기 제1 방향으로 연장된 라인 형태일 수 있다. 예컨대, 상기 콘택 도전 패턴(140)은 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속 질화물(ex, 질화 티타늄, 질화 탄탈늄, 질화 텅스텐 등), 또는 전이 금속(ex, 티타늄, 탄탈늄 등) 등에서 적어도 하나를 포함할 수 있다.
일 실시예에 따르면, 상기 트렌치(113)내 측벽 절연 패턴들(133)은 옆으로 연장되어 상기 트렌치(113)를 채울 수 있다. 이 경우에, 상기 콘택 도전 패턴(140)은 상기 트렌치(113)를 채우는 측벽 절연 패턴(133)을 관통하여 필라 형태일 수 있다. 필라 형태의 상기 콘택 도전 패턴(140)은 상기 공통 소오스 영역(CSR)과 접촉될 수 있다.
층간 유전막(147)이 상기 전극 구조체(130)을 포함한 기판(100) 전면 상에 배치될 수 있다. 상기 층간 유전막(147)은 산화물 등을 포함할 수 있다. 상기 층간 유전막(147) 상에 배선들(155)이 배치될 수 있다. 상기 배선들(155)은 상기 제2 방향으로 나란히 연장될 수 있다. 상기 각 배선(155)은 상기 각 전극 구조체(130)의 양 측벽의 수직형 그루브들(115a) 내에 각각 배치된 한 쌍의 수직형 활성 패턴들(125)의 상단들과 전기적으로 접속될 수 있다. 상기 배선(155)은 상기 층간 유전막(147)을 관통하는 콘택 플러그(150)를 경유하여 상기 수직형 활성 패턴(125)의 상단에 전기적으로 접속될 수 있다. 일 실시예에 따르면, 상기 수직형 활성 패턴(125)의 윗부분 내에 상기 제2 도전형으로 도핑된 드레인 영역이 형성될 수 있다. 상기 콘택 플러그(150)는 상기 드레인 영역에 전기적으로 접속될 수 있다. 상기 드레인 영역의 하부면의 레벨은 상기 최상위 절연 패턴(105Ua)의 하부면의 레벨에 근접할 수 있다.
상기 콘택 플러그(150) 및 배선(155)은 도전 물질을 포함한다. 예컨대, 상기 콘택 플러그(150) 및 배선(155)은 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속 질화물(ex, 질화 티타늄, 질화 탄탈늄, 질화 텅스텐 등), 또는 전이 금속(ex, 티타늄, 탄탈늄 등) 등에서 적어도 하나를 포함할 수 있다. 상기 콘택 플러그(150)는 상기 배선(155)과 동일한 도전 물질을 포함하거나, 다른 도전 물질을 포함할 수 있다.
상술된 3차원 반도체 기억 소자에 따르면, 상기 수직형 활성 패턴(125)은 상기 전극 구조체(130)의 일 측벽에 정의된 수직형 그루브(115a) 내에 배치된다. 이로써, 상기 수직형 활성 패턴(125)은 상기 전극 구조체(130) 일 측의 공통 소오스 영역(CSR)과 직접 연결될 수 있다. 그 결과, 소자의 동작 시에, 상기 수직형 활성 패턴(125) 내 채널들과 상기 공통 소오스 영역(CSR)간의 거리를 최소화할 수 있다. 이로써, 우수한 신뢰성을 갖는 3차원 반도체 기억 소자를 구현할 수 있다.
또한, 상기 수직형 활성 패턴(125)은 상기 웰 영역(103)과도 연결될 수 있다. 이로써, 상기 셀 트랜지스터의 소거 동작이 매우 용이해질 수 있다. 예컨대, 소거 동작 시에, 상기 웰 영역(103)에 공급된 소거 전압은 상기 수직형 활성 패턴(125) 내 채널 영역으로 매우 용이하게 공급될 수 있다. 이에 더하여, 상기 수직형 활성 패턴들(125)이 상기 적층 구조체(130)의 양 측벽들을 지지함으로써, 상기 적층 구조체(130)의 기울어지는 현상 등을 최소화시킬 수 있다.
결과적으로, 매우 우수한 신뢰성을 갖고 고집적화에 최적화된 3차원 반도체 기억 소자를 구현할 수 있다.
다음으로, 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 변형예들을 도면들을 참조하여 설명한다.
도 2a는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 일 변형예를 나타내는 사시도이고, 도 2b는 도 2a의 II-II'을 따라 취해진 단면도이며, 도 2c는 도 2b의 B 부분을 확대한 도면이다.
도 2a, 도 2b 및 도 2c를 참조하면, 수직형 활성 패턴(125')은 수직형 그루브(115a) 아래의 리세스 영역(117)의 바닥면 및 내측벽과 접촉될 수 있다. 좀더 구체적으로, 도 2c에 개시된 바와 같이, 상기 리세스 영역(117) 내 정보 저장막(120)의 하단은 상기 리세스 영역(117)의 바닥면 보다 높은 레벨에 위치할 수 있다. 이에 따라, 상기 리세스 영역(117)의 내측벽의 적어도 일부는 상기 정보 저장막(120)에 의해 덮혀지지 않을 수 있다. 상기 수직형 활성 패턴(125')는 제1 활성부(122a) 및 제2 활성부(124a')를 포함할 수 있다. 상기 제1 활성부(122a)는 상기 제2 활성부(124a') 및 정보 저장막(120) 사이에 배치될 수 있다. 상기 제2 활성부(124a')는 상기 제1 활성부(122a)와 접촉된다. 또한, 상기 제2 활성부(124a')는 상기 리세스 영역(117)의 바닥면 및 내측벽과 접촉될 수 있다. 상기 제2 활성부(124a')는 상기 정보 저장막(120)에 의해 덮혀지지 않은 상기 리세스 영역(120)의 내측벽과 접촉될 수 있다.
상기 제1 수직형 활성 패턴(125')는 상기 리세스 영역(117)의 바닥면의 일부 및 내측벽을 통하여 상기 웰 영역(103)과 접촉될 수 있다. 즉, 상기 제1 수직형 활성 패턴(125)의 바닥면의 일부분 및 상기 제1 수직형 활성 패턴(125)의 상기 리세스 영역(117)과 접촉된 부분은 상기 웰 영역(103)과 접촉될 수 있다.상기 제1 수직형 활성 패턴(125)의 바닥면의 다른 일부는 공통 소오스 영역(CSR)과 접촉될 수 있다. 상기 수직형 활성 패턴(125')은 도 1a 내지 도 1d의 수직형 활성 패턴(125)과 동일한 물질로 형성될 수 있다.
도 3은 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 다른 변형예를 설명하기 위하여 도 2a의 II-II'을 따라 취해진 단면도이다.
도 3을 참조하면, 공통 소오스 영역(CSRa)은 옆으로 연장되어, 상기 리세스 영역(117)의 바닥면 전체를 덮을 수 있다. 이 경우에, 수직형 활성 패턴(125')의 바닥면 전체가 상기 공통 소오스 영역(CSRa)과 접촉될 수 있으며, 상기 수직형 활성 패턴(125')의 상기 리세스 영역(117)의 내측벽과 접촉된 부분이 상기 웰 영역(103)과 접촉될 수 있다.
도 4a는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 또 다른 변형예를 나타내는 사시도이고, 도 4b는 도 4a의 3차원 반도체 기억 소자를 나타내는 평면도이다.
도 4a 및 도 4b를 참조하면, 적층 구조체(130)의 측벽에 정의된 수직형 그루브(215a)는 라운드 형태(rounded shape)일 수 있다. 수직형 활성 패턴(125)이 상기 수직형 그루브(215a) 내에 배치된다. 상기 수직형 그루브(215a)의 형태에 기인하여, 상기 정보 저장막(120)과 인접한 상기 수직형 활성 패턴(125)의 내측벽은 둥근 형태일 수 있다. 측벽 절연 패턴(122)과 인접한 상기 수직형 활성 패턴(125)의 외측벽은 실질적으로 평편한(flat)할 수 있다. 예컨대, 상기 수직형 그루브(215a) 내 수직형 활성 패턴(125)은 실질적으로 반기둥 형태(half column shape)일 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다.
도 5a는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 또 다른 변형예를 나타내는 사시도이고, 도 5b는 도 5a의 3차원 반도체 기억 소자를 나타내는 평면도이다.
도 5a 및 도 5b를 참조하면, 본 변형예에 따른 3차원 반도체 기억 소자는 수직형 그루브(215a)의 일부를 채우는 수직형 활성 패턴(125L)을 포함할 수 있다. 상기 수직형 활성 패턴(125L)은 상기 수직형 그루브(215a)의 내면을 따라 콘포말(conformal)하게 배치될 수 있다. 예컨대, 상기 수직형 활성 패턴(125L)은 상기 수직형 그루브(215a)의 내면을 따라 실질적으로 균일한 두께를 가질 수 있다. 상기 수직형 그루브(215a)의 형태에 기인하여, 상기 수직형 활성 패턴(125L)은 둥근 형태의 내측벽 및 둥근 형태의 외측벽을 가질 수 있다. 상기 수직형 활성 패턴(125L)의 상기 내측벽은 정보 저장막(120)과 인접할 수 있다. 본 변형예에 따르면, 충전 유전 패턴(210a)이 상기 수직형 그루브(215a) 내에 배치될 수 있다. 상기 수직형 활성 패턴(125L)의 외측벽은 상기 충전 유전 패턴(210a)과 인접할 수 있다. 즉, 상기 수직형 활성 패턴(125L)은 상기 정보 저장막(120) 및 충전 유전 패턴(210a) 사이에 배치될 수 있다. 예컨대, 상기 수직형 활성 패턴(125L)은, 속이 빈 하프 실린더(half cylinder) 형태일 수 있다.
상기 충전 유전 패턴(210a)은 측벽 절연 패턴(133)과 접촉될 수 있다. 또한, 상기 수직형 활성 패턴(125L)도 상기 측벽 절연 패턴(133)과 접촉될 수 있다. 상기 충전 유전 패턴(210a)은 산화물, 질화물 및/또는 산화 질화물 등을 포함할 수 있다. 상기 수직형 활성 패턴(125L)은 도 1a 내지 도 1d의 수직형 활성 패턴(125L)과 동일한 물질로 형성될 수 있다.
본 변형예에 따르면, 상기 수직형 활성 패턴(125L)과 콘택 플러그(150) 사이에 도전 패드(149)가 배치될 수 있다. 상기 도전 패턴(149)는 상기 수직형 활성 패턴(125L) 및 상기 콘택 플러그(150) 간의 정렬 마진을 증가시킬 수 있다. 상기 도전 패턴(149)은 도전성 금속 질화물(ex, 질화티타늄, 질화 탄탈늄), 금속(ex, 텅스텐 등), 전이 금속(ex, 티타늄, 탄탈늄 등), 또는 도핑된 반도체(ex, 도핑된 실리콘 등) 등에서 적어도 하나를 포함할 수 있다.
도 6a는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 또 다른 변형예를 나타내는 사시도이고, 도 6b는 도 6a의 III-III'을 따라 취해진 단면도이며, 도 6c는 도 6b의 C 부분을 확대한 도면이다.
도 6a, 도 6b 및 도 6c를 참조하면, 수직형 활성 패턴(125)의 측벽 및 각 전극 패턴(LEP, EP, UEP1, UEP2) 사이의 정보 저장막(120a)은 제1 부분(200a) 및 제2 부분(200b)을 포함할 수 있다. 상기 정보 저장막(120a)의 제1 부분(200a)은 수직으로(vertically) 연장되어 수직형 활성 패턴(125)의 측벽 및 절연 패턴들(105a, 105Ua) 사이에 개재될 수 있다. 상기 정보 저장막(120b)의 제2 부분(200b)은 수평으로 연장되어, 상기 각 전극 패턴(LEP, EP, UEP1, UEP2)의 하부면 및 상부면들을 덮을 수 있다.
도 1d의 정보 저장막(120)와 마찬가지로, 상기 정보 저장막(120a)는 터널 유전막, 전하저장층 및 블로킹 유전막을 포함할 수 있다. 상기 정보 저장막(120a)의 터널 유전막, 전하저장층 및 블로킹 유전막은 각각 도 1d의 정보 저장막(120)의 터널 유전막(TDL), 전하저장층(SL) 및 블로킹 유전막(BDL)과 동일한 물질로 형성될 수 있다. 상기 정보 저장막(120a)의 터널 유전막은 상기 수직형 활성 패턴(125)에 인접하고, 상기 정보 저장막(120a)의 블로킹 유전막은 각 전극 패턴(LEP, EP, UEP1, UEP2)에 인접하다.
상기 정보 저장막(120a)의 제1 부분(200a)은 적어도 상기 터널 유전막의 일부를 포함할 수 있다. 상기 정보 저장막(120a)의 제2 부분(200b)은 적어도 상기 블로킹 유전막의 일부를 포함할 수 있다. 상기 제1 부분(200a) 및 제2 부분(200b) 중에서 어느 하나는 상기 전하 저장층을 포함할 수 있다. 예를 들면, 상기 제1 부분(200a)이 상기 터널 유전막 및 상기 전하 저장층을 포함할 수 있으며, 상기 제2 부분(200b)이 블로킹 유전막을 포함할 수 있다. 이 경우에, 상기 터널 유전막은 상기 전하 저장층과 상기 수직형 활성 패턴(125) 사이에 배치될 수 있다.
이와는 다르게, 상기 제1 부분(200a)이 터널 유전막, 전하 저장층, 및 블로킹 유전막내 장벽 유전막을 포함할 수 있으며, 상기 제2 부분(200b)이 상기 블로킹 유전막 내 고유전막을 포함할 수 있다. 이 경우에, 상기 터널 유전막이 상기 전하 저장층 및 수직형 활성 패턴(125) 사이에 배치될 수 있으며, 상기 전하 저장층이 상기 터널 유전막 및 장벽 유전막 사이에 배치될 수 있다.
하지만, 본 발명은 여기에 한정되지 않는다. 상기 제1 부분(200a) 및 제2 부분(200b)은 상기 터널 유전막, 전하 저장층 및 블로킹 유전막의 다른 조합들에 의해 구성된 제1 그룹 및 제2 그룹을 각각 포함할 수 있다.
도 7a는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 또 다른 변형예를 나타내는 사시도이고, 도 7b는 도 7a의 IV-IV'을 따라 취해진 단면도이다.
도 7a 및 도 7b를 참조하면, 정보 저장막(120b)은 수직형 활성 패턴(125)의 측벽 및 각 전극 패턴(LEP, EP, UEP1, UEP2) 사이에 개재될 수 있다. 상기 정보 저장막(120b)의 전체는 수평으로 연장되어, 상기 각 전극 패턴(LEP, EP, UEP1, UEP2)의 하부면 및 상부면들을 덮을 수 있다. 상기 정보 저장막(120b)도 터널 유전막, 전하 저장층 및 블로킹 유전막을 포함할 수 있다. 상기 정보 저장막(120b)의 터널 유전막, 전하 저장층 및 블로킹 유전막은 각각 도 1d의 정보 저장막(120b)의 터널 유전막(TDL), 전하 저장층(SL) 및 블로킹 유전막(BDL)과 동일한 물질로 형성될 수 있다.
도 8a는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 또 다른 변형예를 나타내는 사시도이고, 도 8b는 도 8a의 V-V'을 따라 취해진 단면도이다.
도 8a 및 도 8b를 참조하면, 본 변형예에 따른 수직형 활성 패턴(125R)은 상기 수직형 그루브(115a) 외부에 위치한 전극 구조체(130)의 측벽 보다 옆으로 리세스될 수 있다. 이로써, 상기 수직형 활성 패턴(125R)은 상기 수직형 그루브(115a)의 내면의 일부분만을 덮을 수 있다. 상기 수직형 활성 패턴(125R)은 상기 수직형 그루브(115a)의 일부분을 채울 수 있으며, 측벽 절연 패턴(133)이 옆으로 연장되어 상기 수직형 그루브(115a)의 다른 일부를 채울 수 있다. 상기 수직형 활성 패턴(125R)이 옆으로 리세스됨으로써, 상기 수직형 활성 패턴(125R)은 콘택 도전 패턴(140)으로부터 멀어질 수 있다. 상기 수직형 활성 패턴(125R)은 도 1a 내지 도 1d의 수직형 활성 패턴(125)과 동일한 물질로 형성될 수 있다.
도 9a는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 또 다른 변형예를 나타내는 사시도이고, 도 9b는 도 9a에 개시된 3차원 반도체 기억 소자를 나타내는 평면도이며, 도 9c는 도 9a의 VI-VI'을 따라 취해진 단면도이다.
도 9a, 도 9b 및 도 9c를 참조하면, 본 변형예에 따른 적층 구조체(130a)은 교대로 그리고 반복적으로 적층된 절연 패턴들(105a, 105Ua) 및 전극 패턴들을 포함할 수 있다. 이때, 상기 전극 구조체(130a) 내 모든 적층된 전극 패턴들의 각각은, 서로 옆으로 이격된 제1 세그먼트(LEP1, EP1, 또는 UEP1) 및 제2 세그먼트(LEP2, EP2, 또는 UEP2)로 분할될 수 있다. 파티션 패턴(107R, partition pattern)이 서로 동일한 레벨에 위치한 각 제1 세그먼트(LEP1, EP1, UEP1) 및 제2 세그먼트(LEP2, EP2, UEP2) 사이에 배치될 수 있다. 상기 파티션 패턴들(107R)은 절연 패턴들(105a, 105Ua)에 대하여 식각선택비를 갖는 절연 물질을 포함할 수 있다. 예컨대, 상기 절연 패턴들(105a, 105Ua)은 산화물을 포함할 수 있으며, 상기 파티션 패턴들(107R)은 절연성 질화물을 포함할 수 있다. 상기 파티션 패턴들(107R)은 상기 절연 패턴들(105a, 105Ua) 사이에 배치될 수 있다. 상기 파티션 패턴들(107R)은 상기 전극 구조체(130a)에 포함될 수 있다. 상기 파티션 패턴들(107a)은 제1 방향으로 나란히 연장된 라인 형태일 수 있다. 상기 절연 패턴들(105a)은 분할되지 않을 수 있다.
도 9b에 도시된 바와 같이, 상기 전극 구조체(130a) 내 적층된 제1 세그먼트들(LEP1, EP1, UEP1)은 제1 세그먼트 그룹(S1)에 포함될 수 있으며, 상기 전극 구조체(130a) 내 적층된 제2 세그먼트들(LEP2, EP2, UEP2)은 제2 세그먼트 그룹(S2)에 포함될 수 있다. 상기 제1 및 제2 세그먼트 그룹들(S1, S2)의 최하위의 제1 및 제2 세그먼트들(LEP1, LEP2)은 접지 선택 트랜지스터들의 게이트 전극들에 해당할 수 있으며, 최상위의 제1 및 제2 세그먼트들(UEP1, UEP2)은 스트링 선택 트랜지스터들의 게이트 전극들에 해당할 수 있다. 최상위 및 최하위 사이의 제1 및 제2 세그먼트들(EP1, EP2)의 적어도 일부(at least some)은 셀 트랜지스터들의 게이트 전극들에 해당할 수 있다.
상기 전극 구조체(130a)의 일 측벽에 정의된 수직형 그루브들(115a)은 상기 제1 세그먼트 그룹(S1)의 일 측벽 및 상기 절연 패턴들(105a, 105Ua)의 일 측벽들에 정의될 수 있다. 상기 전극 구조체(130a)의 타 측벽에 정의된 수직형 그루브들(115a)은 상기 제2 세그먼트 그룹(S2)의 일 측벽 및 상기 절연 패턴들(105a, 105Ua)의 타 측벽들에 정의될 수 있다. 이로써, 평면적 관점에서, 상기 제1 세그먼트 그룹(S1)의 일 측벽은 요철 형태일 수 있으며, 상기 파티션 패턴들(107R)에 인접한 상기 제1 세그먼트 그룹(S1)의 타 측벽은 상기 제1 방향으로 연장된 라인 형태일 수 있다. 이와 유사하게, 평면적 관점에서, 상기 제2 세그먼트 그룹(S2)의 일 측벽은 요철 형태일 수 있으며, 상기 파티션 패턴들(107R)에 인접한 상기 제2 세그먼트 그룹(S2)의 타 측벽은 상기 제1 방향으로 연장된 라인 형태일 수 있다.
상기 전극 구조체(130a)의 일 측벽에 정의된 수직형 그루브들(115a) 내 수직형 활성 패턴들(125)은 상기 제1 세그먼트 그룹(S1)과 커플될 수 있으며, 상기 전극 구조체(130a)의 다른 측벽에 정의된 수직형 그루브들(115a)은 상기 제2 세그먼트 그룹(S2)과 커플될 수 있다. 본 변형예에 따르면, 상기 제1 세그먼트 그룹(S1)은 상기 파티션 패턴들(107R)을 기준으로 상기 제2 제2 세그먼트 그룹(S2)과 실질적으로 대칭적인 구조를 가질 수 있다.
상술된 변형예들에 따른 3차원 반도체 기억 소자들의 일부 구성들은 서로 조합될 수 있다. 예를 들면, 도 2a 내지 도 2c에 개시된 리세스 영역(117)의 내측벽과 접촉된 수직형 활성 패턴(125')은 도 4a 및 도 4b, 도 5a 및 도 5b, 도 6a 내지 도 6c, 또는 도 9a 내지 도 9c에 개시된 3차원 반도체 기억 소자에 적용될 수 있다. 또한, 도 4a 및 도 4b에 개시된 라운드 형태의 수직형 그루브(215a)는 도 1a 내지 도 1d, 도 2a 내지 도 2c, 도 3, 도 6a 내지 도 6c, 도 7a 및 도 7b, 도 8a 및 도 8b, 또는 도 9a 내지 도 9c에 개시된 3차원 반도체 기억 소자에 적용될 수 있다. 이에 더하여, 도 5a 및 도 5b의 수직형 활성 패턴(125L) 및 충전 유전 패턴(210a)은 도 1a 내지 도 1d, 도 2a 내지 도 2c, 도 3, 도 6a 내지 도 6c, 도 7a 및 도 7b, 도 8a 및 도 8b, 또는 도 9a 내지 도 9c에 개시된 3차원 반도체 기억 소자에 적용될 수 있다. 본 발명은 여기에 한정되지 않고, 상술된 변형예들에 따른 3차원 반도체 기억 소자들의 구성들은 보다 다양하게 조합될 수도 있다.
도 10a는 본 발명의 다른 실시예에 따른 3차원 반도체 기억 소자를 나타내는 사시도이고, 도 10b는 도 10a에 개시된 3차원 반도체 기억 소자를 나타내는 평면도이며, 도 10c는 도 10a의 VII-VII'을 따라 취해진 단면도이다. 본 실시예에 따른 3차원 반도체 기억 소자는 도 1a 내지 도 1d에 개시된 3차원 반도체 기억 소자와 유사하다. 따라서, 설명의 중복을 피하기 위하여, 본 실시예에 따른 3차원 반도체 기억 소자의 특징적인 부분들을 중심으로 설명한다.
도 10a, 도 10b 및 도 10c를 참조하면, 기판(100) 상에 제1 방향으로 나란히 연장된 전극 구조체들(130)이 배치될 수 있다. 상기 전극 구조체들(130)은 상기 제1 방향에 수직한(perpendicular) 제2 방향으로 소정 간격으로 이격될 수 있다. 상기 제1 방향 및 제2 방향은 각각 도 10a의 y축 방향 및 x축 방향에 해당할 수 있다.
복수의 수직형 활성 패턴들(125)이 상기 각 전극 구조체(130)의 양 측벽들에 정의된 수직형 그루브들(115) 내에 각각 배치될 수 있다. 상기 전극 구조체(130)는 서로 대향된 제1 측벽 및 제2 측벽을 포함할 수 있다. 상기 전극 구조체(130)의 제2 측벽의 수직형 활성 패턴들(125)은, 상기 전극 구조체(130)의 제1 측벽의 수직형 활성 패턴들(125)의 중심점들을 각각 지나고 상기 제2 방향으로 나란히 연장된 가상선들로부터 상기 제1 방향으로 오프셋(offset)될 수 있다. 예컨대, 도 10a의 절취선 VII-VII'은 상기 가상선들 중에 하나에 해당할 수 있다. 이로써, 상기 전극 구조체(130)의 제1 측벽 상의 수직형 활성 패턴들(125)의 중심점들은 상기 전극 구조체(130)의 제2 측벽 상의 수직형 활성 패턴들(125)의 중심점들과 상기 제2 방향으로 중첩되지 않을 수 있다. 예컨대, 상기 전극 구조체(130)의 양 측벽들 상의 수직형 활성 패턴들(125)은 평면적 관점에서 상기 제1 방향으로 지그재그(zigzag) 형태로 배열될 수 있다.
층간 유전막(147) 상에 복수의 배선들(155a)이 배치될 수 있다. 상기 배선들(155a)은 상기 제2 방향으로 나란히 연장될 수 있다. 상기 배선들(155a)은 상기 각 전극 구조체(130)의 양 측벽들 상의 수직형 활성 패턴들(125)의 상단들에 각각 전기적으로 접속될 수 있다. 즉, 상기 각 전극 구조체(130)의 양 측벽들 상의 수직형 활성 패턴들(125)은 서로 다른 배선들(155a)에 각각 전기적으로 연결될 수 있다. 상기 각 전극 구조체(130)의 양 측벽들 상의 수직형 활성 패턴들(125)은 상기 배선들(155a)을 공유하지 않을 수 있다. 상기 배선들(155a)은 비트 라인들에 해당할 수 있다. 상기 배선들(155a)은 도 1a 내지 도 1d의 배선들(150)과 동일한 물질을 포함할 수 있다.
일 실시예에 따르면, 상기 각 전극 구조체(130)의 양 측벽들 상의 수직형 활성 패턴들(125)이 상기 배선들(155a)을 공유하지 않음으로써, 상기 각 전극 구조체(130)의 양 측벽들 상의 수직형 활성 패턴들(125)은 스트링 선택 게이트 전극을 공유할 수 있다. 따라서, 상기 각 전극 구조체(130)의 양 측벽들 상의 수직형 활성 패턴들(125)은 상기 전극 구조체(130) 내 최상위의 전극 패턴(UEP)을 공유할 수 있다. 즉, 상기 최상위의 전극 패턴(UEP)은 세그먼트들로 분할되지 않을 수 있으며, 그 아래의 전극 패턴들(EP, LEP)과 실질적으로 동일한 형태를 가질 수 있다. 상기 전극 구조체(130)의 양 측벽들의 수직형 그루브들(115a)에 의하여, 상기 최상위의 전극 패턴(UEP)의 양 측벽들에 노칭 영역들(notching regions)의 정의될 수 있다.
상술된 도 2 내지 도 9를 참조하여 설명한 일 실시예의 변형예들은 도 10a 내지 도 10c에 개시된 3차원 반도체 기억 소자에 적용될 수도 있다. 예컨대, 도 2a 내지 도 2c의 리세스 영역(117)의 내측벽과 접촉된 수직형 활성 패턴(125'), 도 3의 수직형 활성 패턴(125') 및 공통 소오스 영역(CSRa), 도 4a 및 도 4b의 라운드 형태의 수직형 그루브(215a), 도 5a 및 도 5b의 수직형 활성 패턴(125L) 및 충전 유전 패턴(210a), 도 6a 내지 도 6c의 정보 저장막(120a), 도 7a 및 도 7b의 정보 저장막(120b), 및/또는 도 8a 및 도 8b의 수직형 활성 패턴(125R)이 도 10a 내지 도 10c의 3차원 반도체 기억 소자에 적용될 수 있다.
또한, 도 9a 내지 도 9c이 파티션 패턴들(107R) 및 세그먼트 그룹들(S1, S2)이 도 10a 내지 도 10c의 3차원 반도체 기억 소자에 적용될 수 있다. 이를 도 11a, 도 11b 및 도 11c에 도시하였다.
도 11a는 본 발명의 다른 실시예에 따른 3차원 반도체 기억 소자의 일 변형예를 나타내는 사시도이고, 도 11b는 도 11a에 개시된 3차원 반도체 기억 소자를 나타내는 평면도이며, 도 11c는 도 11a의 VIII-VIII'을 따라 취해진 단면도이다.
도 11a 내지 도 11c를 참조하면, 전극 구조체(130a)는 서로 옆으로 이격된 제1 세그먼트 그룹(S1) 및 제2 세그먼트 그룹(S2)을 포함할 수 있다. 파티션 패턴(107R)이 서로 동일한 레벨에 위치한 각 제1 세그먼트(LEP1, EP1, UEP1) 및 각 제2 세그먼트(LEP2, EP2, UEP2) 사이에 배치될 수 있다. 수직형 활성 패턴들(125)이 상기 전극 구조체(130a)의 양 측벽들에 정의된 수직형 그루브(115a) 내에 각각 배치될 수 있다. 상기 제1 세그먼트 그룹(S1)의 일 측벽에 정의된 수직형 그루브들(115a) 및 상기 제2 세그먼트 그룹(S2)의 일 측벽에 정의된 수직형 그루브들(115a)은 상기 제1 방향으로 지그재그 형태로 배열될 수 있다. 다시 말해서, 상기 제2 세그먼트 그룹(S2)의 일 측벽에 정의된 수직형 그루브들(115a)은, 상기 제1 세그먼트 그룹(S2)의 일 측벽에 정의된 수직형 그루브들(115a)의 중심점을 지나고 상기 제2 방향으로 나란히 연장된 가상선들로부터 상기 제1 방향으로 오프셋될 수 있다.
다음으로, 본 발명의 실시예에 따른 3차원 반도체 기억 소자의 제조 방법들을 도면들을 참조하여 설명한다.
도 12 내지 도 20은 본 발명의 실시예들에 따른 3차원 반도체 기억 소자의 제조 방법을 설명하기 위한 사시도들이다.
도 12를 참조하면, 반도체 기판(100, 이하, 기판 이라 함) 내에 제1 도전형의 도펀트를 공급하여 웰 영역(103)을 형성할 수 있다. 상기 제1 도전형의 도펀트는 이온 주입 방식에 의해 상기 기판(100) 내에 공급될 수 있다. 상기 기판(100)은 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판일 수 있다.
상기 웰 영역(103)을 갖는 기판(100) 상에 적층 구조체(110)를 형성할 수 있다. 상기 적층 구조체(110)는, 교대로 그리고 반복적으로 적층된 절연막들(105, 105U) 및 물질막들(107)을 포함할 수 있다. 상기 물질막들(107)은 상기 절연막들(105, 105U)과 다른 물질로 형성된다. 일 실시예에 따르면, 상기 물질막들(107)은 상기 절연막들(105, 105U)에 대하여 식각선택비를 갖는 물질로 형성될 수 있다. 예컨대, 상기 절연막들(105, 105U)의 각각은 산화막으로 형성될 수 있으며, 상기 물질막들(107)의 각각은 절연성 질화막으로 형성될 수 있다.
상기 적층 구조체(110)내 최상층은 최상위의 절연막(105U)일 수 있다. 상기 최상위의 절연막(105U)은 그 아래의 절연막들(105) 보다 두껍게 형성될 수 있다. 일 실시예에 따르면, 상기 절연막들(105, 105U) 중에서 최하위의 절연막은 그 위의 절연막들 보다 얇게 형성될 수 있다.
도 13을 참조하면, 상기 적층 구조체(110)을 패터닝하여 복수의 적층 패턴들(110a)을 형성할 수 있다. 상기 적층 패턴들(110a)의 각각은 교대로 그리고 반복적으로 적층된 절연 패턴들(105a, 105Ua) 및 물질 패턴들(107a)을 포함할 수 있다. 상기 적층 패턴들(110a)은 제1 방향으로 나란히 연장된 형태일 수 있다. 상기 제1 방향은 도 13의 y축 방향에 해당할 수 있다. 인접한 상기 적층 패턴들(110a)은 상기 제1 방향에 수직한(perpendicular) 제2 방향으로 서로 이격될 수 있다. 이로써, 상기 인접한 적층 패턴들(110a) 사이에 트렌치(113)가 정의될 수 있다. 상기 제2 방향은 도 13의 x축 방향에 해당할 수 있다.
상기 적층 패턴(110a)의 각각의 양 측벽들에 수직형 그루브들(115)이 형성될 수 있다. 상기 수직형 그루브들(115)의 각각은 상기 적층 패턴(110a)의 측벽의 상단으로부터 하단까지 연장될 수 있다. 일 실시예에 따르면, 상기 각 적층 패턴(110a)은 서로 대향된 제1 측벽 및 제2 측벽을 포함할 수 있다. 상기 각 적층 패턴(110a)의 제1 측벽에 형성된 수직형 그루브들(115) 및 제2 측벽에 형성된 수직형 그루브들(115)은 평면적 관점에서 복수의 행들 및 2개의 열들로 배열될 수 있다. 상기 각 행 내 한 쌍의 수직형 그루브들(115)은 상기 제2 방향으로 배열될 수 있으며, 상기 각 열 내 수직형 그루브들(115)은 상기 제1 방향으로 배열될 수 있다.
상기 수직형 그루브들(115)의 내부 공간은 상기 트렌치(113)의 내부 공간과 연통될 수 있다. 상기 수직형 그루브(115) 및 트렌치(113) 아래의 기판(100)에 리세스 영역(117)이 형성될 수 있다. 상기 리세스 영역(117)의 바닥면은 상기 적층 패턴(110a) 아래에 위치한 기판(100)의 상부면 보다 낮은 레벨에 위치할 수 있다. 상기 리세스 영역(117)은 상기 수직형 그루브(115) 및 트렌치(113)에 자기정렬적으로 형성될 수 있다.
상기 적층 패턴(110a), 트렌치(113) 및 수직형 그루브(115)는 동시에 형성될 수 있다. 즉, 상기 적층 패턴(110a), 트렌치(113) 및 수직형 그루브(115)는 하나의 포토마스크(또는 레티클(reticle))에 의해 정의될 수 있다. 이에 따라, 상기 수직형 그루브(115) 및 적층 패턴(110a)은 자기정렬적으로 형성될 수 있다. 즉, 상기 수직형 그루브(115) 및 상기 적층 패턴(110a)간의 정렬이 요구되지 않는다. 그 결과, 3차원 반도체 기억 소자의 제조 공정이 용이해져, 우수한 신뢰성을 갖는 3차원 반도체 기억 소자를 구현할 수 있다.
도 14를 참조하면, 상기 적층 패턴들(110a), 수직형 그루브(115) 및 리세스 영역(117)을 갖는 기판(100) 상에 정보 저장막(120)을 콘포말(conformal)하게 형성할 수 있다. 상기 정보 저장막(120)은 상기 적층 패턴(110a)의 양 측벽들, 상기 수직형 그루브(115)의 내면 및 상기 리세스 영역(117)의 내면 상에 형성될 수 있다. 일 실시예에 따르면, 상기 정보 저장막(120)은, 도 1d를 참조하여 설명한 것과 같이, 차례로 적층된 블로킹 유전막, 전하 저장층 및 터널 유전막을 포함할 수 있다.
이어서, 상기 기판(100) 상에 제1 활성막을 콘포말하게 형성할 수 있다. 상기 제1 활성막을 전면 이방성 식각하여, 스페이서 형태의 제1 활성 패턴(122)을 형성할 수 있다. 상기 제1 활성 패턴(122)은 상기 적층 패턴(110a)의 양 측벽들, 상기 수직형 그루브(115)의 내면, 및 상기 리세스 영역(117)의 내측벽 상에 배치될 수 있다. 상기 제1 활성 패턴(122)의 형성에 의하여, 상기 리세스 영역(117)의 바닥면 상 및 상기 최상위의 절연 패턴(105Ua) 상의 정보 저장막(120)이 노출될 수 있다. 상기 노출된 정보 저장막(120)을 식각하여, 상기 리세스 영역(120)의 바닥면을 노출시킬 수 있다. 이때, 상기 최상위의 절연 패턴(105Ua)의 상부면 상의 정보 저장막(120)도 제거될 수 있다.
일 실시예에 따르면, 상기 제1 활성 패턴(122)은 반도체 물질(ex, 실리콘, 게르마늄, 실리콘-게르마늄 등)을 포함할 수 있다. 상기 제1 활성 패턴(122)은 상기 웰 영역(103)과 동일한 타입의 도펀트로 도핑되거나, 언도프트(undoped) 상태일 수 있다.
도 15를 참조하면, 이어서, 상기 기판(100) 상에 제2 활성막(124)을 형성할 수 있다. 상기 제2 활성막(124)은 상기 제1 활성 패턴(122) 및 상기 리세스 영역(117)의 바닥면과 접촉될 수 있다. 상기 제2 활성막(124)은 반도체 물질(ex, 실리콘, 게르마늄, 실리콘-게르마늄 등)을 포함할 수 있다. 상기 제2 활성막(124)은 상기 웰 영역(103)과 동일한 타입의 도펀트로 도핑되거나, 언도프트 상태일 수 있다.
상기 제2 활성막(124)은 콘포말하게 형성될 수 있다. 이때, 상기 제2 활성막(124)은 상기 수직형 그루브(115)를 채울 수 있다. 상기 수직형 그루브(115)의 폭 등을 조절하여, 상기 제2 활성막(124)은 상기 수직형 그루브(115)를 채울 수 있다. 상기 수직형 그루브(115) 외부의 상기 제2 활성막(124)은 실질적으로 균일한 두께로 형성될 수 있다. 즉, 상기 제2 활성막(124)은 상기 수직형 그루브(115) 외부의 상기 적층 패턴(110a)의 측벽 상, 상기 리세스 영역(117)의 바닥면 상, 및 상기 적층 패턴(110a)의 상부면 상에서 실질적으로 균일한 두께를 가질 수 있다.
상기 수직형 그루브(115)는 상기 적층 패턴(110a)의 측벽에서 옆으로 오목한 영역에 해당하고 상기 제2 활성막(124)이 상기 수직형 그루브(115)를 채움으로써, 상기 수직형 그루브(115)의 내면을 기준으로 한 상기 제2 활성막(124)의 두께는 상기 수직형 그루브(115)의 외부의 상기 적층 패턴(110a)의 측벽을 기준으로 한 상기 제2 활성막(124)의 두께 보다 두꺼울 수 있다.
도 16을 참조하면, 상기 수직형 그루브(115)의 외부, 및 상기 수직형 그루브(115) 아래의 리세스 영역(117)의 일부분의 외부에 위치한 상기 제2 활성막(124) 및 제1 활성 패턴(122)을 제거하여, 수직형 활성 패턴(125)을 형성할 수 있다. 상기 제2 활성막(124) 및 제1 활성 패턴(122)은 등방성 식각 공정(ex, 건식 등방성 식각 공정 또는 습식 식각 공정 등)에 의해 식각될 수 있다.
상기 수직형 활성 패턴(125)은 상기 수직형 그루브(115) 내에 배치된다. 또한, 상기 수직형 활성 패턴(125)은 아래로 연장되어, 상기 수직형 그루브(115) 바로 아래의 리세스 영역(117) 내에 배치될 수 있다. 상기 수직형 활성 패턴(125)은 제1 활성부(122a) 및 제2 활성부(124a)를 포함할 수 있다. 상기 수직형 활성 패턴(125)은 상기 리세스 영역(117)의 바닥면과 접촉될 수 있다. 상기 수직형 활성 패턴(125)의 형성에 의하여, 상기 수직형 그루브(115) 외부에 위치한 상기 적층 패턴(110a)의 측벽 상에 배치된 정보 저장막(120)이 노출될 수 있다.
상기 수직형 활성 패턴(125)은 다결정 상태(poly-crystalline state)일 수 있다. 상기 제1 활성막 및 제2 활성막(125)을 다결정 상태로 증착되어, 상기 수직형 활성 패턴(125)이 다결정 상태로 형성될 수 있다.
이와는 다르게, 상기 수직형 활성 패턴(125)은 단결정 상태(single-crystalline state)일 수 있다. 예컨대, 상기 제1 활성 패턴(122) 및 제2 활성막(124)을 비정질 상태로 증착된 후에, 레이저 어닐링(laser annealing)을 비정질 상태의 상기 제1 활성 패턴(122) 및 제2 활성막(124)에 수행할 수 있다. 상기 레이저 어닐링 시에, 상기 제2 활성막(124)이 접촉된 상기 리세스 영역(117)의 바닥면이 시드(seed)로 사용되어, 상기 제1 활성 패턴(122) 및 제2 활성막(124)은 단결정 상태로 변환될 수 있다. 이로써, 상기 수직형 활성 패턴(125)은 단결정 상태로 형성될 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 상기 수직형 활성 패턴(125)은 다른 방법(ex, 선택적 에피택시얼 성장 공정 및 패터닝 공정 등)에 의해 단결정 상태로 형성될 수도 있다.
상기 수직형 활성 패턴(125)을 형성한 후에, 상기 노출된 정보 저장막(120)이 제거될 수 있다. 이로써, 상기 수직형 그루브(115) 외부의 상기 적층 패턴(110a)의 측벽이 노출된다. 즉, 상기 수직형 그루브(115) 외부의 상기 절연 패턴들(105a, 105Ua) 및 물질 패턴들(107a)의 측벽들이 노출된다. 상기 노출된 정보 저장막(120)은 등방성 식각 공정(ex, 건식 등방성 식각 공정 또는 습식 식각 공정 등)에 의해 제거될 수 있다.
도 17을 참조하면, 상기 노출된 물질 패턴들(107a)을 제거하여, 빈 영역들(127)을 형성할 수 있다. 상기 물질 패턴들(107a)은 습식 식각 공정 또는 건식 등방성 식각 공정 등으로 제거될 수 있다. 이때, 상기 절연 패턴들(105a, 105Ua)은 잔존된다. 상기 빈 영역들(127)은 적층된 상기 절연 패턴들(105a, 105Ua) 사이에 형성될 수 있다.
도 18을 참조하면, 상기 빈 영역들(127)을 채우는 도전막을 기판(100) 상에 형성하고, 상기 빈 영역들(127) 외부의 상기 도전막을 제거하여, 전극 패턴들(LEP, EP, UEP)을 형성할 수 있다. 상기 전극 패턴들(LEP, EP, UEP)은 상기 빈 영역들(127) 내에 각각 배치될 수 있다. 일 실시예에 따르면, 전극 패턴들(LEP) 중에서 최하위의 전극 패턴(LEP)은 접지 선택 게이트 라인으로 사용될 수 있다. 최상위의 전극 패턴(UEP) 및 상기 최하위의 전극 패턴(LEP) 사이에 배치된 전극 패턴들(LEP) 중에서 적어도 일부(at least some)는 셀 게이트 라인으로 사용될 수 있다.
교대로 그리고 반복적으로 적층된 상기 절연 패턴들(105a, 105Ua) 및 전극 패턴들(LEP, EP, UEP)은 전극 구조체(130)에 포함될 수 있다. 상기 수직형 활성 패턴들(125)은 상기 전극 구조체(130)의 양 측벽들에 정의된 수직형 그루브들(115a) 내에 각각 배치된다. 상기 전극 구조체(130)의 측벽에 정의된 수직형 그루브(115a)는 도 16의 적층 패턴(110a)의 측벽에 형성된 수직형 그루브(115)에 기인하여 정의될 수 있다. 즉, 상기 제2 물질 패턴들(107a)이 상기 전극 패턴들(LEP, EP, UEP)로 대체됨으로써, 상기 전극 구조체(130)의 측벽에 상기 수직형 그루브(115a)가 정의될 수 있다.
도 19를 참조하면, 상기 트렌치(113)의 양 내측벽들 상에 측벽 유전 패턴들(133)을 형성할 수 있다. 즉, 상기 전극 구조체(130)의 양 측벽들 상에 상기 측벽 유전 패턴들(133)이 형성될 수 있다. 상기 트렌치(113) 내 측벽 유전 패턴들(133)은 상기 제2 방향으로 서로 이격될 수 있다. 이에 따라, 상기 트렌치(113) 내에 상기 측벽 유전 패턴들(133)에 의해 정의된 공간(135)이 정의될 수 있다. 상기 측벽 유전 패턴(133)은 상기 제1 방향으로 연장된 라인 형태일 수 있다. 이로써, 상기 공간(135)은 상기 제1 방향으로 연장된 형태일 수 있다.
상기 측벽 유전 패턴(133)은 상기 수직형 활성 패턴(125)과 접촉될 수 있다. 상기 측벽 유전 패턴(133)은, 상기 전극 구조체(130)를 갖는 기판 상에 측벽 유전막을 콘포말하게 형성하는 것, 및 상기 측벽 유전막을 전면 이방성 식각하는 것에 의해 형성될 수 있다. 상기 측벽 유전 패턴(133)은 산화물, 질화물 및/또는 산화질화물 등을 포함할 수 있다.
상기 전극 구조체(130) 양측의 상기 웰 영역(130) 내에 공통 소오스 영역들(CSR)을 형성할 수 있다. 상기 공통 소오스 영역(CSR)은 제2 도전형의 도펀트로 도핑될 수 있다. 상기 공통 소오스 영역(CSR)은 상기 리세스 영역(117) 아래에 형성될 수 있다. 이때, 상기 공통 소오스 영역(CSR)은 상기 수직형 활성 패턴(125)과 연결될 수 있다. 좀더 구체적으로, 상기 공통 소오스 영역(CSR)은 상기 수직형 활성 패턴(125)과 접촉될 수 있다. 상기 수직형 활성 패턴(125)은 상기 웰 영역(103)과도 연결될 수 있다. 좀더 구체적으로, 상기 수직형 활성 패턴(125)은 상기 웰 영역(103)과도 접촉될 수 있다.
상기 공통 소오스 영역(CSR)은 제2 도전형의 도펀트 이온들을 주입하는 공정, 및 주입된 도펀트의 활성화를 위한 어닐링 공정 등에 의해 형성될 수 있다. 일 실시예에 따르면, 상기 측벽 유전 패턴(133)을 형성한 후에, 상기 공간(135)을 통하여 상기 제2 도전형의 도펀트 이온들을 주입하여 상기 공통 소오스 영역(CSR)이 형성될 수 있다. 이와는 다르게, 상기 공통 소오스 영역(CSR)은 상기 측벽 유전 패턴(133)을 형성하기 전에 형성될 수도 있다.
도 20을 참조하면, 상기 공간(133)을 채우는 콘택 도전 패턴(140)이 형성될 수 있다. 상기 콘택 도전 패턴(140)은 상기 공통 소오스 영역(CSR)과 접촉될 수 있다. 상기 콘택 도전 패턴(140)은, 상기 공간(133)을 채우는 콘택 도전막을 형성하는 것 및 상기 콘택 도전막을 평탄화는 것에 의해 형성될 수 있다.
적어도 상기 최상위의 절연 패턴(105Ua) 및 최상위의 전극 패턴(UEP)을 연속적으로 패터닝하여, 분리 영역(143)을 형성할 수 있다. 상기 분리 영역(143)의 형성에 의하여, 상기 최상위의 전극 패턴(UEP)은 제1 세그먼트(UEP1, first segment) 및 제2 세그먼트(UEP2, second segment)로 분할될 수 있다. 또한, 상기 최상위의 절연 패턴(105Ua)도 한 쌍의 부분들(a pair of portions)로 분할될 수 있다. 상기 분리 영역(143)을 채우는 분리 유전 패턴(145)을 형성할 수 있다. 상기 분리 유전 패턴(145)은 산화물, 질화물 및/또는 산화질화물 등을 포함할 수 있다.
이어서, 도 1a, 1b 및 도 1c의 층간 유전막(147), 콘택 플러그(150) 및 배선들(155)을 형성할 수 있다. 이로써, 도 1a 내지 도 1d에 개시된 3차원 반도체 기억 소자를 구현할 수 있다.
상술된 3차원 반도체 기억 소자에 따르면, 상기 적층 패턴(110a) 및 수직형 그루브(115)는 동시에 형성될 수 있다. 이로써, 상기 적층 패턴(110a) 및 수직형 그루브(115)간의 정렬이 요구되지 않는다. 그 결과, 3차원 반도체 기억 소자의 제조 공정이 보다 용이해져, 우수한 신뢰성을 갖고 고집적화에 최적화된 3차원 반도체 기억 소자를 구현할 수 있다.
또한, 상기 수직형 활성 패턴들(125)은 상기 전극 구조체(130)의 양 측벽들에 정의된 수직형 그루브(115a) 내에 배치됨으로써, 3차원의 상기 전극 구조체(130)에 대한 상기 수직형 활성 패턴들(125)의 지지력이 향상된다. 그 결과, 우수한 신뢰성을 갖는 3차원 반도체 기억 소자를 구현할 수 있다.
다음으로, 본 발명의 실시예들에 따른 3차원 반도체 기억 소자의 제조 방법의 변형예들을 도면들을 참조하여 설명한다.
도 21 및 도 22는 본 발명의 실시예들에 따른 3차원 반도체 기억 소자의 제조 방법의 일 변형예를 설명하기 위한 사시도들이다.
도 21을 참조하면, 웰 영역(103)을 갖는 기판(100) 상에 적층 구조체(110')를 형성할 수 있다. 상기 적층 구조체(110')는 교대로 그리고 반복적으로 적층된 절연막들(105a, 105Ua) 및 물질막들(107')을 포함할 수 있다. 이때, 상기 물질막들(107')은 도전막들로 형성될 수 있다.
도 22를 참조하면, 상기 적층 구조체(110')를 패터닝하여, 전극 구조체들(130)을 형성할 수 있다. 상기 전극 구조체들(130) 사이에 트렌치(113)가 정의된다. 상기 전극 구조체(130)는 교대로 그리고 반복적으로 적층된 절연 패턴들(105a, 105Ua) 및 전극 패턴들(LEP, EP, UEP)을 포함할 수 있다. 상기 전극 구조체(130)의 양 측벽들에 수직형 그루브들(115a)를 형성할 수 있다. 상기 전극 구조체(130) 및 수직형 그루브(115a)는 동시에 형성될 수 있다. 즉, 상기 전극 구조체(130) 및 수직형 그루브(115a)는 하나의 포토마스크에 의해 정의될 수 있다. 상기 트렌치(113) 및 수직형 그루브(115a) 아래의 기판에 리세스 영역(117)이 형성될 수 있다.
이어서, 도 14 내지 도 16을 참조하여 설명한 방법과 동일하게 수행하여, 상기 수직형 그루브(115a) 내에 정보 저장막(120) 및 수직형 활성 패턴(125)을 형성할 수 있다. 본 변형예에 따른 3차원 반도체 기억 소자의 제조 방법은 도 17 및 도 18을 참조하여 설명한 빈 영역들(127)을 형성하는 것, 및 빈 영역들(127) 내에 전극 패턴들을 형성하는 것을 요구하지 않는다. 상기 수직형 활성 패턴(125)을 형성한 후에, 도 19 및 도 20을 참조하여 설명한 후속 공정들을 수행할 수 있다.
도 23 내지 도 25는 본 발명의 실시예들에 따른 3차원 반도체 기억 소자의 제조 방법의 다른 변형예를 설명하기 위한 사시도들이다. 본 변형예에 따른 제조 방법은 도 12 및 도 14를 참조하여 설명한 방법들을 포함할 수 있다.
도 23을 참조하면, 제1 활성 패턴(122)을 형성한 후에, 상기 리세스 영역(117) 내에 노출된 정보 저장막(120)을 식각하여, 리세스 영역(117)의 내면을 노출시킬 수 있다. 이때, 상기 리세스 영역(117)의 바닥면 및 내측벽을 노출시킬 수 있다. 이 경우에, 상기 노출된 정보 저장막(120)은 건식 등방성 식각 공정 또는 습식 식각 공정 등으로 제거될 수 있다. 도시하지 않았지만, 상기 리세스 영역(117) 내 정보 저장막(120)을 제거할 때, 최상위의 절연 패턴(105Ua)의 측벽 상의 정보 저장막(120)의 일부, 및/또는 상기 최상위의 절연 패턴(105Ua)의 일부가 식각될 수도 있다.
도 24를 참조하면, 이어서, 제2 활성막(124')을 형성할 수 있다. 상기 제2 활성막(124')은 상기 제1 활성 패턴(122)과 접촉될 수 있다. 또한, 상기 제2 활성막(124')은 상기 리세스 영역(117)의 노출된 바닥면 및 내측벽과 접촉될 수 있다.
도 25를 참조하면, 상기 수직형 그루브(115)의 외부 및 상기 수직형 그루브(115) 아래의 리세스 영역(117)의 일부분의 외부에 위치한 제2 활성막(124') 및 제1 활성 패턴(122)을 제거하여, 수직형 활성 패턴(125')을 형성할 수 있다. 상기 수직형 활성 패턴(125')은 제1 활성부(122a) 및 제2 활성부(124a')를 포함할 수 있다. 상기 수직형 활성 패턴(125')은 상기 리세스 영역(117)의 바닥면 및 내측벽과 접촉될 수 있다. 이어서, 상기 수직형 그루브(115) 외부의 적층 패턴(110a)의 측벽 상의 정보 저장막(120)을 제거할 수 있다.
이 후의 공정들은 도 17 내지 도 20을 참조하여 설명한 것과 동일하게 수행할 수 있다. 이로써, 도 2a 내지 도 2c를 참조하여 설명한 3차원 반도체 기억 소자를 구현할 수 있다.
한편, 도 23 내지 도 25 및 도 17 내지 도 20을 참조하여 설명한 제조 방법에서, 도 18의 전극 구조체(130)를 형성한 후에, 상기 수직형 활성 패턴(125)을 옆으로 리세스시킬 수 있다. 이에 따라, 도 8a 내지 도 8b에 개시된 수직형 활성 패턴(125R)을 형성할 수 있다. 이 경우에, 도 19의 측벽 절연 패턴(133)은 상기 수직형 그루브(115a)의 일부를 채울 수 있다. 결과적으로, 도 8a 및 도 8c에 개시된 3차원 반도체 기억 소자를 구현할 수 있다.
일 실시예에 따르면, 도 19를 참조하여 설명한 공통 소오스 영역(CSR)의 형성 시에, 주입된 도펀트의 활성화를 위한 어닐링 공정을 충분히 수행할 수 있다. 이로써, 도 3에 도시된 바와 같이, 리세스 영역(117)의 바닥면 전체 아래에 공통 소오스 영역(CSR)이 형성될 수 있다. 그 결과, 도 3에 개시된 3차원 반도체 기억 소자를 구현할 수 있다.
한편, 도 13의 수직형 그루브(115) 및/또는 도 22의 수직형 그루브(115a)는, 도 4a 및 도 4b에 개시된 수직형 그루브(215a)과 같이, 라운드 형태의 수직형 그루브로 형성될 수 있다. 이로써, 도 4a 및 도 4b에 개시된 3차원 반도체 기억 소자를 구현할 수 있다.
도 26 및 도 27은 본 발명의 실시예들에 따른 3차원 반도체 기억 소자의 제조 방법의 또 다른 변형예를 설명하기 위한 사시도들이다. 본 변형예에 따른 제조 방법은 도 12 및 도 13을 참조하여 설명한 방법들을 포함할 수 있다. 이때, 수직형 그루브(115)는 라운드 형태의 수직형 그루브(215)로 형성될 수 있다.
도 26을 참조하면, 라운드 형태의 수직형 그루브(215)를 갖는 기판(100) 상에, 도 14를 참조하여 설명한 정보 저장막(120) 및 제1 활성 패턴(122)을 형성할 수 있다. 이어서, 제2 활성막(124L)을 형성할 수 있다. 상기 제2 활성막(124L)은 상기 제1 활성 패턴(122) 및 상기 리세스 영역(117)의 바닥면과 접촉될 수 있다. 상기 제2 활성막(124L)은 콘포말하게 형성될 수 있다. 이로써, 상기 제2 활성막(124L)은 상기 수직형 그루브(215)의 내면, 적층 패턴(110a)의 측벽, 및 리세스 영역(117)의 바닥면 상에 실질적으로 균일한 두께로 형성될 수 있다. 상기 제2 활성막(124L)은 수직형 그루브(215)의 일부만을 채울 수 있다. 상기 제2 활성막(124L)은 도 15의 제2 활성막(124)과 동일한 물질로 형성될 수 있다.
상기 제2 활성막(124L)을 갖는 기판(100) 상에 충전 유전막(210)을 형성할 수 있다. 상기 충전 유전막(210)은 상기 수직형 그루브(215)를 채울 수 있다.
도 27을 참조하면, 상기 충전 유전막(210)을 식각하여, 상기 수직형 그루브(215) 외부의 상기 적층 패턴(110a)의 측벽 상에 위치한 제2 활성막(124L)을 노출시킬 수 있다. 이때, 상기 수직형 그루브(215) 내에 충전 유전 패턴(210a)이 형성될 수 있다. 상기 노출된 제2 활성막(124L), 및 제1 활성 패턴(122)을 제거하여, 상기 수직형 그루브(215) 내에 수직형 활성 패턴(125L)을 형성할 수 있다. 이어서, 상기 수직형 그루브(215) 외부의 상기 적층 패턴(110a)의 측벽 상의 정보 저장막(120)을 제거할 수 있다. 이 후의 공정들은 도 17 내지 도 20을 참조하여 설명한 것과 동일하게 수행할 수 있다. 이로써, 도 5a 및 도 5b에 개시된 3차원 반도체 기억 소자를 구현할 수 있다.
도 28은 본 발명의 실시예들에 따른 3차원 반도체 기억 소자의 제조 방법의 또 다른 변형예를 설명하기 위한 사시도이다. 본 변형예에 따른 제조 방법은 도 12 내지 도 20을 참조하여 설명한 제조 방법과 유사하다. 본 변형예에서 특징적인 부분들을 중심으로 설명한다.
도 28을 참조하면, 정보 저장막(120a)은 제1 부분(200a) 및 제2 부분(200b)을 포함할 수 있다. 상기 정보 저장막(120a)의 제1 부분(200a)은 도 14를 참조하여 설명한 제1 활성막을 형성하기 전에 형성될 수 있다. 즉, 상기 정보 저장막(120a)의 제1 부분(200a)은 도 14의 정보 저장막(120)과 대체될 수 있다. 상기 정보 저장막(120a)의 제2 부분(200b)은 도 18의 전극 패턴들(LEP, EP, UEP)을 형성하기 전에, 상기 빈 영역들(127) 내에 콘포말하게 형성될 수 있다. 상기 전극 패턴들(LEP, EP, UEP)은, 상기 정보 저장막(120a)의 제2 부분(200b)이 형성된 상기 빈 영역들(127) 내에 각각 형성될 수 있다. 이 후의 공정은 도 19 및 도 20을 참조하여 설명한 것과 동일하게 수행할 수 있다. 이로써, 도 6a 내지 도 6c를 참조하여 설명한 3차원 반도체 기억 소자를 구현할 수 있다.
도 29는 본 발명의 실시예들에 따른 3차원 반도체 기억 소자의 제조 방법의 또 다른 변형예를 설명하기 위한 사시도이다. 본 변형예에 따른 제조 방법은 도 12 내지 도 20을 참조하여 설명한 제조 방법과 유사하다.
본 변형예에 따르면, 도 14를 참조하여 설명한 방법에서 정보 저장막(120)의 형성 공정 및 제1 활성 패턴(122)의 형성 공정이 생략될 수 있다. 이 경우에, 도 15의 활성막(124)이 수직형 그루브(115) 내에 바로 형성될 수 있다. 이어서, 활성막(124)을 식각하여 수직형 그루브(115) 내에 수직형 활성 패턴(125)을 형성할 수 있다. 이 경우에, 상기 수직형 활성 패턴(125)은 상기 수직형 그루브(115)의 내면과 접촉될 수 있다.
도 29를 참조하면, 물질 패턴들을 제거하여 빈 영역들(127)을 형성하고, 상기 빈 영역들(127) 내에 정보 저장막(120b)을 형성할 수 있다. 상기 정보 저장막(120b)을 갖는 빈 영역들(127) 내에 전극 패턴들(LEP, EP, UEP)을 각각 형성할 수 있다. 이어서, 도 19 및 도 20을 참조하여 설명한 것과 동일한 방법들을 수행할 수 있다. 이로써, 도 7a 및 도 7b에 개시된 3차원 반도체 기억 소자를 구현할 수 있다.
도 30 및 도 31은 본 발명의 실시예들에 따른 3차원 반도체 기억 소자의 제조 방법의 또 다른 변형예를 설명하기 위한 사시도들이다. 본 변형예에 따른 제조 방법은 도 12 내지 도 16을 참조하여 설명한 방법들을 포함할 수 있다.
도 16 및 도 30을 참조하면, 노출된 물질 패턴들(107a)을 식각하여, 빈 영역들(127a, 127b)을 형성할 수 있다. 이때, 상기 물질 패턴들(107a)의 일부분들(107R)이 잔존될 수 있다. 상기 물질 패턴들의 잔존된 일부분들(107R)을 파티션 패턴들(107R, partition patterns)이라 정의한다. 상기 각 파티션 패턴(107R) 의 양 측에 제1 빈 영역(127a) 및 제2 빈 영역(127b)이 형성될 수 있다. 상기 각 파티션 패턴(107R) 양측의 제1 및 제2 빈 영역들(127a, 127b)은 동일한 레벨에 위치한다. 본 변형예에 따르면, 상기 물질 패턴들(107a)은 절연 패턴들(105a, 105Ua)에 대하여 식각선택비를 갖는 절연 물질로 형성될 수 있다.
도 31을 참조하면, 상기 제1 빈 영역들(127a) 및 제2 빈 영역들(127b)을 채우는 도전막을 기판(100) 상에 형성할 수 있다. 상기 제1 및 제2 빈 영역들(127a, 127b) 외부의 도전막을 제거하여, 상기 제1 빈 영역들(127a)을 각각 채우는 제1 세그먼트들(LEP1, EP1, UEP1) 및 상기 제2 빈 영역들(127b)을 각각 채우는 제2 세그먼트들(LEP2, EP2, UEP2)을 형성할 수 있다. 이로써, 전극 구조체(130a)가 형성될 수 있다. 상기 전극 구조체(130a)은 교대로 그리고 반복적으로 적층된 절연 패턴들(105a, 105Ua) 및 전극 패턴들을 포함할 수 있다. 상기 전극 패턴들의 각각은, 상기 파티션 패턴(107R)에 의해 서로 옆으로 이격된 한 쌍의 세그먼트들(LEP1 및 LEP2, EP1 및 EP2, 또는 UEP1 및 UEP2)로 분할될 수 있다. 상기 전극 구조체(130a) 내 적층된 제1 세그먼트들(LEP1, EP1, UEP1)은 상기 전극 구조체(130a)의 제1 측벽에 배치된 수직형 활성 패턴들(125)과 커플될 수 있고, 상기 전극 구조체(130a) 내 적층된 제2 세그먼트들(LEP2, EP2, UEP2)은 상기 전극 구조체(130a)의 제2 측벽에 배치된 수직형 활성 패턴들(125)과 커플될 수 있다. 일 실시예에 따르면, 적어도 최하위의 제1 및 제2 세그먼트들(LEP1, LEP2)은 접지 선택 게이트들에 해당할 수 있으며, 적어도 최상위의 제1 및 제2 세그먼트들(UEP1, UEP2)은 스트링 선택 게이트들에 해당할 수 있다.
이어서, 도 9a 내지 도 9c의 측벽 절연 패턴(133), 공통 소오스 영역(CSR) 및 콘택 도전 패턴(135)을 형성할 수 있다. 상기 측벽 절연 패턴(133), 공통 소오스 영역(CSR) 및 콘택 도전 패턴(135)은 도 19 및 도 20을 참조하여 설명한 것과 동일한 방법으로 형성될 수 있다. 이어서, 도 9a 내지 도 9c의 층간 유전막(147), 콘택 플러그(150) 및 배선들(155)을 형성할 수 있다. 이로써, 도 9a 내지 도 9c에 개시된 3차원 반도체 기억 소자를 구현할 수 있다.
도 32는 본 발명의 실시예들에 따른 3차원 반도체 기억 소자의 제조 방법의 또 다른 변형예를 설명하기 위한 사시도이다. 본 변형예에 따른 제조 방법은 도 12 내지 도 19를 참조하여 설명한 방법과 유사하다.
도 32를 참조하면, 적층 패턴(110a)의 양 측벽들에 수직형 그루브들(115)이 형성할 수 있다. 상기 적층 패턴(110a)의 일 측벽에 형성된 수직형 그루브들(115)은, 상기 적층 패턴(110a)의 타 측벽에 형성된 수직형 그루브들(115)의 중심점들을 각각 지나고 x축 방향으로 나란히 연장된 가상선들로부터 y축 방향으로 오프셋(offset)될 수 있다. 이로써, 상기 적층 패턴(110a)의 상기 일 측벽에 형성된 수직형 그루브들(115)은 상기 타 측벽에 형성된 수직형 그루브들(115)과 상기 제1 방향에 수직한(perpendicular) 제2 방향으로 정렬되지 않을 수 있다. 예컨대, 상기 적층 패턴(110a)의 양 측벽들에 형성된 수직형 그루브들(115)은 평면적 관점에서 상기 제1 방향으로 지그재그(zigzag) 형태로 배열될 수 있다.
이어서, 도 14 내지 도 19를 참조하여 설명한 방법들과 동일한 방법들을 수행할 수 있다. 이어서, 도 10a 내지 도 10c의 콘택 도전 패턴(140), 층간 유전막(147), 콘택 플러그들(150) 및 배선들(155a)을 형성할 수 있다. 이로써, 도 10a 내지 도 10c의 3차원 반도체 기억 소자를 구현할 수 있다. 본 변형예에 따른 제조 방법은 도 20을 참조하여 설명한 분리 영역(143) 및 분리 유전 패턴(145)의 형성 공정들이 요구되지 않을 수 있다.
도 33은 본 발명의 실시예들에 따른 3차원 반도체 기억 소자의 제조 방법의 또 다른 변형예를 설명하기 위한 사시도이다. 본 변형예에 따른 제조 방법은 도 32를 참조하여 설명한 변형예와 도 30 및 도 31을 참조하여 설명한 변형예를 조합한 것일 수 있다.
도 32 및 도 33을 참조하면, 지그재그 형태로 배열된 수직형 그루브들(125)형성한 후에, 상기 수직형 그루브(125) 내에 정보 저장막(120) 및 수직형 활성 패턴(125)을 형성할 수 있다. 상기 정보 저장막(120) 및 수직형 활성 패턴(125)은 도 14 내지 도 16을 참조하여 설명한 것과 동일한 방법으로 형성될 수 있다.
이어서, 물질 패턴들(107a)을 식각하여 제1 빈 영역들(127a) 및 제2 빈 영역들(127b)을 형성할 수 있다. 이때, 물질 패턴들(107a)의 일부분들(107R)이 잔존될 수 있다. 상기 잔존된 일부분들(107R)은 파티션 패턴들(107R)이라 정의한다. 이어서, 상기 빈 영역들(127a, 127b)을 각각 채우는 도 11a 내지 도 11c의 세그먼트들(LEP1, LEP2, EP1, EP2)을 형성할 수 있다. 이어서, 도 11a 내지 도 11c의 측벽 절연 패턴(133), 공통 소오스 영역(CSR) 및 콘택 도전 패턴(140)을 형성할 수 있다. 상기 측벽 절연 패턴(133), 공통 소오스 영역(CSR) 및 콘택 도전 패턴(140)은 도 19 및 도 20을 참조하여 설명한 것과 동일한 방법으로 형성될 수 있다. 이어서, 도 11a 내지 도 11c의 층간 유전막(147), 콘택 플러그(150) 및 배선들(155a)을 형성할 수 있다. 이로써, 도 11a 내지 도 11c의 3차원 반도체 기억 소자를 구현할 수 있다.
도 12 내지 33을 참조하여 상술된 제조 방법들은 서로 조합될 수도 있다. 예컨대, 도 23 내지 도 25를 참조하여 설명한 리세스 영역(117)의 내측벽과 접촉된 수직형 활성 패턴(125')의 형성 방법은, 도 4a 및 도 4b에 개시된 3차원 반도체 기억 소자의 제조 방법, 도 5a 및 도 5b에 개시된 3차원 반도체 기억 소자의 제조 방법, 도 6a 내지 도 6c에 개시된 3차원 반도체 기억 소자의 제조 방법, 도 9a 내지 도 9c에 개시된 3차원 반도체 기억 소자의 제조 방법, 도 10a 내지 도 10c에 개시된 3차원 반도체 기억 소자의 제조 방법, 및/또는 도 11a 내지 도 11c에 개시된 3차원 반도체 기억 소자의 제조 방법에 적용될 수 있다. 이와 같이, 상술된 제조 방법들의 특징적인 부분들은 서로 조합될 수도 있다.
상술된 실시예들에서 개시된 3차원 반도체 기억 소자들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 3차원 반도체 기억 소자들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다.
본 발명의 실시예들에 따른 3차원 반도체 기억 소자가 실장된 패키지는 상기 3차원 반도체 기억 소자를 제어하는 컨트롤러 및/또는 논리 소자 등을 더 포함할 수도 있다.
도 34는 본 발명의 기술적 사상에 기초한 3차원 반도체 기억 소자를 포함하는 전자 시스템의 일 예를 간략히 도시한 블록도 이다.
도 34를 참조하면, 일 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 상기 기억 장치(1130)는 상술된 실시예들에 개시된 3차원 반도체 기억 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1130)는 다른 형태의 반도체 기억 소자(ex, 디램 소자, 에스램 소자, 자기 기억 소자 및/또는 상변화 기억 소자 등)를 더 포함할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 35는 본 발명의 기술적 사상에 기초한 3차원 반도체 기억 소자를 포함하는 메모리 카드의 일 예를 도시한 블록도 이다.
도 35를 참조하면, 본 발명의 일 실시예에 따른 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 상기 기억 장치(1210)는 상술된 실시예들에 따른 3차원 반도체 기억 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1210)는 다른 형태의 반도체 기억 소자(ex, 자기 기억 소자, 상변화 기억 소자, 디램 소자, 및/또는 에스램 소자 등)를 더 포함할 수 있다. 상기 메모리 카드(1200)는 호스트(Host)와 상기 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.
상기 메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 프로세싱 유닛(1222)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(1220)는 상기 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 상기 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(1225)는 상기 메모리 컨트롤러(1220)와 상기 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 상기 에러 정정 블록(1224)은 상기 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 상기 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스크(SSD, Solid State Disk)로도 구현될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (32)

  1. 기판 상에 교대로 그리고 반복적으로 적층된 전극 패턴들 및 절연 패턴들을 포함하는 전극 구조체;
    상기 전극 구조체의 일 측벽에 정의된 수직형 그루브(vertical groove) 내에 배치된 수직형 활성 패턴; 및
    상기 수직형 활성 패턴의 측벽과 상기 각 전극 패턴 사이에 개재된 정보 저장막을 포함하는 3차원 반도체 기억 소자.
  2. 청구항 1항에 있어서,
    상기 기판 내에 형성되고, 제1 도전형의 도펀트로 도핑된 웰 영역; 및
    상기 전극 구조체의 일 측의 상기 웰 영역 내에 형성되고, 제2 도전형의 도펀트로 도핑된 공통 소오스 영역을 더 포함하되,
    상기 공통 소오스 영역은 상기 전극 구조체의 상기 일 측벽에 인접하고,
    상기 수직형 활성 패턴은 상기 공통 소오스 영역과 연결된 3차원 반도체 기억 소자.
  3. 청구항 2항에 있어서,
    상기 수직형 활성 패턴은 상기 웰 영역과도 연결된 3차원 반도체 기억 소자.
  4. 청구항 3항에 있어서,
    상기 수직형 활성 패턴은 아래로 연장되어, 상기 수직형 그루브 아래의 기판에 형성된 리세스 영역 내에 배치되고,
    상기 수직형 활성 패턴은 상기 리세스 영역의 바닥면과 접촉된 3차원 반도체 기억 소자.
  5. 청구항 4항에 있어서,
    상기 수직형 활성 패턴의 바닥면의 제1 부분 및 제2 부분은 각각 상기 웰 영역 및 상기 공통 소오스 영역과 접촉된 3차원 반도체 기억 소자.
  6. 청구항 4항에 있어서,
    상기 수직형 활성 패턴은 상기 리세스 영역의 내측벽과 접촉된 3차원 반도체 기억 소자.
  7. 청구항 6항에 있어서,
    상기 리세스 영역의 상기 내측벽과 접촉된 상기 수직형 활성 패턴의 일 부분은 상기 웰 영역과 접촉되고,
    상기 수직형 활성 패턴의 바닥면의 전체는 상기 공통 소오스 영역과 접촉된 3차원 반도체 기억 소자.
  8. 청구항 2항에 있어서,
    동작 시에, 상기 공통 소오스 영역에 기준 전압이 인가되는 3차원 반도체 기억 소자.
  9. 청구항 1항에 있어서,
    상기 수직형 그루브는 라운드 형태인 3차원 반도체 기억 소자.
  10. 청구항 1항에 있어서,
    상기 수직형 그루브 내에 배치된 충전 유전 패턴을 더 포함하되,
    상기 수직형 활성 패턴은 상기 수직형 그루브의 내면 및 상기 충전 유전 패턴 사이에 개재되고,
    상기 수직형 활성 패턴은 상기 수직형 그루브의 내면을 따라 균일한 두께로 배치된 3차원 반도체 기억 소자.
  11. 청구항 1항에 있어서,
    상기 수직형 활성 패턴은 상기 수직형 그루브의 내면 전체를 덮는 3차원 반도체 기억 소자.
  12. 청구항 1항에 있어서,
    상기 수직형 활성 패턴은 상기 수직형 그루브 외부에 위치한 상기 전극 구조체의 상기 일 측벽 보다 옆으로 리세스된 3차원 반도체 기억 소자.
  13. 청구항 1항에 있어서,
    상기 정보 저장막은 수직으로 연장되어, 상기 절연 패턴 및 상기 수직형 활성 패턴의 측벽 사이에 개재된 3차원 반도체 기억 소자.
  14. 청구항 1항에 있어서,
    상기 정보 저장막의 제1 부분은 수직적으로 연장되어 상기 절연 패턴 및 상기 수직형 활성 패턴 사이에 개재되고,
    상기 정보 저장막의 제2 부분은 수평적으로 연장되어, 상기 각 전극 패턴의 하부면 및 상부면을 덮는 3차원 반도체 기억 소자.
  15. 청구항 1항에 있어서,
    상기 정보 저장막의 전체가 수평적으로 연장되어 상기 각 전극 패턴의 하부면 및 상부면을 덮는 3차원 반도체 기억 소자.
  16. 기판 상에 교대로 그리고 반복적으로 적층된 전극 패턴들 및 절연 패턴들을 포함하는 전극 구조체;
    상기 전극 구조체의 양 측벽들에 각각 정의된 한 쌍의 수직형 그루브 내에 각각 배치된 한 쌍의 수직형 활성 패턴들; 및
    상기 각 수직형 활성 패턴의 측벽과 상기 각 전극 패턴 사이에 개재된 정보 저장막을 포함하는 3차원 반도체 기억 소자.
  17. 청구항 16항에 있어서,
    상기 한 쌍의 수직형 활성 패턴들의 상단들에 전기적으로 접속된 배선을 더 포함하되,
    상기 전극 패턴들 중에서 적어도 최상위의 전극 패턴은, 서로 옆으로 이격된 한 쌍의 세그먼트들로 분할되고,
    상기 한 쌍의 세그먼트들은 상기 한 쌍의 수직형 활성 패턴들과 각각 커플된 3차원 반도체 기억 소자.
  18. 청구항 16항에 있어서,
    상기 한 쌍의 수직형 활성 패턴들의 상단들과 각각 전기적으로 접속되고, 나란히 연장된 한 쌍의 배선들을 더 포함하는 3차원 반도체 기억 소자.
  19. 청구항 16항에 있어서,
    상기 적층된 전극 패턴들의 각각은, 서로 옆으로 이격된 제1 세그먼트 및 제2 세그먼트로 분할되고,
    상기 전극 구조체는, 서로 동일한 레벨에 위치한 상기 각 제1 세그먼트 및 상기 각 제2 세그먼트 사이에 배치된 파티션 패턴을 더 포함하고,
    상기 파티션 패턴은 상기 절연 패턴에 대하여 식각선택비를 갖는 절연 물질을 포함하는 3차원 반도체 기억 소자.
  20. 기판 상에 교대로 그리고 반복적으로 적층된 전극 패턴들 및 절연 패턴들을 포함하는 전극 구조체;
    전극 구조체의 일 측의 기판 내에 형성된 공통 소오스 영역;
    상기 공통 소오스 영역에 인접한 상기 전극 구조체의 일 측벽 상에 배치되고, 상기 공통 소오스 영역과 접촉된 수직형 활성 패턴; 및
    상기 수직형 활성 패턴의 측벽과 상기 각 전극 패턴 사이에 개재된 정보 저장막을 포함하는 3차원 반도체 기억 소자.
  21. 청구항 20항에 있어서,
    상기 기판 내에 배치된 웰 영역을 더 포함하되,
    상기 웰 영역은 제1 도전형의 도펀트로 도핑되고, 상기 공통 소오스 영역은 제2 도전형의 도펀트로 도핑되고,
    상기 수직형 활성 패턴은 상기 웰 영역과도 접촉된 3차원 반도체 기억 소자.
  22. 청구항 20항에 있어서,
    상기 전극 구조체의 상기 일 측벽은 평편한(flat) 제1 부분, 및 상기 제1 부분 보다 옆으로 오목하고 수직으로 연장된 제2 부분을 포함하고,
    상기 수직형 활성 패턴은 상기 전극 구조체의 상기 일 측벽의 상기 제2 부분 상에 배치된 3차원 반도체 기억 소자.
  23. 기판 상에, 교대로 그리고 반복적으로 적층된 절연막들 및 물질막들을 포함하는 적층 구조체를 형성하는 것;
    상기 적층 구조체를 패터닝하여, 교대로 그리로 반복적으로 적층된 절연 패턴들 및 물질 패턴들(material patterns)을 포함하는 적층 패턴을 형성하는 것;
    상기 적층 패턴의 측벽에 수직형 그루브를 형성하는 것; 및
    상기 수직형 그루브 내에 수직형 활성 패턴을 형성하는 것을 포함하는 3차원 반도체 기억 소자의 제조 방법.
  24. 청구항 23항에 있어서,
    상기 적층 패턴 및 상기 수직형 그루브는 동시에 형성되는 3차원 반도체 기억 소자의 제조 방법.
  25. 청구항 23항에 있어서,
    상기 물질 패턴들은 상기 절연 패턴들에 대하여 식각 선택비를 갖는 물질로 형성되되,
    상기 물질 패턴들을 식각하여 빈 영역들을 형성하는 것;
    상기 빈 영역들 내에 전극 패턴들을 각각 형성하여 전극 구조체를 형성하는 것; 및
    상기 수직형 활성 패턴의 측벽 및 상기 각 전극 패턴 사이에 정보 저장막을 형성하는 것을 더 포함하는 3차원 반도체 기억 소자의 제조 방법.
  26. 청구항 25항에 있어서,
    상기 정보 저장막의 적어도 일부분은, 상기 수직형 활성 패턴을 형성하기 전에, 상기 수직형 그루브의 내면을 포함하는 상기 적층 패턴의 측벽 상에 형성되고,
    상기 수직형 그루브 외부에 위치한 상기 정보 저장막의 상기 적어도 일부분은 상기 수직형 활성 패턴을 형성한 후에 제거되어, 상기 절연 패턴들 및 물질 패턴들이 노출되고,
    상기 빈 영역들은 상기 노출된 물질 패턴들을 식각하는 것에 의해 형성되는 3차원 반도체 기억 소자의 제조 방법.
  27. 청구항 26항에 있어서,
    상기 수직형 그루브 아래의 기판에 리세스 영역이 형성되되, 상기 정보 저장막의 상기 적어도 일부분 및 상기 수직형 활성 패턴을 형성하는 것은,
    상기 수직형 그루브를 갖는 기판 상에 상기 정보 저장막의 상기 적어도 일부분 및 제1 활성막을 차례로 형성하는 것;
    상기 제1 활성막을 이방성 식각하여, 상기 적층 패턴의 측벽 상에 제1 활성 패턴을 형성하는 것;
    상기 정보 저장막의 상기 적어도 일부분을 식각하여, 상기 리세스 영역의 내측벽을 노출시키는 것;
    상기 제1 활성 패턴 및 상기 리세스 영역의 내측벽과 접촉하는 제2 활성막을 형성하는 것; 및
    상기 수직형 그루브 외부의 상기 제2 활성막 및 제1 활성 패턴을 제거하여 상기 수직형 활성 패턴을 형성하는 것을 포함하는 3차원 반도체 기억 소자의 제조 방법.
  28. 청구항 25항에 있어서,
    상기 정보 저장막은 상기 전극 패턴들을 형성하기 전에 상기 빈 영역들 내에 형성되는 3차원 반도체 기억 소자의 제조 방법.
  29. 청구항 25항에 있어서,
    상기 적층 구조체를 형성하기 전에, 상기 기판 내에 제1 도전형의 도펀트로 도핑된 웰 영역을 형성하는 것; 및
    상기 전극 구조체의 일측의 상기 웰 영역 내에 공통 소오스 영역을 형성하는 것을 더 포함하되,
    상기 수직형 활성 패턴은 상기 공통 소오스 영역 및 상기 웰 영역과 연결된 3차원 반도체 기억 소자의 제조 방법.
  30. 청구항 25항에 있어서,
    상기 빈 영역들을 형성하는 것은,
    상기 물질 패턴들을 식각하여 상기 빈 영역들을 형성하되, 상기 물질 패턴들의 일부분들이 잔존되는 것을 포함하는 3차원 반도체 기억 소자의 제조 방법.
  31. 청구항 23항에 있어서,
    상기 물질 패턴들은 도전 물질로 형성되되,
    상기 수직형 활성 패턴을 형성하기 전에, 상기 수직형 그루브의 내면 상에 정보 저장막을 형성하는 것을 더 포함하는 3차원 반도체 기억 소자의 제조 방법.
  32. 청구항 23항에 있어서,
    상기 수직형 활성 패턴을 형성한 후에, 상기 수직형 활성 패턴을 옆으로 리세스하는 것을 더 포함하되,
    상기 리세스된 수직형 활성 패턴은 상기 수직형 그루브의 일부분을 채우는 3차원 반도체 기억 소자의 제조 방법.
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