KR20100079393A - 반도체 기억 소자 및 그 형성 방법 - Google Patents

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Abstract

반도체 기억 소자 및 그 형성 방법을 제공한다. 이 방법은 기판 상에 교대로 적층된 절연층들 및 셀 게이트층들을 형성하고, 셀 게이트층들 및 절연층들을 연속적으로 패터닝하여 개구부를 형성한다. 개구부내 셀 게이트층들의 측벽들 상에 도전성 배리어들을 선택적으로 형성할 수 있다.

Description

반도체 기억 소자 및 그 형성 방법{SEMICONDUCTOR MEMORY DEVICES AND METHODS OF FORMING THE SAME}
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 특히, 반도체 기억 소자 및 그 형성 방법에 관한 것이다.
반도체 소자들 중에서 반도체 기억 소자는 디지털 데이터들을 저장할 수 있다. 전자 산업 및 반도체 산업이 고도로 발전함에 따라, 반도체 기억 소자의 고집적화에 대한 요구가 점점 증가되고 있다. 예컨대, 랩탑(laptop) 컴퓨터, 휴대폰, 디지털 카메라 또는 MP3 플레이어등의 휴대용 전자 제품이 발전함으로써, 보다 많은 데이터를 저장할 수 있는 반도체 기억 소자에 대한 요구가 증가되고 있다. 이러한 소비자들의 요구들에 충족시키기 위하여, 보다 고집적화된 반도체 기억 소자가 요구되고 있다.
일반적으로, 반도체 기억 소자의 고집적화를 위하여, 소자를 구성하는 미세 패턴들의 최소 선폭을 감소시킬 수 있다. 미세 패턴의 최소 선폭을 2차원적으로 감소시킴으로써, 제한된 면적 내에서 보다 많은 기억 셀들을 집적할 수 있다. 하지만, 여러가지 요인들(ex, 포토리소그라피 공정의 한계등)에 의하여 최소 선폭을 감 소시키기는 것이 한계에 다다르고 있다. 또한, 미세 패턴들의 선폭이 감소됨에 따라 미세 패턴들의 특성이 열악해져 반도체 기억 소자의 신뢰성등이 저하되고 있다. 최근에 반도체 기억 소자의 이러한 문제점들을 해결하기 위한 많은 연구들이 진행되고 있다.
본 발명이 이루고자 하는 일 과제는 고집적화된 반도체 기억 소자 및 그 형성 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 일 과제는 고집적화된 3차원 구조의 반도체 기억 소자 및 그 형성 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 일 과제의 하나로는 신뢰성이 향상된 반도체 기억 소자 및 그 형성 방법을 제공하는 데 있다.
상술한 기술적 과제들을 해결하기 위한 반도체 기억 소자의 형성 방법을 제공한다. 이 방법은 기판 상에 교대로 적층된 절연층들 및 셀 게이트층들을 형성하는 것; 상기 셀 게이트층들 및 절연층들을 연속적으로 패터닝하여 개구부를 형성하는 것; 질화 공정을 수행하여 상기 개구부 내 상기 셀 게이트층들의 측벽들 상에 도전성 배리어들을 각각 형성하는 것; 상기 개구부 내에 상기 절연층들의 측벽들 및 상기 도전성 배리어들의 측벽들 상에 블로킹 절연층, 전하저장층 및 터널 절연층을 차례로 형성하는 것; 및 상기 개구부 내에 상기 기판으로부터 위로 연장된 활 성 패턴을 형성하는 것을 포함한다.
일 실시예에 따르면, 상기 셀 게이트층은 금속을 포함하고, 상기 도전성 배리어는 금속질화물을 포함할 수 있다.
일 실시예에 따르면, 상기 방법은 상기 질화 공정을 수행하기 전에, 상기 개구부에 노출된 상기 셀 게이트층들에 금속화 공정을 수행하는 것을 더 포함할 수 있다. 상기 셀 게이트층은 도핑된 4A족 원소를 포함하고, 상기 셀 게이트층의 금속화된 부분은 4A족 원소-금속 화합물로 형성될 수 있다.
일 실시예에 따르면, 상기 금속화 공정을 수행하는 것은, 상기 개구부에 노출된 상기 셀 게이트층들의 측벽들과 접촉되는 금속층을 형성하는 것; 상기 금속층 및 셀 게이트층들을 반응시키는 것; 및 미반응된 금속층을 제거하는 것을 포함할 수 있다. 이 경우에, 상기 질화 공정은 상기 셀 게이트층의 상기 금속화된 부분에 수행되어 상기 도전성 배리어는 4A족 원소-금속 질화물로 형성될 수 있다.
일 실시예에 따르면, 상기 방법은 상기 질화 공정을 수행하기 전에, 상기 개구부 내 상기 셀 게이트층들의 측벽들을 상기 절연층들의 측벽들 보다 옆으로 리세스시키어 언더컷 영역들을 형성하는 것을 더 포함할 수 있다.
일 실시예에 따르면, 적어도 상기 도전성 배리어, 블로킹 절연층의 일부분 및 상기 전하저장층의 일부분은 상기 언더컷 영역내에 형성될 수 있다. 이 경우에, 상기 방법은 상기 활성 패턴을 형성하기 전에, 적어도 상기 언더컷 영역 외부의 상기 전하저장층을 제거하는 것을 더 포함할 수 있다.
일 실시예에 따르면, 상기 터널 절연층은 상기 언더컷 영역 외부의 상기 전 하저장층이 제거된 후에 형성될 수 있다.
상술한 기술적 과제들을 해결하기 위한 반도체 기억 소자를 제공한다. 이 소자는 기판 상에 교대로 적층된 절연 패턴들 및 셀 게이트 패턴들; 상기 기판 상에 배치되고, 상기 절연 패턴들의 측벽들 및 셀 게이트 패턴들의 측벽들을 따라 위로 연장된 활성 패턴; 상기 셀 게이트 패턴의 측벽 및 상기 활성 패턴 사이에 개재된 전하저장층; 상기 셀 게이트 패턴의 측벽 및 전하저장층 사이에 개재된 블로킹 절연층; 상기 전하저장층 및 활성 패턴 사이에 개재된 터널 절연층; 및 상기 블로킹 절연층 및 상기 셀 게이트 패턴의 측벽 사이에 개재되고, 질소를 포함하는 도전성 배리어를 포함한다.
일 실시예에 따르면, 상기 셀 게이트 패턴은 금속을 포함하고, 상기 도전성 배리어는 금속 질화물을 포함할 수 있다. 이때, 상기 게이트 패턴 및 도전성 배리어는 동일한 금속을 포함할 수 있다.
일 실시예에 따르면, 적어도 상기 셀 게이트 패턴의 상기 도전성 배리어에 접촉된 부분은 4A족 원소-금속 화합물을 포함하고, 상기 도전성 배리어는 4A족 원소-금속 질화물을 포함할 수 있다. 이때, 상기 4A족-금속 화합물 및 상기 도전성 배리어는 동일한 4A족 원소 및 동일한 금속을 포함할 수 있다.
일 실시예에 따르면, 상기 도전성 배리어는 상기 절연 패턴들의 상기 측벽 보다 옆으로 리세스되어 언더컷 영역이 정의될 수 있다. 이때, 상기 전하저장층은 상기 언더컷 영역 내에 배치될 수 있다. 상기 셀 게이트 패턴들 옆의 상기 언더컷 영역들 내에 각각 배치된 상기 전하저장층들은 서로 분리될 수 있다.
상술한 바와 같이, 본 발명에 따르면, 적층된 셀 게이트층들을 관통하는 개구부를 형성하고, 개구부 내에 질화 공정을 수행하여 셀 게이트층들의 측벽들 상에 도전성 배리어들을 형성한다. 상기 질화 공정에 의하여, 상기 도전성 배리어들을 상기 셀 게이트층들의 측벽들 상에 선택적으로 형성할 수 있다. 또한, 상기 개구부 내 도전성 배리어들은 서로 분리된 상태로 형성될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
(제1 실시예)
도 1은 본 발명의 일 실시예에 따른 반도체 기억 소자를 나타내는 평면도이 고, 도 2a는 도 1의 Ⅰ-Ⅰ'을 따라 취해진 단면도이며, 도 2b는 도 1의 Ⅱ-Ⅱ'을 따라 취해진 단면도이다.
도 1 및 도 2a를 참조하면, 반도체 기판(100, 이하 기판이라 함)은 기억 셀 영역 및 연결 영역을 포함한다. 상기 기억 셀 영역은 기억 셀들이 배치되는 영역이다. 상기 기판(100)은 상기 기억 셀들을 동작시키기 위한 주변회로들이 배치된 주변회로 영역(미도시함)을 더 포함할 수 있다. 상기 기억 셀들과 상기 주변회로들을 연결시키기 위한 구조물이 상기 연결 영역내에 배치될 수 있다.
상기 기억 셀 영역의 기판(100) 내에 제1 도전형의 도펀트들로 도핑된 웰 영역(102)이 배치된다. 상기 웰 영역(102) 내에 제2 도전형의 도펀트들로 도핑된 공통 소오스 영역(104)이 배치된다. 상기 공통 소오스 영역(104)의 상부면은 상기 기판(100)의 상부면과 동일한 높이일 수 있다. 상기 웰 영역(102)은 상기 연결 영역 내로 연장될 수 있다. 또한, 상기 공통 소오스 영역(104)도 상기 연결 영역 내로 연장될 수 있다. 상기 제1 도전형의 도펀트는 상기 제2 도전형의 도펀트와 반대 타입의 도펀트이다. 예컨대, 상기 제1 도전형의 도펀트는 p형 도펀트이고, 상기 제2 도전형의 도펀트는 n형 도펀트일 수 있다. 이와는 반대로, 상기 제1 도전형의 도펀트가 n형 도펀트이고, 상기 제2 도전형의 도펀트가 p형 도펀트일 수도 있다.
상기 기억 셀 영역의 기판(100) 상에 복수의 절연 패턴들(115) 및 복수의 셀 게이트 패턴들(120)이 교대로 적층된다. 상기 셀 게이트 패턴들(120)은 평판 형태일 수 있다. 제1 선택 게이트 패턴(110)이 상기 셀 게이트 패턴들(120) 중에서 최하부의 셀 게이트 패턴(120)과 상기 기판(100) 사이에 개재된다. 상기 제1 선택 게 이트 패턴(110)도 상기 셀 게이트 패턴(120)과 같이 평판 형태일 수 있다. 상기 절연 패턴들(115) 중에서 최하부의 절연 패턴(115)이 상기 최하부의 셀 게이트 패턴(120) 및 제1 선택 게이트 패턴(110) 사이에 개재된다. 기저 절연층(106)이 상기 제1 선택 게이트 패턴(110) 및 상기 기판(100) 사이에 개재된다. 상기 절연 패턴들(115) 중에서 최상부의 절연 패턴(115) 상에 제2 선택 게이트 패턴(130)이 배치된다. 상기 제2 선택 게이트 패턴(130)은 제1 방향으로 연장된다. 상기 최상부의 절연 패턴(115) 상에 복수의 상기 제2 선택 게이트 패턴들(130)이 배치된다. 상기 제2 선택 게이트 패턴들(130)은 상기 제1 방향을 따라 나란히 연장된다. 상기 제1 방향은 도 1의 x축 방향에 해당한다. 상기 제2 선택 게이트 패턴들(130)은 상기 제1 방향(x축 방향)에 수직한 제2 방향으로 등간격으로 이격될 수 있다. 상기 제2 방향은 도 1의 y축 방향에 해당한다.
평판 형태의 상기 셀 게이트 패턴들(120) 및 제1 선택 게이트 패턴(110)은 횡으로 연장되어 상기 연결 영역의 기판(100) 상에 배치될 수 있다. 상기 연결 영역내 상기 게이트 패턴들(120,110)의 연장된 부분들은 연결 패드들(CPD)로 정의한다. 상기 연결 영역 내 연결 패드들(CPD)을 도 2b를 참조하여 좀더 구체적으로 설명한다.
도 1 및 도 2b를 참조하면, 상기 절연 패턴들(115)도 횡으로 연장되어 상기 연결 영역의 기판(100) 상에 배치된다. 상기 절연 패턴들(115)의 연장된 부분들은 상기 연결 패드들(CPD)들 사이에 개재되어 상기 연결 패드들을 서로 절연시킨다. 상기 연결 영역 내에서 높이가 높아질수록 상기 연결 패드들(CPD)의 평면적이 단계 적으로 감소될 수 있다. 또한, 상기 연결 패드들(CPD)은 중첩되는 영역들을 포함할 수 있다. 이로써, 상기 연결 패드들(CPD)은 계단 구조로 형성될 수 있다. 상기 제1 선택 게이트 패턴(110)의 연결 패드(CPD)가 가장 넓은 평면적을 갖고, 최상부의 상기 셀 게이트 패턴(120)의 연결 패드(CPD)가 가장 좁은 평면적을 가질 수 있다. 상기 연결 패드들(CPD)은 상기 제2 방향(y축 방향)으로 진행하는 계단 구조일 수 있다. 즉, 상기 연결 패드들(CPD)은 상기 게이트 패턴들(110,120,130)의 일변들을 따라 진행되는 계단 구조일 수 있다. 이로써, 상기 연결 영역의 평면적이 최소화될 수 있다.
만약, 연결 패드들이 게이트 패턴들과 멀어지는 방향으로 진행되는 계단 구조를 갖는 경우에, 연결 패드들이 차지하는 평면적이 증가될 수 있다. 하지만, 본 발명의 일 실시예에 따르면, 상기 연결 패드들(CPD)은 상기 게이트 패턴들(110,120,130)의 일변을 따라 진행되는 계단 구조를 가짐으로써, 상기 연결 영역의 평면적을 최소화시킬 수 있다.
계속해서, 도 1, 도 2a 및 도 2b를 참조하면, 제1 층간 절연층(135)이 상기 기판(100) 전면 상에 배치된다. 상기 제1 층간 절연층(135)은 상기 게이트 패턴들(110,120,130)을 덮는다. 또한, 상기 제1 층간 절연층(135)은 상기 연결 패드들(CPD)을 덮는다.
한편, 개구부(140)가 상기 제1 층간 절연층(135), 제2 선택 게이트 패턴(130), 절연 패턴들(115), 셀 게이트 패턴들(120), 제1 선택 게이트 패턴(110) 및 기저 절연층(106)을 연속적으로 관통하고, 활성 패턴(165)이 상기 개구부(140) 내에 배치된다. 상기 활성 패턴(165)은 상기 개구부(140) 내의 상기 기판(100) 상에 배치되어 상기 게이트 패턴들(110,120,130)의 측벽들 및 절연 패턴들(115)의 측벽들을 따라 위로 연장된다. 상기 개구부(140)은 도 1에 도시된 바와 같이 홀(hole) 형태일 수 있다. 상기 기억 셀 영역 내에 복수의 상기 개구부들(140)이 행들 및 열들을 따라 2차원적으로 배열될 수 있다. 복수의 상기 활성 패턴들(165)이 상기 복수의 개구부들(140) 내에 각각 배치된다. 도 1에 도시된 바와 같이, 상기 개구부(140)는 평면적으로 사각형의 형태일 수 있다. 본 발명의 다른 실시예들에 따르면, 상기 개구부(140)는 평면적으로 원형, 타원형 또는 다각형등 다양한 형태를 가질 수 있다.
도 2a 및 도 2b를 중심으로 설명하면, 상기 활성 패턴(165)은 주기율표의 4A족(또는 14족) 원소로 형성될 수 있다. 예컨대, 상기 활성 패턴(165)은 실리콘, 게르마늄 또는 실리콘-게르마늄으로 형성될 수 있다. 상기 활성 패턴(165)은 언도프트(undoped) 상태 또는 제1 도전형의 도펀트로 도핑된 상태일 수 있다. 상기 활성 패턴(165)은 내부가 비어 있는 파이프 형태일 수 있다. 이때, 상기 개구부(140)의 바닥면에 인접한 상기 활성 패턴(165)은 닫힌 상태이고, 상기 개구부(140)의 상단에 인접한 상기 활성 패턴(165)은 열린 상태일 수 있다. 충전 절연 패턴(170)이 상기 활성 패턴(165)의 내부를 채울 수 있다. 이와는 다르게, 상기 활성 패턴(165)은 상기 개구부(140)를 채우는 필라(pillar) 형태일 수 있다. 상기 활성 패턴(165)이 필라 형태인 경우에, 상기 충전 절연 패턴(170)은 생략될 수 있다.
상기 활성 패턴(165)의 상단부에 제2 도전형의 도펀트로 도핑된 드레인 영 역(175)이 배치된다. 상기 드레인(175)의 하부면은 상기 제2 선택 게이트 패턴(130)의 상부면에 근접한 높이를 가질 수 있다. 상기 활성 패턴(165)의 하단부는 상기 공통 소오스 영역(104)과 접촉된다. 이에 더하여, 상기 활성 패턴(165)은 상기 공통 소오스 영역(104)과 더불어 상기 웰 영역(102)과도 접촉될 수 있다. 상기 개구부(140)가 아래로 연장되어 상기 공통 소오스 영역(104)을 관통하고, 상기 활성 패턴(165)도 아래로 연장되어 상기 웰 영역(102)과 접촉될 수 있다.
전하저장층(157)이 상기 개구부(140)내 상기 셀 게이트 패턴(120)의 측벽 및 상기 활성 패턴(165) 사이에 개재된다. 블로킹 절연층(155)이 상기 전하저장층(157) 및 상기 셀 게이트 패턴(120)의 상기 측벽 사이에 개재되고, 터널 절연층(160)이 상기 전하저장층(157) 및 활성 패턴(165) 사이에 개재된다. 상기 전하저장층(157)은 전하를 저장할 수 있는 트랩들을 갖는 절연물질을 포함할 수 있다. 예컨대, 상기 전하저장층(157)은 질화물, 산화질화물, 금속산화물(ex, 하프늄산화물등) 및 나노 도트들(nano dots)을 포함하는 절연체등에서 선택된 적어도 하나를 포함할 수 있다. 상기 나노 도트들은 금속 또는 4A족 원소를 포함할 수 있다. 상기 터널 절연층(160)은 산화물, 질화물 및 산화질화물등에서 선택된 적어도 하나를 포함할 수 있다. 상기 블로킹 절연층(155)은 상기 터널 절연층(160)과 동일한 절연물질, 또는 상기 터널 절연층(160)에 비하여 높은 유전상수를 갖는 절연물질을 포함할 수 있다. 예컨대, 상기 블로킹 절연층(155)은 단일층 또는 다층의 절연성 금속산화물(ex, 알루미늄산화물, 하프늄산화물 또는 란탄산화물등)을 포함할 수 있다. 이와는 다르게, 상기 블로킹 절연층(155)은 산화물을 포함할 수 있다. 상기 블로킹 절연층(155) 및 터널 절연층(160)이 모두 산화물로 형성되는 경우에, 상기 블로킹 절연층(155)은 상기 터널 절연층(160) 보다 두꺼운 것이 바람직하다. 본 발명의 일 태양(態樣)으로, 상기 블로킹 절연층(155)은 상기 터널 절연층 보다 유효 산화물 두께 (effective thickness of oxide, EOT)가 두꺼운 것이 유리하다. 여기서, 유효 산화물 두께란 이산화실리콘(SiO2)와 다른 유전상수를 갖는 유전체의 두께를 이산화실리콘(SiO2)을 기준으로 환산된 두께를 의미한다. 상기 유효 산화물 두께는 유전상수가 다른 새로운 유전체의 성능을 평가하기 위한 방법에 사용될 수 있다.
상기 제1 선택 게이트 패턴(110) 및 활성 패턴(165) 사이에 개재된 블로킹 절연층(155), 전하저장층(157) 및 터널 절연층(160)은 제1 선택 트랜지스터의 제1 게이트 절연층으로 활용될 수 있다. 이와 마찬가지로, 상기 제2 선택 게이트 패턴(130) 및 활성 패턴(165) 사이에 개재된 블로킹 절연층(155), 전하저장층(157) 및 터널 절연층(160)은 제2 선택 트랜지스터의 제2 게이트 절연층으로 활용될 수 있다.
도 2a에 도시된 바와 같이, 하나의 블로킹 절연층(155)이 연속적으로 연장되어 복수의 상기 게이트 패턴들(110) 및 활성 패턴(165) 사이에 배치될 수 있다. 이와 마찬가지로, 상기 전하저장층(157) 및 터널 절연층(160)도 연속적으로 연장되어 상기 복수의 셀 게이트 패턴들(120) 및 활성 패턴(165) 사이에 배치될 수 있다.
도전성 배리어(150, conductive barrier)가 상기 개구부(140) 내 셀 게이트 패턴(120)의 측벽과 상기 블로킹 절연층(155) 사이에 개재된다. 상기 도전성 배리 어(150)는 상기 셀 게이트 패턴(120)과 상기 블로킹 절연층(155)간의 반응 및 상호작용을 방지한다. 상기 도전성 배리어(150)는 반응성이 매우 낮은 도전물질을 포함하는 것이 바람직하다. 상기 도전성 배리어(150)는 질소를 포함한다. 즉, 상기 도전성 배리어(150)는 도전성 질화물을 포함한다. 상기 셀 게이트 패턴(120)은 상기 도전성 배리어(150) 보다 낮은 비저항을 갖는 도전물질을 포함하는 것이 바람직하다. 예컨대, 상기 셀 게이트 패턴(120)은 금속을 포함할 수 있다. 상기 셀 게이트 패턴(120)이 금속을 포함하는 경우에, 상기 도전성 배리어(150)는 금속 질화물을 포함할 수 있다. 이때, 상기 셀 게이트 패턴(120) 및 도전성 배리어(150)는 동일한 금속을 포함하는 것이 바람직하다. 예컨대, 상기 셀 게이트 패턴(120)은 텅스텐을 포함하는 경우에, 상기 도전성 배리어(150)는 텅스텐 질화물을 포함할 수 있다. 다른 예로서, 상기 셀 게이트 패턴(120)이 티타늄 또는 탄탈늄등을 포함할 수 있다. 이 경우에, 상기 도전성 배리어(150)는 티타늄 질화물 또는 탄탈늄 질화물등을 포함할 수 있다.
상기 도전성 배리어(150)는 상기 개구부(140) 내의 상기 셀 게이트 패턴(120)의 측벽 전체 상에 배치된다. 예컨대, 상기 도전성 배리어(150) 및 셀 게이트 패턴(120)간 경계면은 상기 기판(100)의 상부면과 비평행(non-parallel)하다. 상기 경계면은 상기 기판(100)의 상부면과 실질적으로 수직할 수 있다. 상기 개구부(140) 내 상기 셀 게이트 패턴들(120)의 측벽들 상에 배치된 상기 도전성 배리어들(150)은 서로 분리되어 있다.
제1 선택-도전성 배리어(151)가 상기 개구부(140) 내의 상기 제1 선택 게이 트 패턴(110)의 측벽 및 상기 제1 게이트 절연층 사이에 개재될 수 있다. 상기 제1 선택-도전성 배리어(151)는 상기 제1 선택 게이트 패턴(110) 및 제1 게이트 절연층간의 반응을 방지할 수 있다. 상기 제1 선택-도전성 배리어(151)는 반응성이 매우 낮은 도전물질을 포함한다. 상기 제1 선택-도전성 배리어(151)는 질소를 포함하는 도전성 질화물을 포함할 수 있다. 상기 제1 선택 게이트 패턴(110)이 금속을 포함하는 경우에, 상기 제1 선택-도전성 배리어(151)는 상기 제1 선택 게이트 패턴(110)과 동일한 금속을 포함하는 금속질화물을 포함할 수 있다. 이와 마찬가지로, 제2 선택-도전성 배리어(152)가 상기 개구부(140) 내의 상기 제2 선택 게이트 패턴(130)의 측벽 및 상기 제2 게이트 절연층 사이에 개재될 수 있다. 상기 제2 선택-도전성 배리어(152)는 상기 제2 선택 게이트 패턴(130) 및 제2 게이트 절연층간의 반응을 방지할 수 있다. 상기 제2 선택-도전성 배리어(152)는 질소를 포함하는 도전성 질화물을 포함할 수 있다. 상기 제2 선택 게이트 패턴(130)이 금속을 포함하는 경우에, 상기 제2 선택-도전성 배리어(152)는 상기 제2 선택 게이트 패턴(130)과 동일한 금속을 포함하는 금속질화물을 포함할 수 있다. 상기 선택-도전성 배리어들(150,151) 및 상기 도전성 배리어들(150)은 서로 분리되어 있다.
상기 제1 및 제2 선택 게이트 패턴들(110,130)과, 상기 셀 게이트 패턴(120)은 동일한 금속을 포함할 수 있다. 이 경우에, 상기 도전성 배리어들(150,151,152)은 동일한 금속질화물을 포함할 수 있다. 이와는 다르게, 상기 제1 및 제2 선택 게이트 패턴들(110,130)이 상기 셀 게이트 패턴(120)과 다른 금속을 포함하는 경우에, 상기 제1 및 제2 선택-도전성 배리어들(151,152)은 상기 도전성 배리어(150)와 다른 금속 질화물을 포함할 수 있다. 이로써, 상기 제1 및 제2 선택-도전성 배리어들(151,152)은 상기 도전성 배리어(150)와 다른 일함수를 갖도록 구현될 수 있다.
기억 셀은 상기 셀 게이트 패턴(120), 도전성 배리어(150), 블로킹 절연층(155), 전하저장층(157) 및 터널 절연층(160)을 포함한다. 또한, 상기 기억 셀은 셀 채널 영역을 포함한다. 상기 셀 채널 영역은 상기 셀 게이트 패턴(120)과 중첩된 상기 활성 패턴(165)의 측벽을 포함한다. 상기 기억 셀은 상기 전하저장층(157) 내에 저장되는 전하량에 따라 문턱전압이 변화될 수 있다. 이러한 문턱전압의 변화를 이용하여 상기 기억 셀은 데이터를 저장할 수 있다. 상기 기억 셀은 저장되는 전하량에 따라 1비트 내지 복수 비트의 데이터를 저장할 수 있다. 상기 전하저장층(157)에 저장된 전하들은 상기 전하저장층(157)의 트랩들, 및/또는 상기 블로킹 절연층(155) 및 터널 절연층(160)에 의하여 격리될 수 있다. 이로써, 상기 기억 셀은 외부 전원의 공급이 중단될지라도 데이터를 그대로 유지하는 비휘발성 특성을 가질 수 있다. 결과적으로, 본 발명의 실시예에 따른 반도체 기억 소자는 비휘발성 기억 소자일 수 있다.
상기 제1 및 제2 선택 게이트 패턴들은(110,130)은 각각 제1 및 제2 선택 트랜지스터들에 포함된다. 상기 제1 선택 트랜지스터는 상기 제1 선택 게이트 패턴(110), 제1 선택-도전성 배리어(151) 및 제1 게이트 절연층을 포함하고, 상기 제2 선택 트랜지스터는 상기 제2 선택 게이트 패턴(130), 제2 선택-도전성 배리어(152) 및 제2 게이트 절연층을 포함한다. 반도체 기억 소자의 동작시에, 반전층들이 상기 게이트 패턴들(110,120,130)의 가장자리 전계(fringe field)에 의하여 상기 게이트 패턴들(110,120,130) 사이의 상기 활성 패턴(165)에 생성될 수 있다. 상기 반전층들에 의하여 상기 선택 트랜지스터들 및 기억 셀들이 서로 직렬로 연결될 수 있다.
상술된 바와 같이, 본 발명의 일 실시예에 따르면, 상기 제1 및 제2 선택-도전성 배리어들(151,152)은 상기 셀 게이트 패턴(120)의 도전성 배리어(150)와 다른 일함수를 가질 수 있다. 이 경우에, 상기 제1 및 제2 선택 트랜지스터들의 특성들 및 상기 기억 셀의 특성을 모두 최적화시킬 수 있다. 예컨대, 상기 선택 트랜지스터들 및 기억 셀이 엔모스형(NMOS type)인 경우에, 상기 제1 및 제2 선택-도전성 배리어들(151,152)의 일함수가 상기 도전성 배리어(150)의 일함수보다 클 수 있다. 이로써, 상기 제1 및 제2 선택 트랜지스터들의 문턱전압들은 소거 상태의 기억 셀의 문턱전압 보다 높을 수 있다. 그 결과, 상기 제1 및 제2 선택 트랜지스터들의 오프-누설전류량을 최소화하여 반도체 기억 소자의 신뢰성을 향상시킬 수 있다. 이와 같이, 상기 선택-도전성 배리어들(151,152) 및 도전성 배리어(150)의 일함수를 적절히 조절함으로써, 우수한 특성의 반도체 기억 소자를 구현할 수 있다.
제1 선택 트랜지스터, 복수의 기억 셀들 및 제2 선택 트랜지스터가 하나의 상기 활성 패턴(165)의 측벽을 따라 위로 적층된다. 상기 활성 패턴(165)에 형성된 제1 선택 트랜지스터, 복수의 기억 셀들 및 제2 선택 트랜지스터는 수직형 셀 스트링에 포함된다. 상기 기억 셀 영역의 기판(100) 상에 복수의 상기 수직형 셀 스트링들이 행들 및 열들을 따라 배열된다.
제2 층간 절연층(180)이 기판(100) 전면 상에 배치된다. 비트라인들(190)이 상기 기억 셀 영역의 상기 제2 층간 절연층(180) 상에 배치된다. 상기 비트라인들(190)은 상기 제2 선택 게이트 패턴들(130)을 가로지른다. 즉, 상기 비트라인들(190)은 상기 제2 방향(y축 방향)을 따라 나란히 연장된다. 상기 비트라인(190)은 상기 제2 층간 절연층(180)을 관통하는 비트라인 플러그(185)에 의하여 상기 드레인 영역(175)과 전기적으로 접속된다. 하나의 비트라인(190)은 상기 제2 방향(y축 방향)을 따라 일 열로 배열된 복수의 드레인 영역들(175)과 전기적으로 접속될 수 있다. 서로 교차하는 상기 비트라인들(190) 및 제2 선택 게이트 패턴들(130)에 의하여 복수의 상기 활성 패턴들(165) 중에서 하나를 선택할 수 있다. 또한, 상기 셀 게이트 패턴들(120) 중에서 하나를 선택함으로써, 상기 선택된 활성 패턴(165)의 셀 스트링내에서 하나의 기억 셀을 선택할 수 있다.
한편, 연결 플러그들(187)이 연결 영역의 제2 및 제1 층간 절연층들(180,135)을 연속적으로 관통하여 상기 연결 패드들(CPD)에 각각 접속된다. 본 발명의 일 태양(態樣)으로 상기 연결 영역의 제2 층간 절연층(180) 상에 상기 연결 플러그들(187)과 각각 접속되는 연결 배선들(192)이 배치될 수 있다. 상기 연결 배선들(192)은 연장되어 주변회로 영역의 주변회로들과 전기적으로 접속될 수 있다.
상술한 반도체 기억 소자는 상기 수직형 셀 스트링들을 포함하는 3차원 구조로 형성됨으로써, 매우 고집적화될 수 있다.
또한, 상기 셀 게이트 패턴(120)과 상기 블로킹 절연층(155) 사이에 질소를 포함하는 도전성 배리어(150)가 배치된다. 상기 도전성 배리어(150)는 셀 게이트 패턴(120)의 측벽 전체 상에 배치됨으로써, 상기 셀 게이트 패턴(120) 및 블로킹 절연층(155)간의 반응을 방지시킨다. 이에 따라, 우수한 신뢰성의 반도체 기억 소자를 구현할 수 있다.
만약, 금속을 포함하는 셀 게이트 패턴이 블로킹 절연층과 접촉되는 경우에, 셀 게이트 패턴의 금속이 블로킹 절연층내로 확산될 수 있다. 이로써, 블로킹 절연층의 층특성이 열화되어 반도체 기억 소자의 신뢰성이 저하될 수 있다. 하지만, 본 발명에 따르면, 상기 셀 게이트 패턴(120)과 블로킹 절연층(155)간에 상기 도전성 배리어(150)가 배치됨으로써, 셀 게이트 패턴(120) 및 블로킹 절연층(155)간의 반응을 방지하여 우수한 신뢰성의 반도체 기억 소자를 구현할 수 있다.
다음으로, 본 발명의 일 실시예에 따른 반도체 기억 소자의 변형예들을 도 3a 내지 도 3c를 참조하여 설명한다. 본 변형예들은 도 2a 및 도 2b를 참조하여 설명한 반도체 기억 소자와 유사한 부분이 많다. 따라서, 변형예들의 특징 중 도 2a 및 도 2b의 실시예와 구별되는 특징적인 부분들을 중심으로 설명한다. 동일한 구성요소들은 동일한 참조부호를 사용한다.
도 3a은 본 발명의 일 실시예에 다른 반도체 기억 소자의 일 변형예를 설명하기 위하여 도 1의 Ⅰ-Ⅰ'을 따라 취해진 단면도이다.
도 3a를 참조하면, 셀 게이트 패턴들(120)은 도펀트들로 도핑된 4A족 원소를 포함할 수 있다. 예컨대, 상기 셀 게이트 패턴들은(120)은 도핑된 실리콘, 도핑된 게르마늄 및/또는 도핑된 실리콘-게르마늄을 포함할 수 있다. 제1 및 제2 선택 게이트 패턴들(110,130)도 도펀트들로 도핑된 4A족 원소를 포함할 수 있다. 예컨대, 상기 제1 및 제2 선택 게이트 패턴들(110,130)은 도핑된 실리콘, 도핑된 게르마늄 및/또는 도핑된 실리콘-게르마늄을 포함할 수 있다.
도전성 배리어(150a)가 상기 셀 게이트 패턴(120)과 블로킹 절연층(155) 사이에 개재된다. 제1 선택-도전성 배리어(151a)가 상기 제1 선택 게이트 패턴(110) 및 제1 게이트 절연층 사이에 개재되고, 제2 선택-도전성 배리어(152a)가 상기 제2 선택 게이트 패턴(130) 및 제2 게이트 절연층 사이에 개재된다. 상기 도전성 배리어들(151a,152a,153a)은 질소를 포함한다.
본 발명의 일 양태에 따르면, 상기 도전성 배리어(150a)에 인접한 상기 셀 게이트 패턴(120)의 일부분(146)은 4A족 원소-금속 화합물을 포함할 수 있다. 이때, 상기 도전성 배리어(150a)는 4A족 원소-금속 질화물을 포함한다. 상기 도전성 배리어(150a) 내 4A족 원소 및 금속은 각각 상기 셀 게이트 패턴(120)의 상기 일부분(146) 내 4A족 원소 및 금속과 동일한 것이 바람직하다. 상기 셀 게이트 패턴(120)의 상기 일부분(146) 내 4A족 원소-금속 화합물은 상기 도전성 배리어(150a) 보다 낮은 비저항을 가질 수 있다. 예컨대, 적어도 상기 셀 게이트 패턴(120)의 일부분(146)은 금속 실리사이드(ex, 코발트 실리사이드, 니켈 실리사이드 또는 티타늄 실리사이드등), 금속 게르마나이드(metal germanide, ex, 코발트 게르마나이드, 니켈 게르마나이드, 티타늄 게르마나이드등) 또는 금속 게르마노실리사이드(metal germanosilicide, ex, 코발트 게르마노실리사이드, 니켈 게르마노실리사이드, 티타늄 게르마노실리사이드등)등에서 적어도 하나를 포함할 수 있다. 이 경우에, 상기 도전성 배리어(150a)는 코발트-실리콘 질화물, 코발트-게르마늄 질화물, 코발트-실리콘-게르마늄 질화물, 니켈-실리콘 질화물, 니켈-게르마늄 질화 물, 니켈-실리콘-게르마늄 질화물, 티타늄-실리콘 질화물, 티타늄-게르마늄 질화물 또는 티타늄-실리콘-게르마늄 질화물등에서 적어도 하나를 포함할 수 있다.
이와 마찬가지로, 적어도 상기 제1 선택-도전성 배리어(151a)에 인접한 상기 제1 선택 게이트 패턴(110)의 일부분(147)은 4A족 원소-금속 화합물을 포함하고, 상기 제1 선택-도전성 배리어(150a)는 4A족 원소-금속 질화물을 포함할 수 있다. 적어도 상기 제2 선택-도전성 배리어(152a)에 인접한 상기 제2 선택 게이트 패턴(130)의 일부분은 4A족 원소-금속 화합물을 포함하고, 상기 제2 선택-도전성 배리어(152a)는 4A족 원소-금속 질화물을 포함할 수 있다. 상기 제1 선택 게이트 패턴(110)의 전체가 4A족 원소-금속 화합물로 형성될 수 있다. 또한, 상기 제2 선택 게이트 패턴(130)의 전체가 4A족 원소-금속 화합물로 형성될 수 있다. 상기 선택 게이트 패턴들(110,130) 및 상기 셀 게이트 패턴(120)은 서로 동일한 금속을 포함한다. 이와 마찬가지로, 상기 도전성 배리어들(150a,151a,152b)도 서로 동일한 금속을 포함한다. 상기 선택 게이트 패턴들(110,130) 및 상기 셀 게이트 패턴(120)은 서로 동일한 4A족 원소를 포함할 수 있다. 이 경우에, 상기 도전 배리어들(150a,151a,152a)도 서로 동일한 4A족 원소를 포함한다.
본 발명의 일 실시예에 따르면, 도 3a에 도시된 바와 같이, 상기 제2 선택 게이트 패턴(130)의 전체가 4A족 원소-금속 화합물로 형성되고, 상기 제1 선택 게이트 패턴(110) 및 셀 게이트 패턴(120)은 부분적으로 4A족 원소-금속 화합물로 형성될 수도 있다.
도 3b는 본 발명의 일 실시예에 다른 반도체 기억 소자의 다른 변형예를 설 명하기 위하여 도 1의 Ⅰ-Ⅰ'을 따라 취해진 단면도이다.
도 3b를 참조하면, 개구부(140) 내의 상기 셀 게이트 패턴들(120)의 측벽들은 절연 패턴들(115)의 측벽들 보다 옆으로 리세스될 수 있다. 이로써, 언더컷 영역들(143)이 정의될 수 있다. 도전성 배리어(150)가 상기 언더컷 영역(143) 내에 배치되어 상기 셀 게이트 패턴(120)의 리세스된 측벽 상에 배치된다. 상기 도전성 배리어(150)는 실질적으로 상기 셀 게이트 패턴(120)의 리세스된 측벽 전체를 덮는다. 또한, 상기 도전성 배리어(150) 및 활성 패턴(165) 사이의 블로킹 절연층(155a), 전하저장층(157a) 및 터널 절연층(160a)도 상기 언더컷 영역(143) 내에 배치될 수 있다. 이때, 상기 개구부(140) 내의 복수의 언더컷 영역들(143) 내에 각각 배치된 전하저장층들(157a)은 서로 분리되어 있다. 이와 마찬가지로, 상기 언더컷 영역(143) 내의 상기 블로킹 절연층(155a)은 아래 및/또는 위에 인접한 다른 언더컷 영역(143) 내의 이웃한 블로킹 절연층(155a)으로부터 분리될 수 있다. 또한, 상기 언더컷 영역(143)내 상기 터널 절연층(160a)도 아래 및/또는 위에 인접한 다른 언더컷 영역(143) 내의 이웃한 터널 절연층(160a)으로부터 분리될 수 있다. 상기 블로킹 절연층(155a), 전하저장층(157a) 및 터널 절연층(160a)은 상기 언더컷 영역(143)의 내면을 따라 콘포말(conformal)하게 배치될 수 있다. 이 경우에, 상기 활성 패턴(165)은 상기 언더컷 영역(143) 내로 연장된 돌출부(166)를 포함할 수 있다. 상기 전하저장층(157a)은 도 2a 및 도 2b를 참조하여 설명한 전하저장층(157)과 동일한 물질로 형성될 수 있다.
상기 개구부(140) 내의 상기 제1 및 제2 선택 게이트 패턴들(110,130)의 측 벽들은 기저 절연층(106)의 측벽, 절연 패턴들(115)의 측벽들 및 제1 층간 절연층(135)의 측벽들 보다 옆으로 리세스될 수 있다. 이로써, 상기 제1 및 제2 선택 게이트 패턴들(110,130)의 옆에도 언더컷 영역들(143)이 각각 정의될 수 있다. 제1 및 제2 선택-도전성 배리어들(151,152)은 제1 및 제2 선택 게이트 패턴들(110,130) 옆의 언더컷 영역(143) 내에 각각 배치될 수 있다. 또한, 상기 제1 선택-도전성 배리어(151)와 활성 패턴(165) 사이의 제1 게이트 절연층은 상기 언더컷 영역(143) 내에 배치될 수 있다. 상기 제2 선택-도전성 배리어(152)와 활성 패턴(165) 사이의 제2 게이트 절연층도 언더컷 영역(143) 내에 배치될 수 있다. 상기 제1 및 제2 게이트 절연층들은 상기 블로킹 절연층(155a), 전하저장층(157a) 및 터널 절연층(160a)과 동일한 물질들을 포함할 수 있다. 상기 언더컷 영역(143) 내의 제1 게이트 절연층은 위에 이웃한 언더컷 영역(143) 내의 블로킹 절연층(155a), 터널 절연층(157a) 및 터널 절연층(160a)으로부터 분리될 수 있다. 이와 마찬가지로, 상기 언더컷 영역(143) 내의 상기 제2 게이트 절연층은 아래에 이웃한 언더컷 영역(143) 내의 블로킹 절연층(155a), 전하저장층(157a) 및 터널 절연층(160a)으로부터 분리될 수 있다.
도 3a의 변형예 및 도 3b의 변형예가 서로 조합될 수도 있다. 예컨대, 도 3b의 셀 게이트 패턴(120)은 도핑된 4A족 원소를 포함할 수 있으며, 적어도 상기 도전성 배리어(150)에 인접한 상기 셀 게이트 패턴들(120)의 일부분은 4A족 원소-금속 화합물을 포함할 수 있다. 이 경우에, 상기 도전성 배리어(150)은 4A족 원소-금속 질화물을 포함할 수 있다. 이와 마찬가지로, 도 3b의 제1 및 제2 선택 게이트 패턴들(110,130)은 4A족 원소를 포함할 수 있다. 이 경우에, 적어도 상기 선택-도전성 배리어들(151,152)에 인접한 선택 게이트 패턴들(110,130)의 일부분들은 4A족 원소-금속 화합물을 포함할 수 있고, 선택-도전성 배리어들(151,152)은 4A족 원소-금속 질화물을 포함할 수 있다.
도 3c는 본 발명의 일 실시예에 다른 반도체 기억 소자의 또 다른 변형예를 설명하기 위하여 도 1의 Ⅰ-Ⅰ'을 따라 취해진 단면도이다.
도 3c를 참조하면, 셀 게이트 패턴(120) 옆의 언더컷 영역(143) 내에 도전성 배리어(150), 블로킹 절연층(155a) 및 전하저장층(157a)이 배치될 수 있다. 도 3b의 변형예와 같이, 도 3c의 변형예에 포함된 상기 블로킹 절연층(155a) 및 전하저장층(157a)은 상기 언더컷 영역(143) 내에 배치되어, 아래 및/또는 위에 인접한 다른 언더컷 영역(143) 내의 이웃한 블로킹 절연층(155a) 및 전하저장층(157a)으로부터 분리될 수 있다. 이와는 다르게, 터널 절연층(160)은 아래 및/또는 위로 연장되어 이웃한 언더컷 영역(143)내의 터널 절연층(160)과 직접 연결된다. 다시 말해서, 하나의 터널 절연층(160)이 연속적으로 연장되어 상기 개구부(140) 내의 서로 분리된 복수의 전하저장층들(157a)과, 활성 패턴(165) 사이에 배치될 수 있다. 본 변형예에서, 상기 전하저장층(157a)은 도 2a 및 도 2b를 참조하여 설명한 전하저장층(157)과 동일한 물질로 형성될 수 있다. 이와는 다르게, 상기 전하저장층(157a)은 4A족 원소(ex, 실리콘, 게르마늄 또는 실리콘-게르마늄등) 또는 도전체로 형성될 수도 있다. 상기 블로킹 절연층(155a) 및 상기 터널 절연층(160a)은 각각 도 2a 및 도 2b를 참조하여 설명한 블로킹 절연층(155) 및 터널 절연층(160)과 동일한 물 질로 형성될 수 있다.
도시된 바와 같이, 상기 터널 절연층(160)은 연장되어 제1 및 제2 선택 게이트 패턴들(110,130)과 활성 패턴(165) 사이에도 개재될 수 있다. 상기 제1 및 제2 선택 게이트 패턴들(110,130) 및 활성 패턴(165) 사이의 터널 절연층(160)은 제1 및 제2 게이트 절연층들에 포함된다. 도 3b의 변형예와 마찬가지로, 도 3a의 4A족 원소-금속 화합물을 포함하는 게이트 패턴들(110,120,130) 및 4A족 원소-금속 질화물을 포함하는 도전성 배리어들(150a,151a,152a)이 도 3c의 반도체 기억 소자에 적용될 수도 있다.
다음으로, 본 발명의 일 실시예에 따른 반도체 기억 소자의 형성 방법을 도면들을 참조하여 설명한다.
도 4a 내지 도 4e는 본 발명의 일 실시예에 따른 반도체 기억 소자의 형성 방법을 설명하기 위하여 도 1의 Ⅰ-Ⅰ'을 따라 취해진 공정 단면도들이고, 도 5a 내지 도 5c는 본 발명의 일 실시예에 따른 반도체 기억 소자의 연결 영역내 패드들을 형성하는 방법을 설명하기 위하여 도 1의 Ⅱ-Ⅱ'을 따라 취해진 공정 단면도들이다.
도 1 및 도 4a를 참조하면, 기억 셀 영역의 기판(100) 내에 제1 도전형의 도펀트들을 공급하여 웰 영역(102)을 형성할 수 있다. 상기 웰 영역(102)은 연결 영역 내에도 형성될 될 수 있다. 상기 웰 영역(102) 내에 제2 도전형의 도펀트들을 공급하여 공통 소오스 영역(104)을 형성한다.
이어서, 상기 기판(100) 상에 기저 절연층(106)을 형성하고, 상기 기저 절연 층(106) 상에 제1 선택 게이트층을 형성한다. 상기 기저 절연층(106)은 산화층, 질화층 및/또는 산화질화층등으로 형성될 수 있다. 상기 제1 선택 게이트층 상에 절연층들 및 셀 게이트층들을 교대로 적층시킨다. 상기 절연층들 중에서 최상부의 절연층 상에 제2 선택 게이트층을 형성한다. 상기 기저 절연층을 형성하기 전에, 주변회로 영역(미도시함) 내에 주변회로들을 구성하는 트랜지스터들 및/또는 저항체등을 형성할 수 있다. 상기 제2 선택 게이트층을 패터닝하여 상기 기억 셀 영역 내의 제2 선택 게이트 패턴들(130)을 형성할 수 있다. 상기 제2 선택 게이트 패턴들(130)은 일방향을 따라 나란히 연장될 수 있다. 상기 셀 게이트층들, 절연층들 및 제1 선택 게이트층을 연속적으로 패터닝하여 제1 선택 게이트 패턴(110) 및 교대로 적층된 절연 패턴들(115) 및 셀 게이트 패턴들(120)을 형성한다. 상기 셀 게이트 패턴들(120), 절연 패턴들(115) 및 제1 선택 게이트 패턴(110)은 상기 기억 셀 영역 및 연결 영역의 기저 절연층(106) 상에 형성된다.
상기 제2 선택 게이트 패턴(130)을 형성한 후에, 제1 선택 게이트 패턴(110) 및 상기 셀 게이트 패턴들(120)이 형성될 수 있다. 이와는 달리, 상기 제1 선택 게이트 패턴(110) 및 셀 게이트 패턴들(120)을 형성한 후에, 상기 제2 선택 게이트 패턴(130)을 형성할 수도 있다. 상기 절연 패턴들(115)은 산화물, 질화물 및/또는 산화질화물등으로 형성될 수 있다. 상기 셀 게이트 패턴(120)은 금속을 포함할 수 있다. 예컨대, 상기 셀 게이트 패턴(120)은 텅스텐, 티타늄 또는 탄탈늄등으로 형성될 수 있다. 상기 제1 및 제2 선택 게이트 패턴들(110,130)은 금속을 포함할 수 있다. 상기 제1 및 제2 선택 게이트 패턴들(110,130)은 상기 셀 게이트 패턴(120) 과 동일한 금속을 포함할 수 있다. 이와는 달리, 상기 제1 및 제2 선택 게이트 패턴들(110,130)은 상기 셀 게이트 패턴(120)과 다른 금속을 포함할 수도 있다.
이어서, 연결 영역의 연결 패드들을 형성할 수 있다. 상기 연결 패드들을 형성하는 방법을 도 5a 내지 도 5c를 참조하여 설명한다.
도 1, 도 2b 및 도 5a를 참조하면, 상기 연결 영역 내에 형성될 연결 패드들(도 2b의 CPD)을 제1 그룹 및 제2 그룹으로 구분한다. 상기 제1 그룹의 연결 패드들(CPD)의 층수는 상기 제2 그룹의 연결 패드들(CPD)의 층수와 동일하거나, 상기 제2 그룹의 연결 패드들(CPD)의 층수 ± 1과 동일할 수 있다. 상기 연결 영역 내에 형성되는 연결 패드들(CPD)의 총 층수가 짝수인 경우에, 상기 제1 그룹의 연결 패드들(CPD)의 층수와 상기 제2 그룹의 연결 패드들(CPD)의 층수가 동일할 수 있다. 상기 연결 영역 내에 형성되는 연결 패드들(CPD)의 총 층수가 홀수인 경우에, 상기 제1 그룹의 연결 패드들(CPD)의 층수는 상기 제2 그룹의 연결 패드들(CPD)의 층수 ± 1과 동일할 수 있다.
설명의 편의를 위하여, 본 실시예에서 5층의 연결 패드들(CPD)을 도 2b에 도시하였다. 상기 제1 그룹의 연결 패드들(CPD)의 층수를 2로 지정하고, 상기 제2 그룹의 연결 패드들(CPD)의 층수를 3으로 지정할 수 있다. 물론, 본 발명은 여기에만 한정되지 않는다. 상기 제1 그룹의 연결 패드들(CPD)의 층수를 3으로 지정하고, 상기 제2 그룹의 패드들(CPD)의 층수를 2로 지정할 수도 있다.
상기 연결 영역 내에 제1 영역 및 제2 영역을 구분하는 제1 포토리소그라피 공정을 수행한다. 상기 제1 포토리소그라피 공정에 의해 형성된 제1 마스크 패 턴(133a)은 상기 연결 영역 내 상기 제1 영역의 게이트 패턴들(110,120)을 덮는다. 이때, 상기 제2 영역의 게이트 패턴들(110,120)은 노출된다. 상기 제1 영역은 상기 제1 그룹의 연결 패드들(CPD)이 형성되는 영역에 해당하고, 상기 제2 영역은 상기 제2 그룹의 연결 패드들(CPD)이 형성되는 영역에 해당한다. 상기 제1 마스크 패턴(133a)은 상기 기억 셀 영역의 전체를 덮는다.
상기 제1 마스크 패턴(133a)을 식각 마스크로 사용하여 제1 식각 공정을 수행한다. 상기 제1 식각 공정에 의하여 상기 제2 그룹의 연결 패드들(CPD) 중에서 최상부 패드(CPD)로 형성되는 게이트 패턴(120)이 노출된다. 상기 제1 포토리소그라피 공정 및 제1 식각 공정은 제1 패터닝 공정에 포함된다.
도 1, 도 2b 및 도 5b를 참조하면, 상기 제1 그룹의 연결 패드들(CPD)을 상기 제1 그룹 및 제2 그룹을 구분하는 방법과 동일한 구분법으로 2개의 부 그룹들로 구분하고, 상기 제2 그룹의 연결 패드들(CPD)도 상기 구분법으로 2개의 부 그룹들로 구분한다. 상기 제1 그룹내 2개의 부 그룹들을 각각 제1 부 그룹 및 제2 부 그룹으로 정의하고, 상기 제2 그룹내 2개의 부 그룹들을 각각 제3 부 그룹 및 제4 부 그룹으로 정의한다. 본 실시예에서, 상기 제1, 제2 및 제3 부 그룹의 각각이 포함하는 연결 패드의 층수는 1이고, 상기 제4 부 그룹이 포함하는 패드의 층수는 2이다.
상기 제1 부 그룹의 연결 패드들(CPD)의 층수는 상기 제2 부 그룹의 연결 패드들(CPD)의 층수와 같거나, 상기 제2 부 그룹의 연결 패드들(CPD)의 층수 ± 1과 같을 수 있다. 이와 마찬가지로, 상기 제3 부 그룹의 연결 패드들(CPD)의 층수는 상기 제4 부 그룹의 연결 패드들(CPD)의 층수와 같거나, 상기 제4 부 그룹의 연결 패드들(CPD)의 층수 ± 1과 같을 수 있다.
이와 유사하게, 상기 제1 영역을 2개의 부 영역들로 구분하고, 상기 제2 영역을 2개의 부 영역들로 구분된다. 즉, 상기 제1 영역은 상기 제1 부 그룹의 연결 패드(CPD)가 형성되는 제1 부 영역 및 상기 제2 부 그룹의 연결 패드(CPD)가 형성되는 제2 부 영역으로 구분되고, 상기 제2 영역은 상기 제3 부 그룹의 연결 패드(CPD)가 형성되는 제3 부 영역 및 상기 제4 부 그룹의 연결 패드(CPD)가 형성되는 제4 부 영역으로 구분된다.
상기 제1 패터닝 공정을 수행한 후에, 상기 제1 마스크 패턴(133a)을 제거한다. 이어서, 제2 포토리소그라피 공정을 수행하여 제2 마스크 패턴(133b)을 형성한다. 상기 제2 마스크 패턴(133b)은 상기 제1 영역 내 하나의 부 영역 및 상기 제2 영역 내 하나의 부 영역을 덮는다. 이때, 상기 제1 영역 내 다른 하나의 부 영역 및 상기 제2 영역 내 다른 하나의 부 영역에 위치한 게이트 패턴은 노출된다. 예컨대, 상기 제1 및 제3 부 영역들이 상기 제2 마스크 패턴(133b)에 의해 덮혀지고, 상기 제2 및 제4 부 영역들이 노출된다.
상기 제2 마스크 패턴(133b)을 식각 마스크로 사용하여 제2 식각 공정을 수행한다. 상기 제2 식각 공정에 의하여 상기 제2 부 영역 및 제4 부 영역내 게이트 패턴을 식각한다. 이에 따라, 1층의 연결 패드를 갖는 상기 제1, 제2 및 제3 부 그룹들의 연결 패드들(CPD)이 형성된다. 상기 제2 포토리소그라피 공정 및 상기 제2 식각 공정은 제2 패터닝 공정에 포함된다.
도 1 및 도 5c를 참조하면, 이어서, 상기 제2 마스크 패턴(133b)을 제거한다. 상기 제4 부 그룹의 연결 패드들(CPD)의 층수는 2층이다. 따라서, 상기 제4 부 그룹의 연결 패드들(CPD)을 다시 2개의 부 그룹으로 구분한다. 이와 마찬가지로, 상기 제4 부 영역을 상기 제4 부 그룹내 2개의 부 그룹들에 각각 대응하는 2개의 부 영역들로 구분한다. 제3 포토리소그라피 공정을 수행하여 상기 제4 부 영역 내 하나의 부 영역을 덮는 제3 마스크 패턴(133c)을 형성한다. 이때, 상기 제4 부 영역 내 다른 하나의 부 영역의 게이트 패턴이 노출된다. 상기 제3 마스크 패턴(133c)은 이미 형성된 다른 연결 패드들(CPD)을 덮는다. 또한, 상기 제3 마스크 패턴(133c)은 기억 셀 영역의 전체를 덮는다. 상기 제3 마스크 패턴(133c)을 식각 마스크로 사용하여 제3 식각 공정을 수행한다. 이로써, 상기 제4 부 영역 내에 2개의 연결 패드들(CPD)이 형성된다. 상기 제3 포토리소그라피 공정 및 제3 식각 공정은 제3 패터닝 공정에 포함된다.
상술한 방법과 같이, 상기 연결 영역을 제1 영역 및 제2 영역으로 구분하여 패터닝한 후에, 상기 제1 영역 및 제2 영역의 각각을 2개의 부 영역들로 구분하고, 상기 제1 영역 내 하나의 부 영역 및 상기 제2 영역 내 하나의 부 영역을 동시에 패터닝한다. 이어서, 상기 4개의 부 영역들의 각각을 다시 2개의 더 작은 부 영역들로 구분하고, 상기 4개의 부 영역들에 각각 포함된 4개의 더 작은 부 영역들을 동시에 패터닝한다. 이러한 방법들을 반복적으로 수행함으로써, 연결 패드들(CPD)의 총 층수 보다 적은 횟수의 패터닝 공정들을 수행하여 상기 연결 영역 내 모든 연결 패드들(CPD)을 형성할 수 있다.
상기 연결 영역 내 연결 패드들(CPD)의 총 층수(X)가 2n-1 < X ≤ 2n (n은 자연수) 일때, 상기 패터닝 공정의 횟수는 n이 된다. 예를 들면, 상기 연결 패드들(CPD)의 총 층수(X)가 32인 경우에, n은 5이다. 즉, 상기 연결 패드들(CPD)의 총 층수가 32인 경우에 5회의 패터닝 공정으로 모든 연결 패드들(CPD)을 형성할 수 있다. 또 다른 예로서, 상기 연결 패드들(CPD)의 총 층수(X)가 64인 경우에, 6회의 패터닝 공정들을 수행하여 상기 64층의 연결 패드들(CPD)를 모두 형성할 수 있다.
계속해서, 도 4b를 참조하면, 상기 기판(100) 전면 상에 제1 층간 절연층(135)을 형성한다. 상기 제1 층간 절연층(135)은 상기 제2 선택 게이트 패턴들(130) 및 상기 연결 패드들(도 2b의 CPD)을 덮는다. 상기 제1 층간 절연층(135)은 산화층, 질화층 및/또는 산화질화층등으로 형성될 수 있다.
상기 제1 층간 절연층(135), 제2 선택 게이트 패턴(130), 절연 패턴들(115), 셀 게이트 패턴들(120), 제1 선택 게이트 패턴(110) 및 기저 절연층(106)을 연속적으로 패터닝하여 개구부(140)을 형성한다. 상기 개구부(140)는 홀 형태일 수 있다. 상기 개구부(140)는 상기 공통 소오스 영역(104)을 노출시킬 수 있다. 상기 기억 셀 영역의 기판 상에 복수의 상기 홀들(140)이 서로 옆으로 이격되어 형성될 수 있다. 상기 홀들(140)은 행들 및 열들을 따라 2차원적으로 배열될 수 있다.
도 4c를 참조하면, 상기 개구부(140) 내에 질화 공정을 수행한다. 구체적으로, 상기 개구부(140)에 노출된 상기 셀 게이트 패턴들(120)의 측벽들에 상기 질화 공정을 수행한다. 이에 따라, 상기 개구부(140) 내 상기 셀 게이트 패턴들(120)의 측벽들 상에 도전성 배리어들(150)이 각각 형성된다. 상기 질화 공정시에, 공급된 질소와 상기 노출된 셀 게이트 패턴들(120)의 측벽들이 반응되어 상기 도전성 배리어들(150)이 형성된다. 이때, 상기 개구부(140) 내 상기 절연 패턴들(115)의 측벽들 상에는 도전물질이 형성되지 않는다. 이에 따라, 상기 도전성 배리어들(150)은 서로 전기적으로 분리된다. 상기 셀 게이트 패턴들(120)이 금속을 포함하는 경우에, 상기 도전성 배리어들(150)은 금속 질화물로 형성된다. 예컨대, 상기 셀 게이트 패턴들(120)이 텅스텐, 티타늄 또는 탄탈늄등로 형성되는 경우에, 상기 도전성 배리어들(150)은 텅스텐 질화물, 티타늄 질화물 또는 탄탈늄 질화물등으로 형성될 수 있다. 상기 질화 공정에 의하여 상기 개구부(140)에 노출된 상기 제1 및 제2 선택 게이트 패턴들(110,130)의 측벽들 상에 제1 선택-도전성 배리어(151) 및 제2 선택-도전성 배리어(152)가 각각 형성된다.
상기 질화 공정은 등방성인 것이 바람직하다. 상기 질화 공정은 질소를 포함하는 질소 소스 가스를 사용할 수 있다. 상기 질화 공정은 상기 질소 소스 가스로 부터 획득된 열적으로 여기된 질소, 플라즈마 상태의 질소 및/또는 라디칼(radical) 상태의 질소등을 사용할 수 있다. 상기 열적으로 여기된 질소, 플라즈마 상태의 질소 및/또는 라디칼 상태의 질소는 질화 공정이 수행되는 공정 챔버 내부에서 생성될 수 있다. 상기 플라즈마 상태의 질소가 상기 공정 챔버내에서 생성되는 경우에, 상기 기판(100)이 장착된 정전척에는 백바이어스가 인가되지 않을 수 있다. 이와는 다르게, 본 발명의 일 실시예에 따르면, 상기 플라즈마 상태의 질소 및/또는 라디칼 상태의 질소는 상기 공정 챔버 외부에서 원격으로 생성되어, 상기 공정 챔버 내부로 확산 및/또는 대류등에 의하여 공급될 수 있다. 상기 질소 소스 가스는 질소(N2) 가스, 암모니아(NH3) 가스 및/또는 삼불화질소(NF3) 가스등을 포함할 수 있다. 본 발명은 여기에만 한정되지 않는다. 상기 질소 소스 가스는 질소를 포함하는 다른 가스를 사용할 수 있다.
상기 도전성 배리어들(150,151,152)은 상기 질화 공정에 의하여 형성됨으로써, 상기 노출된 게이트 패턴들(110,120,130) 상에 선택적으로 형성될 수 있다. 그 결과, 상기 개구부(140) 내에 서로 분리된 상기 도전성 배리어들(150), 및 도전성 배리어들(150)과 분리된 제1 및 제2 선택-도전성 배리어들(151,152)을 형성할 수 있다. 또한, 상기 질화 공정에 의하여 상기 도전성 배리어들(150,151,152)은 상기 게이트 패턴들(110,120,130)의 측벽들의 전체 상에 형성될 수 있다.
상기 질화 공정을 수행하기 전에, 상기 개구부(140)에 노출된 상기 게이트 패턴들(110,120,130)의 측벽들을 절연 패턴들(115)의 측벽들 보다 옆으로 리세스시킬 수 있다. 상기 리세스 공정에 의하여 상기 개구부(140)의 내측벽의 상태를 제어할 수 있다. 예컨대, 상기 도전성 배리어들(150,151,152)의 측벽들이 상기 절연 패턴들(115)의 측벽들 보다 상기 개구부(140)내로 돌출될 수 있다. 이 경우에, 상기 질화 공정을 수행하기 전에, 상기 리세스 공정을 수행함으로써 상기 도전성 배리어들(150,151,152)의 측벽들이 절연 패턴들(115)의 측벽들과 함께 실질적으로 공면을 이룰 수 있다.
도 4d를 참조하면, 상기 도전성 배리어들(150,151,152)을 갖는 기판(100) 전 면 상에 블로킹 절연층(155), 전하저장층(157) 및 터널 절연층(160)을 차례로 콘포말하게 형성한다. 이로써, 상기 블로킹 절연층(155), 전하저장층(157) 및 터널 절연층(160)은 상기 개구부(140)의 측벽을 따라 실질적으로 균일한 두께로 형성될 수 있다. 상기 블로킹 절연층(155), 전하저장층(157) 및 터널 절연층(160)은 원자층 적층법으로 형성될 수 있다.
이어서, 상기 개구부(140)의 바닥면 상에 형성된 터널 절연층(160), 전하저장층(157) 및 블로킹 절연층(155)을 제거하여 상기 공통 소오스 영역(104)을 노출시킨다. 상기 개구부(140)의 바닥면 상에 위치한 상기 터널 절연층(160), 전하저장층(157) 및 블로킹 절연층(155)은 전면 이방성 식각에 의하여 제거될 수 있다. 이때, 상기 제1 층간 절연층(135)의 상부면 상에 위치한 터널 절연층(160), 전하저장층(157) 및 블로킹 절연층(155)도 제거될 수 있다.
상기 노출된 공통 소오스 영역(104)을 식각하여 상기 웰 영역(102)을 노출시킬 수도 있다.
도 4e를 참조하면, 이어서, 상기 개구부(140) 내에 활성 패턴(165)을 형성한다. 상기 활성 패턴(165)은 4A족 원소를 포함한다. 예컨대, 상기 활성 패턴(165)은 실리콘, 게르마늄 또는 실리콘-게르마늄등으로 형성될 수 있다. 상기 활성 패턴(165)을 형성하는 일 방법을 설명한다. 상기 개구부(140)를 갖는 기판(100) 상에 비정질 상태의 활성층을 콘포말하게 형성할 수 있다. 상기 비정질 상태의 활성층은 우수한 단차도포성을 갖는다. 상기 비정질 상태의 활성층은 상기 개구부(140) 아래의 웰 영역(102)이 형성된 기판(100)과 접촉된다. 상기 비정질 상태의 활성층에 결 정화 공정을 수행할 수 있다. 상기 결정화 공정에 의하여 상기 비정질 상태의 활성층은 다결정 상태로 변환될 수 있다. 이와는 다르게, 단결정의 기판(100)과 접촉된 비정질 상태의 활성층은 상기 결정화 공정에 의하여 단결정 상태로 변환될 수도 있다. 상기 활성층 상에 상기 개구부(140)를 채우는 충전 절연층을 형성할 수 있다. 충전 절연층 및 상기 활성층을 상기 제1 층간 절연층(135)이 노출될때까지 평탄화시키어 상기 개구부(140) 내에 상기 활성 패턴(165) 및 충전 절연 패턴(170)을 형성할 수 있다. 상기 결정화 공정은 상기 충전 절연층을 형성하기 전 또는 상기 충전 절연층을 형성한 후에 수행할 수 있다.
이와는 다르게, 상기 활성 패턴(165)은 상기 개구부(140)에 노출된 기판(100)을 시드층(seed layer)으로 사용하는 선택적 에피택시얼 공정에 의하여 형성될 수도 있다. 이 경우에, 상기 활성 패턴(165)은 상기 개구부(140)를 채우는 필라 형태로 형성될 수도 있다. 상기 활성 패턴(165)이 상기 선택적 에피택시얼 공정으로 형성되는 경우에, 상기 충전 절연층은 생략될 수도 있다.
이후의 후속 공정은 도 1, 도 2a 및 도 2b를 다시 참조하여 설명한다. 상기 활성 패턴(165)의 상단부에 제2 도전형의 도펀트들을 공급하여 드레인 영역(175)을 형성하고, 상기 기판(100) 전면을 덮는 제2 층간 절연층(180)을 형성한다. 상기 제2 층간 절연층(180)을 관통하는 비트라인 플러그들(185)을 형성한다. 상기 비트라인 플러그(185)는 상기 드레인 영역(175)과 접속된다. 연결 영역의 제2 및 제1 층간 절연층들(180,135)을 연속적으로 관통하는 연결 플러그들(187)을 형성한다. 상기 연결 플러그들(187) 및 비트라인 플러그들(185)은 동시에 형성될 수 있다. 상기 기억 셀 영역의 제2 층간 절연층(180) 상에 상기 비트라인 플러그(185)와 접속되는 비트라인(190)을 형성한다. 상기 연결 영역의 제2 층간 절연층(180) 상에 상기 연결 플러그들(187)과 접속되는 연결 배선들(192)을 형성한다. 상기 비트라인(190) 및 연결 배선들(192)은 동시에 형성될 수 있다. 상기 플러그들(185,187)은 텅스텐, 구리 또는 알루미늄등을 포함할 수 있다. 상기 비트라인(190) 및 연결 배선들(192)은 텅스텐, 구리 또는 알루미늄등을 포함할 수 있다.
다음으로, 도 3a에 도시된 반도체 기억 소자의 형성 방법을 설명한다. 이 방법은 도 4a, 도 5a 내지 도 5c 및 도 4b를 참조하여 설명한 방법을 포함할 수 있다. 다만, 이 방법에서, 상기 게이트 패턴들(110,120,130)은 도펀트들로 도핑된 4A족 원소를 포함할 수 있다.
도 6a 내지 도 6c는 도 3a에 도시된 반도체 기억 소자의 형성 방법을 설명하기 위한 공정 단면도들이다.
도 4b 및 도 6a를 참조하면, 개구부(140)를 형성한 후에, 개구부(140)에 노출된 게이트 패턴들(110,120,130)의 측벽들을 절연 패턴들(115)의 측벽들 보다 옆으로 리세스시키어 언더컷 영역(142)을 형성할 수 있다. 상기 게이트 패턴들(110,120,130)은 도핑된 4A족 원소를 포함할 수 있다. 예컨대, 상기 게이트 패턴들(110,120,130)은 도핑된 실리콘, 도핑된 게르마늄 또는 도핑된 실리콘-게르마늄등을 포함할 수 있다.
도 6b를 참조하면, 이어서, 상기 개구부(140)에 노출된 게이트 패턴들(110,120,130)의 측벽들에 금속화 공정을 수행한다. 상기 금속화 공정은 상기 노 출된 게이트 패턴들(110,120,130) 내에 금속을 공급하여 상기 게이트 패턴들(110,120,130)의 적어도 일부분들을 금속화합물로 형성시키는 공정일 수 있다. 상기 금속화 공정에 의하여 상기 게이트 패턴들(110,120,130)의 적어도 일부분들(146,147)은 4A족 원소-금속 화합물로 형성될 수 있다.
상기 금속화 공정을 구체적으로 설명한다. 상기 개구부(140)에 노출된 게이트 패턴들(110,120,130)의 측벽들과 접촉되는 금속층(144)을 기판(100) 상에 형성한다. 상기 금속층(144)은 코발트, 니켈 또는 티타늄등일 수 있다. 상기 금속층(144) 및 게이트 패턴들(110,120,130)을 반응시켜 상기 게이트 패턴들(110,120,130)의 적어도 일부분들(146,147)을 4A족 원소-금속 화합물로 형성한다. 도시된 바와 같이, 상기 제2 선택 게이트 패턴(130)의 전체가 상기 4A족 원소-금속 화합물로 형성될 수 있다. 상기 금속층(144) 및 게이트 패턴들(110,120,130)은 열 공정에 의하여 서로 반응될 수 있다. 상기 금속층(144)을 형성하는 공정 및 상기 금속층(144) 및 게이트 패턴들(110,120,130)의 반응 공정은 인시츄 방식(in-situ method) 또는 익스츄 방식(ex-situ method)으로 수행될 수 있다. 상기 반응 공정을 완료한 후에, 미반응된 상기 금속층(144)을 제거한다. 이로써, 상기 금속화 공정을 완료될 수 있다.
상기 게이트 패턴들(110,120,130)의 금속화된 부분들(즉, 4A족 원소-금속 화합물로 형성된 부분들)은 부피가 증가될 수 있다. 이로써, 상기 언더컷 영역들(142)의 일부분들이 상기 게이트 패턴들(110,120,130)의 금속화된 부분들에 의해 채워질 수 있다.
상기 금속층(144)을 형성하기 전에, 상기 개구부(140) 아래의 공통 소오스 영역(104) 상에 버퍼층(미도시함)이 배치되는 것이 바람직하다. 상기 버퍼층은 기저 절연층(106)의 일부분일 수 있다. 구체적으로, 상기 금속화 공정을 수행하는 경우에, 상기 개구부(140)의 형성시 상기 기저 절연층(120)의 윗부분을 제거하고 상기 기저 절연층(120)의 아랫부분을 잔존시킬 수 있다. 상기 잔존된 기저 절연층(106)의 일부분이 상기 버퍼층으로 사용될 수 있다. 상기 버퍼층에 의하여 상기 금속층(144) 및 공통 소오스 영역(104)간의 반응이 방지될 수 있다. 상기 금속층(144)을 제거한 후에 상기 버퍼층은 제거될 수 있다.
이와는 다르게, 상기 금속화 공정시, 상기 금속층(144) 및 상기 개구부(140) 아래의 공통 소오스 영역(104)이 반응될 수도 있다. 이 경우에, 상기 공통 소오스 영역(104)의 금속화된 부분은 잔존될 수 있다. 이와는 달리, 상기 공통 소오스 영역(104)의 금속화된 부분은 추가적인 공정에 의하여 제거될 수 있다. 이와는 또 다르게, 상기 공통 소오스 영역(104)의 금속화된 부분은 후속의 웰 영역(102)을 노출시키는 공정에 의하여 제거될 수도 있다.
도 6c를 참조하면, 상기 미반응된 금속층(144)이 제거되어 상기 게이트 패턴들(110,120,130)의 금속화된 부분들(146,147)이 노출된다. 상기 게이트 패턴들(110,120,130)의 금속화된 부분들(146,147)에 질화 공정을 수행하여 도전성 배리어들(150a,151a,152a)을 형성한다. 상기 질화 공정은 도 4c를 참조하여 설명한 질화 공정과 동일할 수 있다. 상기 질화 공정에 의하여 상기 게이트 패턴들(110,120,130)의 금속화된 부분들에 질소가 공급되어, 상기 도전성 배리어 들(150a,151a,152a)은 4A족 원소-금속 질화물로 형성된다. 상기 셀 게이트 패턴들(150a,151a,152a)의 금속화된 부분들(146,147)은 상기 도전성 배리어들(150a,151a,152a) 보다 낮은 비저항을 가질 수 있다.
상기 도전성 배리어들(150a,151a,152a)이 상기 언더컷 영역들(142)을 채울 수 있다. 본 발명의 일 실시예에 따르면, 상기 언더컷 영역(142)의 형성을 생략할 수도 있다.
이 후의 후속 공정은 도 4d, 도 4e, 도 2a 및 도 2b를 참조하여 상술한 방법과 동일하게 수행할 수 있다. 이로써, 도 3a의 반도체 기억 소자를 구현할 수 있다.
다음으로, 도 3b에 도시된 반도체 기억 소자의 형성 방법을 도면들을 참조하여 설명한다. 이 방법은 도 4a, 도 5a 내지 도 5c 및 도 4b를 참조하여 설명한 방법을 포함할 수 있다.
도 7a 내지 도 7c는 도 3b에 도시된 반도체 기억 소자의 형성 방법을 설명하기 위한 공정 단면도들이다.
도 4b 및 도 7a를 참조하면, 개구부(140)를 형성한 후에, 상기 개구부(140)에 노출된 게이트 패턴들(110,120,130)의 측벽들을 절연 패턴들(115)의 측벽들 보다 옆으로 리세스시키어 언더컷 영역들(143)을 형성한다. 상기 언더컷 영역(143)의 깊이는 도 6a의 언더컷 영역(142)의 깊이보다 깊을 수 있다. 상기 언더컷 영역(143)의 깊이는 상기 셀 게이트 패턴(120)의 리세스된 측벽으로부터 상기 절연 패턴(115)의 측벽까지의 수평거리에 해당할 수 있다.
도 7b를 참조하면, 이어서, 상기 기판(100)에 질화 공정을 수행하여 도전성 배리어들(150,151,152)을 형성할 수 있다. 상기 질화 공정은 도 4c를 참조하여 설명한 질화 공정과 동일할 수 있다. 상기 도전성 배리어들(150,151,152)은 상기 언더컷 영역들(143) 내에 형성된다. 이때, 상기 언더컷 영역들(143)의 일부분들은 비어 있는 상태인 것이 바람직하다. 상기 게이트 패턴들(110,120,130)이 금속을 포함하는 경우에, 상기 질화 공정은 상기 게이트 패턴들(110,120,130)의 리세스된 측벽들에 직접 수행될 수 있다. 이로써, 상기 도전성 배리어들(150,151,152)은 금속질화물로 형성될 수 있다.
이와는 다르게, 상기 셀 게이트 패턴들(110,120,130)이 도핑된 4A족 원소를 포함하는 경우에, 상기 질화 공정을 수행하기 전에, 상기 셀 게이트 패턴들(110,120,130)의 리세스된 측벽들에 금속화 공정을 수행할 수 있다. 상기 금속화 공정은 도 6b를 참조하여 설명한 금속화 공정과 동일할 수 있다. 이 경우에, 상기 금속화 공정 및 상기 질화 공정을 수행함으로써, 상기 도전성 배리어들(150,151,152)은 4A족 원소-금속 질화물로 형성될 수 있다. 이 경우도, 상기 도전성 배리어들(150,151,152)은 상기 언더컷 영역들(143) 내에 형성되고, 상기 언더컷 영역들(143)의 일부들은 비어 있는 상태인 것이 바람직하다.
이어서, 상기 기판(100) 상에 블로킹 절연층(155), 전하저장층(157) 및 터널 절연층(160)을 차례로 콘포말하게 형성한다. 이때, 상기 블로킹 절연층(155), 전하저장층(157) 및 블로킹 절연층(160)의 일부분들은 상기 언더컷 영역(143)내에 형성된다. 상기 블로킹 절연층(155), 전하저장층(157) 및 터널 절연층(160)은 상기 개 구부(140)의 내면 및 언더컷 영역(143)의 내면을 따라 실질적으로 균일한 두께로 형성될 수 있다.
상기 개구부(140) 및 언더컷 영역(143)을 채우는 희생층을 기판(100) 상에 형성하고, 상기 희생층(100)을 제1 층간 절연층(135)의 상부면 상의 터널 절연층(160)이 노출될때까지 평탄화시킨다. 상기 평탄화된 희생층을 이방성 식각하여 상기 언더컷 영역들(143)을 각각 채우는 희생 패턴들(162)을 형성할 수 있다.
도 7c를 참조하면, 상기 희생 패턴들(162)을 식각 마스크로 사용하여 상기 언더컷 영역들(143) 외부에 위치한 터널 절연층(160), 전하저장층(157) 및 블로킹 절연층(155)을 등방성 식각으로 제거할 수 있다. 이로써, 상기 언더컷 영역(143) 내에 잔존된 블로킹 절연층(155a), 전하저장층(157a) 및 블로킹 절연층(160a)은 아래 및/또는 위에 이웃한 언더컷 영역(143)내의 블로킹 절연층(155a), 전하저장층(157a) 및 블로킹 절연층(160a)으로부터 분리된다. 이어서, 상기 희생 패턴들(162)을 제거한다.
이와는 다른 방법으로, 상기 언더컷 영역들(143) 외부의 터널 절연층(160), 전하저장층(157) 및 블로킹 절연층(155)을 이방성 식각으로 제거할 수도 있다. 이 경우에, 상기 희생 패턴들(162)은 요구되지 않을 수 있다.
이 후의 후속 공정들은 도 4e를 참조하여 설명한 형성 방법들과 동일한 방법으로 수행될 수 있다. 이때, 활성 패턴(165)은 상기 언더컷 영역(143) 내로 연장된 돌출부(166)를 갖도록 형성될 수 있다. 이로써, 도 3b의 반도체 기억 소자를 구현할 수 있다.
도 8은 도 3c에 도시된 반도체 기억 소자의 형성 방법을 설명하기 위한 공정 단면도이다. 도 3c의 반도체 기억 소자의 형성 방법은 도 7a를 참조하여 설명한 방법을 포함할 수 있다.
도 8를 참조하면, 언더컷 영역들(143)을 갖는 기판(100)에 질화 공정을 수행하여 도전성 배리어들(150,151,152)을 형성할 수 있다. 상기 언더컷 영역들(143) 내의 상기 도전성 배리어들(150,151,152)을 형성하는 방법은 도 7b를 참조하여 설명한 방법들과 동일할 수 있다.
이어서, 블로킹 절연층(155) 및 전하저장층(157)을 기판(100) 상에 콘포말하게 형성한다. 상기 블로킹 절연층(155) 및 전하저장층(157)은 개구부(140)의 내면 및 언더컷 영역(143)의 내면을 따라 실질적으로 균일한 두께로 형성될 수 있다.
상기 언더컷 영역들(143) 외부의 전하저장층(157) 및 블로킹 절연층(155)을 제거한다. 이로써, 상기 언더컷 영역(143) 내에 잔존되는 전하저장층(157a) 및 블로킹 절연층(155a)은 아래 및/또는 위의 이웃한 언더컷 영역(143) 내 전하저장층(157a) 및 블로킹 절연층(155a)으로부터 분리된다. 상기 언더컷 영역들(143) 외부의 전하저장층(157) 및 블로킹 절연층(155)은 이방성 식각 또는 희생 패턴을 이용한 등방성 식각으로 제거될 수 있다.
이어서, 상기 기판(100) 상에 터널 절연층(160)을 콘포말하게 형성한다. 이어서, 상기 개구부(140)의 바닥면 상에 형성된 터널 절연층(160)을 제거할 수 있다. 이때, 상기 개구부(140) 내 전하저장층(157a) 및 절연 패턴들(115)의 측벽들 상에 위치한 터널 절연층(160)은 그대로 잔존된다.
이 후의 후속 공정들은 도 4e를 참조하여 설명한 형성 방법들과 동일할 수 있다. 이로써, 도 3c의 반도체 기억 소자를 구현할 수 있다.
(제2 실시예)
본 실시예는 다른 형태의 셀 게이트 패턴들을 보여준다.
도 9는 본 발명의 다른 실시예에 따른 반도체 기억 소자를 나타내는 평면도이고, 도 10은 도 9의 Ⅲ-Ⅲ'을 따라 취해진 단면도이다.
도 9 및 도 10을 참조하면, 기판(200) 내에 제1 도전형의 도펀트들로 도핑된 웰 영역(202)이 배치되고, 상기 웰 영역(202) 내에 제2 도전형의 도펀트들로 도핑된 공통 소오스 영역(204)이 배치된다. 기판(200) 상에 복수의 소자분리 패턴들(234)이 제1 방향(x축 방향)을 따라 나란히 연장된다. 상기 소자분리 패턴들(234)은 상기 제1 방향(x축 방향)에 수직한 제2 방향(y축 방향)으로 서로 이격된다. 인접한 한쌍의 소자분리 패턴들(234) 사이의 기판(200) 상에 한쌍의 게이트 스택들이 배치된다. 상기 한쌍의 게이트 스택들은 상기 제1 방향(x축 방향)을 따라 나란히 연장된다. 상기 한쌍의 게이트 패턴들은 상기 제2 방향(y축 방향)으로 서로 이격되어 개구부(240)를 정의한다. 상기 개구부(240)는 상기 제1 방향(x축 방향)으로 연장된 그루브(groove) 형태일 수 있다. 상기 한쌍의 게이트 패턴들은 상기 개구부(240)를 기준으로 서로 대칭적인 구조이다.
상기 게이트 스택은 기저 절연 패턴(206a), 제1 선택 게이트 패턴(210a), 절연 패턴들(215a), 셀 게이트 패턴들(220a), 제2 선택 게이트 패턴(230a) 및 캐핑 절연 패턴(232a)을 포함한다. 상기 제1 선택 게이트 패턴(210a)은 상기 기저 절연 패턴(206a) 상에 배치되고, 상기 절연 패턴들(215a) 및 셀 게이트 패턴들(220a)은 상기 제1 선택 게이트 패턴(210a) 상에 교대로 적층된다. 상기 제2 선택 게이트 패턴(230a)은 상기 절연 패턴들(215a) 중에서 최상부의 절연 패턴(215a) 상에 배치되고, 상기 캐핑 절연 패턴(232a)은 상기 제2 선택 게이트 패턴(230a) 상에 배치된다. 상기 셀 게이트 패턴(220a)은 상기 제1 방향(x축 방향)으로 연장된 라인 형태이다. 상기 제1 및 제2 선택 게이트 패턴들(210a,230a)도 상기 제1 방향(x축 방향)으로 연장된 라인 형태이다. 기판(200) 상에 제1 층간 절연층(235)이 배치될 수 있다. 상기 제1 층간 절연층(235)은 상기 게이트 스택 및 소자분리 패턴(216)을 덮는다. 상기 개구부(240)는 위로 연장되어 상기 제1 층간 절연층(235)을 관통한다.
상기 개구부(240) 내에 활성 패턴(265a)이 배치된다. 상기 활성 패턴(265a)은 상기 게이트 스택의 측벽(즉, 상기 게이트 패턴들(210a,220a,230a)의 측벽들 및 절연 패턴들(206a,215a,232a)의 측벽들)을 따라 위로 연장된다. 한쌍의 상기 활성 패턴들(265a)이 상기 제2 방향(y축 방향)으로 서로 이격되고, 서로 대향될 수 있다. 상기 한쌍의 활성 패턴들(265a)은 상기 한쌍의 게이트 스택들의 측벽들을 따라 위로 연장될 수 있다. 상기 한쌍의 활성 패턴들(265a)은 상기 개구부(240)의 바닥면 상에 배치된 활성 평판부(264)의 양 가장자리 상에 각각 배치될 수 있다. 상기 한쌍의 활성 패턴들(265a)은 상기 활성 평판부(264)의 양 가장자리와 경계면 없이 연결될 수 있다. 상기 활성 평판부(264)는 상기 공통 소오스 영역(204)과 접촉될 수 있다. 이에 더하여, 상기 개구부(240)가 아래로 연장되어 상기 공통 소오스 영 역(204)을 관통하고, 상기 활성 평판부(264)는 상기 웰 영역(202)과 접촉될 수도 있다. 이로써, 상기 활성 패턴(265a)은 상기 웰 영역(202)과 양방향으로 전기적으로 접속될 수 있다. 상기 활성 패턴(265a)의 상단부에 제2 도전형의 도펀트들로 도핑된 드레인 영역(275)이 배치될 수 있다. 상기 한쌍의 활성 패턴들(265a)을 한쌍의 수직형 셀 스트링들에 각각 포함된다. 상기 한쌍의 활성 패턴들(265a) 및 활성 평판부(264)를 하나의 활성 패턴 그룹으로 정의할 수 있다. 상기 개구부(240) 내에 복수의 상기 활성 패턴 그룹들이 상기 제1 방향(x축 방향)으로 서로 이격되어 배치된다. 상기 한쌍의 활성 패턴들(265a) 사이에 충전 절연 패턴(270a)이 배치될 수 있다.
한편, 상기 한쌍의 활성 패턴들(265a)은 하나의 필라형 활성 패턴으로 대체될 수도 있다. 상기 필라형 활성 패턴은 서로 대향된 한쌍의 측면들을 갖는다. 상기 필라형 활성 패턴의 한쌍의 측면들은 상기 한쌍의 게이트 스택들의 측벽들을 따라 각각 위로 연장된다. 이 경우에, 상기 충전 절연 패턴(270a)은 생략될 수 있다. 복수의 필라형 활성 패턴들이 상기 개구부(240) 내에 상기 제1 방향(x축 방향)으로 서로 이격되어 배치될 수 있다.
계속해서, 도 9 및 도 10을 참조하면, 전하저장층(257)이 셀 게이트 패턴(220a) 및 활성 패턴(265a) 사이에 개재되고, 블로킹 절연층(255)이 상기 전하저장층(257) 및 셀 게이트 패턴(220a) 사이에 개재된다. 터널 절연층(260)이 상기 전하저장층(257) 및 활성 패턴(265a) 사이에 개재된다. 상기 블로킹 절연층(255), 전하저장층(257) 및 터널 절연층(260)은 각각 도 1, 도 2a 및 도 2b의 블로킹 절연 층(155), 전하저장층(157) 및 터널 절연층(260)과 동일한 물질들로 형성될 수 있다.
블로킹 절연층(255) 및 셀 게이트 패턴(220a) 사이에 도전성 배리어(250)가 개재된다. 상기 도전성 배리어(250)는 질소를 포함한다. 상기 셀 게이트 패턴(220a)이 금속을 포함하는 경우에, 상기 도전성 배리어(250)는 금속 질화물을 포함할 수 있다. 이때, 상기 셀 게이트 패턴(220a) 및 도전성 배리어(250)는 동일한 금속을 포함한다. 상기 도전성 배리어(250)는 상기 제1 방향(x축 방향)으로 연장된 라인 형태일 수 있다.
제1 선택 게이트 패턴(210a) 및 활성 패턴(265a) 사이의 층들(255,257,260)은 제1 선택 트랜지스터의 제1 게이트 절연층으로 활용될 수 있으며, 제2 선택 게이트 패턴(220a) 및 활성 패턴(265a) 사이의 층들(255,257,260)은 제2 선택 트랜지스터의 제2 게이트 절연층으로 활용될 수 있다. 제1 선택-도전성 배리어(251)가 제1 선택 게이트 패턴(210a) 및 제1 게이트 절연층 사이에 개재되고, 제2 선택-도전성 배리어(252)가 제2 선택 게이트 패턴(230a) 및 제2 게이트 절연층 사이에 개재된다. 상기 제1 및 제2 선택 게이트 패턴들(210a,230a)이 금속을 포함하는 경우에, 상기 제1 및 제2 선택-도전성 배리어들(251,252)은 금속질화물을 포함할 수 있다. 상기 도전성 배리어들(250,251,252)은 도 1 및 도 2a를 참조하여 설명한 도전성 배리어들(150,151,152)과 각각 동일한 물질로 형성될 수 있다.
제2 층간 절연층(280)이 기판(200) 전면 상에 배치되고, 비트라인 플러그(285)가 상기 제2 층간 절연층(280)을 관통하여 상기 드레인 영역(275)과 접속될 수 있다. 비트라인(290)이 상기 제2 층간 절연층(280) 상에 배치되어 상기 비트라인 플러그(285)와 접속된다. 상기 비트라인(290)은 상기 게이트 패턴들(210a,220a,230a)을 가로지른다. 복수의 비트라인들(290)이 상기 제2 방향(y축 방향)으로 나란히 연장될 수 있다.
상기 블로킹 절연층(255), 전하저장층(257) 및 터널 절연층(260)은 연속적으로 연장되어 복수의 셀 게이트 패턴들(220a) 및 활성 패턴(265a) 사이에 개재될 수 있다.
도 11a는 본 발명의 다른 실시예에 따른 반도체 기억 소자의 일 변형예를 설명하기 위하여 도 9의 Ⅲ-Ⅲ'을 따라 취해진 단면도이다.
도 11a를 참조하면, 상술한 제1 실시예와 같이, 게이트 패턴들(210a,220a,230a)은 4A족 원소를 포함할 수 있다. 이 경우에, 적어도 도전성 배리어들(250a,251a,252a)에 인접한 상기 게이트 패턴들(210a,220a,230a)의 일부분들(246,247,248)은 4A족 원소-금속 화합물을 포함할 수 있다. 이 경우에, 상기 도전성 배리어들(250a,251a,252a)은 4A 원소-금속 질화물을 포함할 수 있다. 상기 게이트 패턴들(210a,220a,230a)의 전체가 4A 원소-금속 화합물로 형성될 수 있다. 상기 게이트 패턴들(210a,220a,230a)에 포함된 4A족 원소-금속 화합물은 도 3a의 게이트 패턴들(110,120,130)에 포함된 4A족 원소-금속 화합물과 동일한 물질로 형성될 수 있다. 상기 도전성 배리어들(250a,251a,252a)은 각각 도 3a의 도전성 배리어들(150a,151a,152a)와 동일한 물질로 형성될 수 있다.
도 11b는 본 발명의 다른 실시예에 따른 반도체 기억 소자의 다른 변형예를 설명하기 위하여 도 9의 Ⅲ-Ⅲ'을 따라 취해진 단면도이다.
도 11b를 참조하면, 상기 개구부(240) 내 게이트 패턴들(210a,220a,230a)의 측벽들이 절연 패턴들(206a,215a,232a)의 측벽들 보다 옆으로 리세스되어 언더컷 영역들(242)이 정의될 수 있다. 도전성 배리어들(250,251,252)이 상기 언더컷 영역들(242) 내에 각각 배치된다. 블로킹 절연층(255a) 및 전하저장층(257a)이 상기 언더컷 영역(242) 내에 배치될 수 있다. 블로킹 절연층(255a) 및 전하저장층(257a)은 상기 언더컷 영역(242) 내에 한정적으로 배치될 수 있다. 즉, 상기 언더컷 영역(242) 내 블로킹 절연층(255a) 및 전하저장층(257a)은 아래 및/또는 위에 이웃한 언더컷 영역(242)내 블로킹 절연층(255a) 및 전하저장층(257a)으로부터 분리된다. 터널 절연층(260)은 연속적으로 연장되어 상기 개구부내(240) 내 서로 분리된 전하저장층들(257a) 및 활성 패턴(265a) 사이에 개재될 수 있다. 이와는 다르게, 상술한 제1 실시예의 도 3와 같이, 상기 언더컷 영역들(242) 내에 각각 배치된 터널 절연층들이 서로 분리될 수도 있다. 활성 패턴(265a)은 상기 언더컷 영역(242) 내로 연장된 돌출부(266)를 포함할 수 있다. 상술한 제1 실시예의 도 3a의 변형예와 도 3b의 변형예가 서로 조합되는 것과 같이, 도 11a의 변형예와 도 11b의 변형예가 서로 조합될 수 있다.
다음으로, 본 실시예에 따른 반도체 기억 소자의 형성 방법을 도면들을 참조하여 설명한다.
도 12a 내지 도 12c는 본 발명의 다른 실시예에 따른 반도체 기억 소자의 형성 방법을 설명하기 위하여 도 9의 Ⅲ-Ⅲ'을 따라 취해진 공정 단면도들이다.
도 12a를 참조하면, 기판(200) 내에 제1 도전형의 도펀트들을 공급하여 웰 영역(202)을 형성하고, 제2 도전형의 도펀트들을 공급하여 상기 웰 영역(202) 내에 공통 소오스 영역(204)을 형성한다. 상기 기판(200) 상에 기저 절연층(206), 제1 선택 게이트층(210), 교대로 적층된 절연층들(215) 및 셀 게이트층들(220), 제2 선택 게이트층(230) 및 캐핑 절연층(232)을 차례로 형성한다. 상기 층들(232, 230, 220, 215, 210, 206)을 연속적으로 패터닝하여 트렌치(233)를 형성하고, 상기 트렌치(233)를 채우는 소자분리 패턴(234)을 형성한다. 도 9에 도시된 바와 같이, 소자분리 패턴들(234)이 일방향으로 나란히 연장된다. 이에 따라, 인접한 소자분리 패턴들(234) 사이에 위치한 상기 패터닝된 캐핑 절연층(232), 제2 선택 게이트층(230), 절연층들(215), 셀 게이트층들(220), 제2 선택 게이트층(210) 및 기저 절연층(206)도 상기 일방향으로 연장된 라인 형태일 수 있다.
도 12b를 참조하면, 상기 기판(200) 전면 상에 제1 층간 절연층(235)을 형성한다. 상기 제1 층간 절연층(235) 및 상기 패터닝된 층들(232, 230, 215, 220, 210, 206)을 연속적으로 패터닝하여 개구부(240)를 형성한다. 상기 개구부(240)는 상기 일방향으로 연장된 그루브 형태일 수 있다. 이에 따라, 상기 개구부(240) 양측에 한쌍의 게이트 스택들이 형성된다. 상기 게이트 스택들은 상기 일방향으로 연장된 라인 형태들로 형성된다. 상기 게이트 스택은 기저 절연 패턴(206a), 제1 선택 게이트 패턴(220a), 교대로 적층된 절연 패턴들(215a) 및 셀 게이트 패턴들(220a), 제2 선택 게이트 패턴(230a) 및 캐핑 절연 패턴(232a)을 포함한다. 상기 개구부(240) 아래에 상기 기저 절연층(206)의 일부분이 잔존될 수 있다. 상기 기저 절연층(206)의 잔존하는 부분은 버퍼층에 해당할 수 있다.
도 12c를 참조하면, 상기 개구부(240)의 양측벽에 노출된 상기 게이트 패턴들(210a,220a,230a)의 측벽들에 질화 공정을 수행하여 도전성 배리어들(250,251,252)을 형성할 수 있다. 상기 질화 공정은 상술한 제1 실시예의 질화 공정과 동일할 수 있다. 상기 질화 공정을 수행하기 전에, 상기 게이트 패턴들(210a,220a,230a)의 측벽들을 옆으로 리세스할 수도 있다.
상기 도전성 배리어들(250,251,252)을 갖는 기판(200) 상에 블로킹 절연층(255), 전하저장층(257) 및 터널 절연층(260)을 차례로 콘포말하게 형성할 수 있다. 상기 개구부(240)의 바닥면 상의 터널 절연층(260), 전하저장층(257) 및 블로킹 절연층(255)을 제거한다. 이때, 상기 개구부(240) 측벽 상의 상기 층들(255,257,260)은 그대로 잔존된다. 상기 제1 층간 절연층(235)의 상부면 상에 위치한 상기 층들(255,257,260)은 상기 개구부(240)의 바닥면 상의 상기 층들(255,257,260)과 함께 제거될 수 있다. 상기 개구부(240) 아래에 상기 버퍼층이 존재하는 경우에, 상기 버퍼층을 제거하여 상기 공통 소오스 영역(204)을 노출시킬 수 있다. 상기 노출된 공통 소오스 영역(204)을 식각하여 상기 웰 영역(202)을 노출시킬 수 있다.
상기 개구부(240) 내에 상기 공통 소오스 영역(204) 및 웰 영역(202)과 접촉되는 활성 평판부(264) 및 상기 활성 평판부의 양가장자리로부터 상기 한쌍의 게이트 스택들의 측벽들을 따라 위로 연장된 한쌍의 활성 패턴들(265a)을 형성할 수 있다. 상기 한쌍의 활성 패턴들(265a) 및 활성 평판부(264)는 도핑된 4A족 원소(ex, 도핑된 실리콘, 도핑된 게르마늄 또는 도핑된 실리콘-게르마늄등)로 형성될 수 있다. 상기 한쌍의 활성 패턴들(265a) 및 활성 평판부(264)을 형성하는 일 방법을 도 13a 내지 도 13b의 평면도들을 참조하여 좀더 구체적으로 설명한다.
도 13a 내지 도 13c는 도 12c의 활성 패턴들을 형성하는 방법을 설명하기 위한 평면도들이다.
도 12c 및 도 13a을 참조하면, 상기 노출된 공통 소오스 영역(204) 및 웰 영역(202)을 갖는 기판(200) 상에 비정질 상태의 활성층을 콘포말하게 형성할 수 있다. 상기 비정질 상태의 활성층은 우수한 단차도포성을 갖는다. 상기 비정질 상태의 활성층에 결정화 공정을 수행하여 다결정 상태 또는 단결정 상태로 변환시킬 수 있다. 상기 활성층 상에 상기 개구부(240)를 채우는 충전 절연층을 형성한다. 상기 결정화 공정은 상기 충전 절연층의 형성 전 또는 후에 수행될 수 있다.
상기 충전 절연층 및 활성층을 상기 제1 층간 절연층(235)이 노출될때까지 평탄화시키어 상기 개구부(240) 내에 도 13a의 예비 활성 패턴(265) 및 예비 충전 절 패턴(270)을 형성한다.
도 13b를 참조하면, 예비 충전 절연 패턴(270)을 패터닝하여 상기 개구부(240) 내에 복수의 충전 절연 패턴들(270a)을 형성한다. 상기 충전 절연 패턴들(270a) 상기 일방향으로 서로 이격되어 배열된다.
도 13c를 참조하면, 상기 충전 절연 패턴들(270a)을 식각 마스크로 사용하여 상기 예비 활성 패턴(265)을 등방성 식각한다. 이에 따라, 상기 충전 절연 패턴들(270a) 사이의 상기 예비 활성 패턴(265)이 제거되어 상기 한쌍의 활성 패턴 들(265a) 및 활성 평판부(264)가 형성된다. 상기 한쌍의 활성 패턴들(265a)은 상기 충전 절연 패턴(270a)과 상기 한쌍의 게이트 스택들 사이에 잔존하는 예비 활성 패턴(265)에 해당하고, 상기 활성 평판부(264)는 상기 충전 절연 패턴(270a) 및 상기 기판(200) 사이에 잔존하는 상기 예비 활성 패턴(265)에 해당할 수 있다. 상기 한쌍의 활성 패턴들(265a)의 상부면들은 상기 충전 절연 패턴(270a)의 상부면 보다 낮을 수 있다.
계속해서, 도 12c를 참조하면, 상기 활성 패턴들(265a)의 상단부들내에 제2 도전형의 도펀트들을 주입하여 도 10의 드레인 영역(285)을 형성하고, 기판(200) 전면을 덮는 도 10의 제2 층간 절연층(280)을 형성한다. 상기 제2 층간 절연층(280)을 관통하는 도 10의 비트라인 플러그(285)를 형성하고, 상기 제2 층간 절연층(280) 상에 상기 비트라인 플러그(285)와 접속되는 도 10의 비트라인(290)을 형성한다. 이로써, 도 8 및 도 10의 반도체 기억 소자를 구현할 수 있다.
도 14a 및 도 14b는 도 11a에 도시된 반도체 기억 소자의 형성 방법을 설명하기 위한 공정 단면도들이다. 도 11a의 반도체 기억 소자의 형성 방법은 도 12a 및 도 12b를 참조하여 설명한 형성 방법들을 포함할 수 있다.
도 12b 및 도 14a를 참조하면, 개구부(240)를 형성한 후에, 상기 개구부(240) 내에 게이트 패턴들(210a,220a,230a)의 측벽들이 노출된다. 상기 게이트 패턴들(210a,220a,230a)은 도핑된 4A족 원소, 예컨대, 도핑된 실리콘, 도핑된 게르마늄 또는 도핑된 실리콘-게르마늄등으로 형성될 수 있다.
상기 게이트 패턴들(210a,220a,230a)의 노출된 측벽들에 금속화 공정을 수행 할 수 있다. 상기 금속화 공정은 도 6b를 참조하여 설명한 금속화 공정과 동일할 수 있다. 즉, 상기 게이트 패턴들(210a,220a,230a)의 노출된 측벽들과 접촉하는 금속층을 기판(200) 상에 형성하고, 상기 금속층 및 상기 게이트 패턴들(210a,220a,230a)을 반응시킨다. 이로서, 상기 게이트 패턴들(210a,220a,230a)의 적어도 일부분들(246,247,248)은 4A족 원소-금속 화합물로 형성된다. 상기 금속층의 형성 공정, 및 반응 공정은 인시츄 방식 또는 익시츄 방식으로 수행될 수 있다. 미반응된 금속층을 제거한다. 상기 금속층은 도 12b를 참조하여 설명한 개구부(240) 아래의 버퍼층 상에 형성될 수 있다. 상기 버퍼층에 의하여, 상기 금속층 및 상기 공통 소오스 영역(204)간의 반응이 방지될 수 있다.
상기 금속화 공정을 수행하기 전에, 상기 게이트 패턴들(210a,220a,230a)의 노출된 측벽들을 옆으로 리세스할 수도 있다.
도 14b를 참조하면, 상기 미반응된 금속층을 제거하여 상기 게이트 패턴들(210a,220a,230a)의 금속화된 부분들(246,247,248, 즉, 4A족 원소-금속 화합물로 형성된 부분들)이 노출된다. 이어서, 상기 노출된 금속화된 부분들(246,247,248)에 질화 공정을 수행하여 도전성 배리어들(250a,251a,252a)을 형성한다. 상기 도전성 배리어들(250a,251a,252a)은 4A족 원소-금속 질화물로 형성된다.
블로킹 절연층(255)을 형성하는 공정 및 후속 공정은 도 12c 및 도 13a 내지 도 13c를 참조하여 설명한 방법들과 동일하게 수행할 수 있다. 이로써, 도 11a에 도시된 반도체 기억 소자를 구현할 수 있다.
도 15a 및 도 15b는 도 11b에 도시된 반도체 기억 소자의 형성 방법을 설명 하기 위한 공정 단면도들이다. 이 방법도 도 12a 및 도 12b를 참조하여 설명한 방법들을 포함할 수 있다.
도 12b 및 도 15a를 참조하면, 개구부(240)에 노출된 게이트 패턴들(210a,220a,230a)을 옆으로 리세스하여 언더컷 영역들(242)을 정의한다. 상기 게이트 패턴들(210a,220a,230a)이 금속을 포함하는 경우에, 상기 게이트 패턴들(210a,220a,230a)의 리세스된 측벽들에 질화 공정을 수행하여 도전성 배리어들(250,251,252)을 형성할 수 있다. 이 경우에, 상기 도전성 배리어들(250,251,252)은 금속 질화물로 형성될 수 있다. 상기 질화 공정은 상술한 제1 실시예의 질화 공정과 동일할 수 있다. 상기 도전성 배리어들(250,251,252)은 상기 언더컷 영역들(242) 내에 각각 형성된다.
상기 게이트 패턴들(210a,220a,230a)이 도핑된 4A족 원소를 포함하는 경우에, 도 14a를 참조하여 설명한 금속화 공정을 먼저 수행한 후에 상기 질화 공정을 수행할 수 있다. 이 경우에, 상기 도전성 배리어들(250,251,252)은 4A족 원소-금속 질화물로 형성될 수 있다.
상기 도전성 배리어들(250,251,252)은 상기 언더컷 영역들(242)의 일부를 채울 수 있다. 즉, 상기 언더컷 영역들(252)의 다른 일부는 비어있는 상태일 수 있다.
도 15b를 참조하면, 이어서, 블로킹 절연층 및 전하저장층을 기판(200) 상에 차례로 콘포말하게 형성할 수 있다. 상기 블로킹 절연층 및 전하저장층은 상기 개구부(240)의 내면 및 언더컷 영역(242)의 내면을 따라 실질적으로 균일한 두께로 형성될 수 있다. 상기 언더컷 영역(242) 외부의 상기 블로킹 절연층 및 전하저장층을 제거한다. 이로써, 상기 언더컷 영역(242) 내의 블로킹 절연층(255a) 및 전하저장층(257a)은 아래 및/또는 위에 이웃한 언더컷 영역(242)내의 블로킹 절연층(255a) 및 전하저장층(257a)으로부터 분리된다. 상기 언더컷 영역(242) 외부의 블로킹 절연층 및 전하저장층은 이방성 식각에 의하여 제거될 수 있다. 이와는 달리, 상기 언더컷 영역 외부의 블로킹 절연층 및 전하저장층은 도 7b의 희생 패턴(162)을 이용한 등방성 식각에 의하여 제거될 수도 있다. 상기 언더컷 영역(240)내에 한정적으로 형성된 블로킹 절연층(255a) 및 전하저장층(257a)은 각각 도 3b을 참조하여 설명한 블로킹 절연층(155a) 및 전하저장층(157a)과 동일한 물질로 형성될 수 있다.
이어서, 상기 기판(200) 상에 터널 절연층(260)을 콘포말하게 형성하고, 상기 개구부(240)의 바닥면 상의 터널 절연층(260)을 제거한다. 이때, 상기 개구부(240) 내 절연 패턴들(215)의 측벽들 상의 터널 절연층(260)은 잔존된다. 따라서, 상기 개구부(240)의 내측벽 상에 연속적으로 연장된 터널 절연층(260)이 배치될 수 있다.
이와는 달리, 상기 터널 절연층(260)을 상기 언더컷 영역(242) 외부의 블로킹 절연층 및 전하저장층을 제거하기 전에 형성하고, 상기 언더컷 영역(242) 외부의 블로킹 절연층, 전하저장층 및 터널 절연층을 모두 제거할 수도 있다.
활성 패턴들(265a)의 형성 공정 및 이후의 후속 공정들은 도 13a 내지 도 13b 및 도 12c를 참조하여 설명한 방법들과 동일하게 수행될 수 있다. 이로써, 도 11b에 도시된 반도체 기억 소자를 구현할 수 있다.
상술한 제1 및 제2 실시예들에서 서로 대응되는 구성요소들은 서로 동일한 물질로 형성될 수 있다.
상술된 제1 및 제2 실시예들에 따른 반도체 기억 소자들은 다양한 형태들의 반도체 패키지(semiconductor package)에 구현될 수 있다. 예를 들면, 본 발명의 실시예에 따른 반도체 기억 소자들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다. 본 발명의 실시예들에 따른 반도체 기억 소자가 실장된 패키지는 상기 반도체 기억 소자를 제어하는 컨트롤러 및/또는 논리 소자등을 더 포함할 수도 있다.
도 16은 본 발명의 실시예들에 따른 반도체 기억 소자를 포함하는 전자 시스템의 블록도이다.
도 16을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장 치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 상기 기억 장치(1130)는 상술된 제1 및 제2 실시예들에 개시된 반도체 기억 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1130)는 다른 형태의 반도체 기억 소자(ex, 상변화 기억 소자, 자기 기억 소자, 디램 소자 및/또는 에스램 소자등)를 더 포함할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램등을 더 포함할 수도 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 17은 본 발명의 일 실시예에 따른 반도체 기억 소자를 포함하는 메모리 카드를 나타내는 블록도이다.
도 17을 참조하면, 본 발명의 일 실시예에 따른 메모리 카드(1200)는 기억 장치(1210)를 장착한다. 상기 메모리 카드(1200)는 호스트(Host)와 상기 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.
상기 메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 플로세싱 유닛(1222)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(1220)는 상기 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 상기 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(1225)는 상기 메모리 컨트롤러(1220)와 상기 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 상기 에러 정정 블록(1224)은 상기 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 상기 메모리 카드(1200) 는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스트(SSD, Solid State Disk)로도 구현될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 기억 소자를 나타내는 평면도.
도 2a는 도 1의 Ⅰ-Ⅰ'을 따라 취해진 단면도.
도 2b는 도 1의 Ⅱ-Ⅱ'을 따라 취해진 단면도.
도 3a은 본 발명의 일 실시예에 다른 반도체 기억 소자의 일 변형예를 설명하기 위하여 도 1의 Ⅰ-Ⅰ'을 따라 취해진 단면도.
도 3b는 본 발명의 일 실시예에 다른 반도체 기억 소자의 다른 변형예를 설명하기 위하여 도 1의 Ⅰ-Ⅰ'을 따라 취해진 단면도.
도 3c는 본 발명의 일 실시예에 다른 반도체 기억 소자의 또 다른 변형예를 설명하기 위하여 도 1의 Ⅰ-Ⅰ'을 따라 취해진 단면도.
도 4a 내지 도 4e는 본 발명의 일 실시예에 따른 반도체 기억 소자의 형성 방법을 설명하기 위하여 도 1의 Ⅰ-Ⅰ'을 따라 취해진 공정 단면도들.
도 5a 내지 도 5c는 본 발명의 일 실시예에 따른 반도체 기억 소자의 연결 영역내 패드들을 형성하는 방법을 설명하기 위하여 도 1의 Ⅱ-Ⅱ'을 따라 취해진 공정 단면도들.
도 6a 내지 도 6c는 도 3a에 도시된 반도체 기억 소자의 형성 방법을 설명하기 위한 공정 단면도들.
도 7a 내지 도 7c는 도 3b에 도시된 반도체 기억 소자의 형성 방법을 설명하기 위한 공정 단면도들.
도 8은 도 3c에 도시된 반도체 기억 소자의 형성 방법을 설명하기 위한 공정 단면도.
도 9는 본 발명의 다른 실시예에 따른 반도체 기억 소자를 나타내는 평면도.
도 10은 도 9의 Ⅲ-Ⅲ'을 따라 취해진 단면도.
도 11a는 본 발명의 다른 실시예에 따른 반도체 기억 소자의 일 변형예를 설명하기 위하여 도 9의 Ⅲ-Ⅲ'을 따라 취해진 단면도.
도 11b는 본 발명의 다른 실시예에 따른 반도체 기억 소자의 다른 변형예를 설명하기 위하여 도 9의 Ⅲ-Ⅲ'을 따라 취해진 단면도.
도 12a 내지 도 12c는 본 발명의 다른 실시예에 따른 반도체 기억 소자의 형성 방법을 설명하기 위하여 도 9의 Ⅲ-Ⅲ'을 따라 취해진 공정 단면도들.
도 13a 내지 도 13c는 도 12c의 활성 패턴들을 형성하는 방법을 설명하기 위한 평면도들.
도 14a 및 도 14b는 도 11a에 도시된 반도체 기억 소자의 형성 방법을 설명하기 위한 공정 단면도들.
도 15a 및 도 15b는 도 11b에 도시된 반도체 기억 소자의 형성 방법을 설명하기 위한 공정 단면도들.
도 16은 본 발명의 실시예들에 따른 반도체 기억 소자를 포함하는 전자 시스템의 블록도.
도 17은 본 발명의 일 실시예에 따른 반도체 기억 소자를 포함하는 메모리 카드를 나타내는 블록도.

Claims (18)

  1. 기판 상에 교대로 적층된 절연층들 및 셀 게이트층들을 형성하는 것;
    상기 셀 게이트층들 및 절연층들을 연속적으로 패터닝하여 개구부를 형성하는 것;
    질화 공정을 수행하여 상기 개구부 내 상기 셀 게이트층들의 측벽들 상에 도전성 배리어들을 각각 형성하는 것;
    상기 개구부 내에 상기 절연층들의 측벽들 및 상기 도전성 배리어들의 측벽들 상에 블로킹 절연층, 전하저장층 및 터널 절연층을 차례로 형성하는 것; 및
    상기 개구부 내에 상기 기판으로부터 위로 연장된 활성 패턴을 형성하는 것을 포함하는 반도체 기억 소자의 형성 방법.
  2. 청구항 1항에 있어서,
    상기 셀 게이트층은 금속을 포함하고, 상기 도전성 배리어는 금속질화물을 포함하는 반도체 기억 소자의 형성 방법.
  3. 청구항 1항에 있어서,
    상기 질화 공정을 수행하기 전에, 상기 개구부에 노출된 상기 셀 게이트층들에 금속화 공정을 수행하는 것을 더 포함하되,
    상기 셀 게이트층은 도핑된 4A족 원소를 포함하고, 상기 셀 게이트층의 금속 화된 부분은 4A족 원소-금속 화합물로 형성되는 반도체 기억 소자의 형성 방법.
  4. 청구항 3항에 있어서,
    상기 금속화 공정을 수행하는 것은,
    상기 개구부에 노출된 상기 셀 게이트층들의 측벽들과 접촉되는 금속층을 형성하는 것;
    상기 금속층 및 셀 게이트층들을 반응시키는 것; 및
    미반응된 금속층을 제거하는 것을 포함하는 반도체 기억 소자의 형성 방법.
  5. 청구항 3항에 있어서,
    상기 질화 공정은 상기 셀 게이트층의 상기 금속화된 부분에 수행되어 상기 도전성 배리어는 4A족 원소-금속 질화물로 형성되는 반도체 기억 소자의 형성 방법.
  6. 청구항 1항에 있어서,
    상기 질화 공정을 수행하기 전에, 상기 개구부 내 상기 셀 게이트층들의 측벽들을 상기 절연층들의 측벽들 보다 옆으로 리세스시키어 언더컷 영역들을 형성하는 것을 더 포함하는 반도체 기억 소자의 형성 방법.
  7. 청구항 6항에 있어서,
    적어도 상기 도전성 배리어, 블로킹 절연층의 일부분 및 상기 전하저장층의 일부분은 상기 언더컷 영역내에 형성되는 반도체 기억 소자의 형성 방법.
  8. 청구항 7항에 있어서,
    상기 활성 패턴을 형성하기 전에, 적어도 상기 언더컷 영역 외부의 상기 전하저장층을 제거하는 것을 더 포함하는 반도체 기억 소자의 형성 방법.
  9. 청구항 8항에 있어서,
    상기 터널 절연층은 상기 언더컷 영역 외부의 상기 전하저장층이 제거된 후에 형성되는 반도체 기억 소자의 형성 방법.
  10. 청구항 1항에 있어서,
    상기 개구부는 홀 형태이고, 상기 셀 게이트층들은 평판 형태들로 형성되는 반도체 기억 소자의 형성 방법.
  11. 청구항 1항에 있어서,
    상기 개구부는 그루브 형태이고, 상기 셀 게이트층들은 기판의 상부면과 평행한 일방향으로 연장된 라인 형태들로 형성되는 반도체 기억 소자의 형성 방법.
  12. 기판 상에 교대로 적층된 절연 패턴들 및 셀 게이트 패턴들;
    상기 기판 상에 배치되고, 상기 절연 패턴들의 측벽들 및 셀 게이트 패턴들의 측벽들을 따라 위로 연장된 활성 패턴;
    상기 셀 게이트 패턴의 측벽 및 상기 활성 패턴 사이에 개재된 전하저장층;
    상기 셀 게이트 패턴의 측벽 및 전하저장층 사이에 개재된 블로킹 절연층;
    상기 전하저장층 및 활성 패턴 사이에 개재된 터널 절연층; 및
    상기 블로킹 절연층 및 상기 셀 게이트 패턴의 측벽 사이에 개재되고, 질소를 포함하는 도전성 배리어를 포함하는 반도체 기억 소자.
  13. 청구항 12항에 있어서,
    상기 셀 게이트 패턴은 금속을 포함하고, 상기 도전성 배리어는 금속 질화물을 포함하되, 상기 게이트 패턴 및 도전성 배리어는 동일한 금속을 포함하는 반도체 기억 소자.
  14. 청구항 12항에 있어서,
    적어도 상기 셀 게이트 패턴의 상기 도전성 배리어에 접촉된 부분은 4A족 원소-금속 화합물을 포함하고, 상기 도전성 배리어는 4A족 원소-금속 질화물을 포함하되, 상기 4A족-금속 화합물 및 상기 도전성 배리어는 동일한 4A족 원소 및 동일한 금속을 포함하는 반도체 기억 소자.
  15. 청구항 12항에 있어서,
    상기 도전성 배리어는 상기 절연 패턴들의 상기 측벽 보다 옆으로 이동되어 언더컷 영역이 정의되고,
    상기 전하저장층은 상기 언더컷 영역 내에 배치되고,
    상기 셀 게이트 패턴들 옆의 상기 언더컷 영역들 내에 각각 배치된 상기 전하저장층들은 서로 분리된 반도체 기억 소자.
  16. 청구항 15항에 있어서,
    하나의 상기 터널 절연층은 연속적으로 연장되어 상기 서로 분리된 전하저장층들 및 활성 패턴 사이에 배치되는 반도체 기억 소자.
  17. 청구항 12항에 있어서,
    상기 활성 패턴은 상기 절연 패턴들 및 셀 게이트 패턴들을 연속적으로 관통하는 홀 내에 배치되고, 상기 셀 게이트 패턴들은 평판 형태들인 반도체 기억 소자.
  18. 청구항 12항에 있어서,
    상기 셀 게이트 패턴들은 상기 기판의 상부면과 평행한 일방향을 따라 연장된 라인 형태들인 반도체 기억 소자.
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