JP2015056434A - 半導体記憶装置 - Google Patents
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Abstract
【課題】好適な制御性を有する半導体記憶装置を提供する。
【解決手段】実施形態によれば、半導体記憶装置は、半導体基板と、この半導体基板上方に積層された複数のメモリセルと、複数のメモリセルの第１方向の端部に形成された第１コンタクト領域に設けられ、複数のメモリセルの少なくとも１つのメモリセルと電気的に接続され、積層方向に延びる第１コンタクトと、第１コンタクトと電気的に接続される配線と、第１コンタクト領域とは異なる第２コンタクト領域に設けられ、配線と半導体基板を電気的に接続する積層方向に延びる第２コンタクトとを備える。また、第１のメモリブロックの第１コンタクト領域及び第２コンタクト領域は、第１のメモリブロックに対して第２方向にずれて配置された第２のメモリブロックの第１コンタクト領域及び第２コンタクト領域に対して、第１方向にずれて配置される。
【選択図】図６
【解決手段】実施形態によれば、半導体記憶装置は、半導体基板と、この半導体基板上方に積層された複数のメモリセルと、複数のメモリセルの第１方向の端部に形成された第１コンタクト領域に設けられ、複数のメモリセルの少なくとも１つのメモリセルと電気的に接続され、積層方向に延びる第１コンタクトと、第１コンタクトと電気的に接続される配線と、第１コンタクト領域とは異なる第２コンタクト領域に設けられ、配線と半導体基板を電気的に接続する積層方向に延びる第２コンタクトとを備える。また、第１のメモリブロックの第１コンタクト領域及び第２コンタクト領域は、第１のメモリブロックに対して第２方向にずれて配置された第２のメモリブロックの第１コンタクト領域及び第２コンタクト領域に対して、第１方向にずれて配置される。
【選択図】図６
Description
本実施形態は、積層型の半導体記憶装置に関する。
近年、メモリの集積度を高めるために、メモリセルを３次元的に配置した半導体記憶装置（積層型の半導体記憶装置）が多数提案されている。
本実施形態は、好適なブロックサイズを設定可能な半導体記憶装置を提供する。
実施形態に係る半導体記憶装置は、半導体基板と、この半導体基板上方に積層された複数のメモリセルと、複数のメモリセルの第１方向の端部に形成された第１コンタクト領域に設けられ、複数のメモリセルの少なくとも１つのメモリセルと電気的に接続され、積層方向に延びる第１コンタクトと、第１コンタクトと電気的に接続される配線と、第１コンタクト領域とは異なる第２コンタクト領域に設けられ、配線と半導体基板を電気的に接続する積層方向に延びる第２コンタクトとを備える。また、第１のメモリブロックの第１コンタクト領域及び第２コンタクト領域は、第１のメモリブロックに対して第２方向にずれて配置された第２のメモリブロックの第１コンタクト領域及び第２コンタクト領域に対して、第１方向にずれて配置される。
以下、図面を参照して、半導体記憶装置の実施形態について説明する。
［第１の実施の形態に係る半導体記憶装置の構成］
［全体構成］
先ず、図１〜図１９を参照して、第１の実施形態に係る半導体記憶装置について説明する。図１は、本発明の第１の実施形態に係る半導体記憶装置のブロック図である。
［全体構成］
先ず、図１〜図１９を参照して、第１の実施形態に係る半導体記憶装置について説明する。図１は、本発明の第１の実施形態に係る半導体記憶装置のブロック図である。
実施形態に係る半導体記憶装置は、図１に示すように、メモリセルアレイ１１、メモリセルアレイ１１の読み出し及び書き込みを制御するロウデコーダ１２、センスアンプ１４、カラムデコーダ１５及び制御信号生成部（高電圧生成部）１６を備える。
ロウデコーダ１２は、取り込まれたロウアドレス信号及びブロックアドレス信号等をデコードし、メモリセルアレイ１１のロウ方向の制御を行う。センスアンプ１４は、読み出し動作のときメモリセルアレイ１１からデータを読み出し、書き込み動作のとき、図示せぬホストや外部コントローラからのデータをメモリセルアレイ１１に書き込む。カラムデコーダ１５は、カラムアドレス信号をデコードし、センスアンプ１４を制御する。制御信号生成部１６は、基準電圧を昇圧させて、書き込みや消去時に必要となる高電圧を生成し、さらに、制御信号を生成し、ロウデコーダ１２、センスアンプ１４及びカラムデコーダ１５を制御する。
［メモリセルアレイ１１］
メモリセルアレイ１１は、複数のメモリブロックＭＢを有して構成されている。図２は、メモリブロックＭＢの一部の構成を示す回路図である。メモリブロックＭＢは、複数のビット線ＢＬ、複数のソース線ＳＬ、及びこれらビット線ＢＬ及びソース線ＳＬに接続された複数のメモリユニットＭＵを有する。
メモリセルアレイ１１は、複数のメモリブロックＭＢを有して構成されている。図２は、メモリブロックＭＢの一部の構成を示す回路図である。メモリブロックＭＢは、複数のビット線ＢＬ、複数のソース線ＳＬ、及びこれらビット線ＢＬ及びソース線ＳＬに接続された複数のメモリユニットＭＵを有する。
メモリユニットＭＵは、ＮＡＮＤ型フラッシュメモリを構成し、直列接続されたメモリトランジスタＭＴｒ１〜ＭＴｒ８及びバックゲートトランジスタＢＴｒからなるメモリストリングＭＳの両端にソース側選択トランジスタＳＳＴｒ及びドレイン側選択トランジスタＳＤＴｒをそれぞれ接続して構成されている。メモリトランジスタＭＴｒ１〜ＭＴｒ８は、その電荷蓄積層に電荷を蓄積することによって、その閾値電圧を変化させ、この閾値電圧に応じたデータを保持する。
各メモリトランジスタＭＴｒ１〜ＭＴｒ８のゲートには、ワード線ＷＬ１〜８がそれぞれ接続されている。バックゲートトランジスタＢＴｒのゲートには、バックゲート線ＢＧが共通接続されている。ソース側選択トランジスタＳＳＴｒのゲートには、ソース側選択ゲート線ＳＧＳが接続され、ドレイン側選択トランジスタＳＤＴｒのゲートには、ドレイン側選択ゲート線ＳＧＤが接続されている。
ここで、ワード線ＷＬ１〜８を共通に接続するカラム方向及びロウ方向に接続された複数のメモリユニットＭＵがメモリブロックＭＢを構成する。メモリブロックＭＢは、全体が又はその一部が消去単位となる。
図３は、メモリブロックＭＢの一部の構成を示す斜視図である。メモリブロックＭＢは、半導体基板２０上に順次積層されたバックゲート層３０、メモリ層４０、選択トランジスタ層５０、及び配線層６０を有する。バックゲート層３０は、バックゲートトランジスタＢＴｒとして機能する。メモリ層４０は、メモリトランジスタＭＴｒ１〜ＭＴｒ８として機能する。選択トランジスタ層５０は、ドレイン側選択トランジスタＳＤＴｒ及びソース側選択トランジスタＳＳＴｒとして機能する。配線層６０は、ソース線ＳＬ及びビット線ＢＬとして機能する。
バックゲート層３０は、図３に示すように、バックゲート導電層３１を有する。バックゲート導電層３１は、バックゲート線ＢＧ及びバックゲートトランジスタＢＴｒのゲートとして機能する。バックゲート層３０は、半導体層３３と、バックゲート層３０と半導体層３３との間に形成された、図示しないメモリゲート絶縁層を有する。半導体層３３は、バックゲートトランジスタＢＴｒのボディ（チャネル）として機能する。
半導体層３３は、１つのメモリブロックＭＢ中でロウ方向及びカラム方向にマトリクス状に配置されている。
メモリ層４０は、図３に示すように、バックゲート層３０の上層に形成される。メモリ層４０は、４層のワード線導電層４１ａ〜４１ｄを有する。ワード線導電層４１ａ〜４１ｄは、それぞれワード線ＷＬ１〜ＷＬ８及びメモリトランジスタＭＴｒ１〜ＭＴｒ８のゲートとして機能する。また、ワード線導電層４１ａ〜４１ｄは、カラム方向にピッチをもってロウ方向を長手方向として延びる。
図４は、メモリ層４０の部分的な縦断面図である。ワード線導電層４１ａ〜４１ｄは、図４に示す通り、その上下間に層間絶縁層４２ａ〜４２ｄを挟んで積層される。ワード線導電層４１ａ〜４１ｄは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成される。また、メモリ層４０は、メモリゲート絶縁層４３及び柱状半導体層４４を有する。柱状半導体層４４は、メモリトランジスタＭＴｒ１〜ＭＴｒ８のボディ（チャネル）として機能する。
メモリゲート絶縁層４３は、ワード線導電層４１ａ〜４１ｄの側面に接する。メモリゲート絶縁層４３は、上述したバックゲート層３０におけるメモリゲート絶縁層と連続して一体に形成される。メモリゲート絶縁層４３は、ワード線導電層４１ａ〜４１ｄの側面側から柱状半導体層４４側へと、ブロック絶縁層４３ａ、電荷蓄積層４３ｂ、及びトンネル絶縁層４３ｃを有する。
上記バックゲート層３０及びメモリ層４０において、一対の柱状半導体層４４、及びその下端を連結する半導体層３３は、メモリストリングＭＳのボディ（チャネル）として機能するメモリ半導体層４４Ａを構成する。メモリ半導体層４４Ａは、ロウ方向からみてＵ字状に形成される。メモリユニットＭＵは、一つのメモリ半導体層４４Ａを共有する複数のメモリトランジスタＭＴｒ１〜ＭＴｒ８と、当該複数のメモリトランジスタＭＴｒ１〜ＭＴｒ８に接続されたソース側選択トランジスタＳＳＴｒ及びドレイン側選択トランジスタＳＤＴｒとで構成される。
選択トランジスタ層５０は、図３に示すように、ソース側導電層５１ａ及びドレイン側導電層５１ｂを有する。ソース側導電層５１ａは、ソース側選択ゲート線ＳＧＳ及びソース側選択トランジスタＳＳＴｒのゲートとして機能する。ドレイン側導電層５１ｂは、ドレイン側選択ゲート線ＳＧＤ及びドレイン側選択トランジスタＳＤＴｒのゲートとして機能する。
配線層６０は、ソース線層６１、ビット線層６２、及びプラグ層６３を有する。ソース線層６１は、ソース線ＳＬとして機能する。ビット線層６２は、ビット線ＢＬとして機能する。
ソース線層６１は、ソース側柱状半導体層５３ａの上面に接し、ロウ方向に延びる。ビット線層６２は、プラグ層６３を介してドレイン側柱状半導体層５３ｂの上面に接し、カラム方向に延びる。
メモリセルアレイの構成については、例えば、“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
［コンタクト構造］
次に、本実施形態に係るメモリセルアレイ１１とワード線ＷＬ及び選択ゲート線ＳＧＳ，ＳＧＤとのコンタクト構造について説明する。
次に、本実施形態に係るメモリセルアレイ１１とワード線ＷＬ及び選択ゲート線ＳＧＳ，ＳＧＤとのコンタクト構造について説明する。
まず、本実施形態に係るメモリセルアレイ１１を理解するために、参考例のコンタクト構造について説明する。図５は、参考例に係るメモリセルアレイ１１の平面図である。尚、図５においては、説明の簡略化のためにソース線６１（図３）を省略している。
図５において、メモリトランジスタ領域Ａは、図３に示したメモリユニットＭＵがマトリクス状に配設された領域で、このメモリトランジスタ領域Ａのロウ方向両側にワード線導電層４１ａ〜４１ｄ及びドレイン側導電層５１ｂのコンタクト領域Ｂが形成されている。コンタクト領域Ｂは第１コンタクト領域Ｃ１及び第２コンタクト領域Ｃ２を含む。図中右側のコンタクト領域Ｂに着目すると、第１コンタクト領域Ｃ１において、ワード線導電層４１ａ〜４１ｄとドレイン側導電層５１ｂのロウ方向の端部は、下層に位置する導電層ほど第２コンタクト領域Ｃ２側に張り出している。ワード線導電層４１ａ〜４１ｄ及びドレイン側導電層５１ｂのロウ方向の端部は、第１コンタクト領域Ｃ１において第１コンタクト６６によって上方の配線６８と接続される。また、配線６８は、ビット線ＢＬと直交するロウ方向に延び、所定のピッチでカラム方向に配列されている。第２コンタクト領域Ｃ２には、ワード線導電層４１ａ〜４１ｄとドレイン側導電層５１ｂが存在しない。配線６８は、第２コンタクト領域Ｃ２において第２コンタクト６７を介して半導体基板２０（図３）に形成されたロウデコーダ等の回路に接続される。
このようなコンタクト構造の場合、ワード線導電層４１ａ〜４１ｄの層数をＮＷとし、１つのメモリブロックＭＢにおいてカラム方向に形成されたメモリストリングＭＳの数をＮＳとすると、１つのメモリブロックＭＢにおいて、ワード線導電層４１ａ〜４１ｄの接続を確保するための配線６８の本数がＮＷ（この例ではＮＷ＝４）、ドレイン側導電層５１ｂの接続を確保するための配線６８の本数がＮＳ（この例ではＮＳ＝４）となるので、全てのワード線導電層４１ａ〜４１ｄ及びドレイン側導電層５１ｂのコンタクトを確保するために必要な配線６８の本数Ｍは、Ｍ＝ＮＷ＋ＮＳ（この例ではＭ＝８）となる。ここで、配線６８のカラム方向の幅が、ワード線導電層４１ａ〜４１ｄのメモリトランジスタ領域Ａでの幅とほぼ同様であれば、８本の配線６８に接続される複数のメモリユニットＭＵが、１つのメモリブロックＭＢを構成する。したがって、メモリブロックＭＢの幅は、Ｍ（＝８）本分の配線６８の幅と同程度となる。ワード線導電層４１ａ〜４１ｄの接続を確保するための配線６８の本数ＮＷは、ワード線導電層４１ａ〜４１ｄの層数に等しいので、ワード線導電層４１ａ〜４１ｄの層数が増加すると、メモリブロックＭＢのサイズも増加する。メモリブロックＭＢのサイズがあまり大きくなると、データ書き換えの際の制御性が低下するだけでなく、平面型ＮＡＮＤフラッシュメモリとの互換性も損なわれるという問題がある。また、不良をメモリブロックＭＢ単位で管理する場合には、メモリブロックＭＢのサイズが大きくなると、一度にバッドブロックとなる容量も大きくなるので問題である。
次に、本実施形態に係るメモリセルアレイ１１のコンタクト構造について説明する。図６は本実施形態に係るメモリセルアレイ１１の平面図である。尚、図６においては、説明の簡略化のためにソース線６１（図３）、コンタクト及び配線を省略している。また、図７は、図６の要部を示す平面図で、コンタクト及び配線を図示している。
図６において、メモリトランジスタ領域Ａは、図３に示したメモリユニットＭＵがマトリクス状に配設された領域で、このメモリトランジスタ領域Ａのロウ方向両側にワード線導電層４１ａ〜４１ｄ及びソース側導電層５１ａ及びドレイン側導電層５１ｂのコンタクト領域Ｂが形成されている。この実施形態では、コンタクト領域Ｂが、ロウ方向の位置を異ならせた３つのコンタクト領域Ｂ１，Ｂ２，Ｂ３を含み、メモリブロックＭＢ毎に、コンタクト領域Ｂ１，Ｂ２，Ｂ３のうちの一つに第１コンタクト領域Ｃ１及び第２コンタクト領域Ｃ２を含む。この実施形態では、第１メモリブロックＭＢ＃１の第１コンタクト領域Ｃ１及び第２コンタクト領域Ｃ２がコンタクト領域Ｂ３に設けられ、第２メモリブロックＭＢ＃２及び第３メモリブロックＭＢ＃３の第１コンタクト領域Ｃ１及び第２コンタクト領域Ｃ２がコンタクト領域Ｂ２に設けられ、第４メモリブロックＭＢ＃４及び第５メモリブロックＭＢ＃５の第１コンタクト領域Ｃ１及び第２コンタクト領域Ｃ２がコンタクト領域Ｂ１に設けられている。
図７は、配線６４，６５のレイアウト例を示す平面図である。第１メモリブロックＭＢ＃１の配線レイアウトに着目すると、図示のように、配線６４，６５は、第１メモリブロックＭＢ＃１の上方の領域、及びこれにカラム方向に隣接する第２メモリブロックＭＢ＃２及び第３メモリブロックＭＢ＃３の上方の領域にレイアウトされる。
このように、本実施形態に係るメモリセルアレイ１１では、第１コンタクト領域Ｃ１及び第２コンタクト領域Ｃ２を、隣接するメモリブロックＭＢでロウ方向にずらすと共に、他のメモリブロックＭＢの上方のスペースを配線６４，６５の配置スペースに利用することにより、メモリブロックＭＢのカラム方向における幅を、図５に示した参考例のものよりも短くすることを可能にしている。この例では、カラム方向に隣接する２つのメモリユニットＭＵに相当する幅がメモリブロックＭＢの幅と一致している。図５の例に比べると、メモリブロックＭＢの幅は、配線６８のＭ（＝４）本分の幅と同程度となり、１／２に低減されている。
図８は、図６のＩ−Ｉ′線に沿った第１コンタクト領域Ｃ１の矢視断面図である。第１コンタクト領域Ｃ１においては、ワード線導電層４１ａ〜４１ｄ及びドレイン側導電層５１ｂのロウ方向側の端部が、下層に位置する導電層ほど第２コンタクト領域Ｃ２側に張り出して形成される。ワード線導電層４１ａ〜４１ｄ及びドレイン側導電層５１ｂは、ロウ方向側の端部全体で階段状に形成されている。また、層間絶縁層４２ａ〜４２ｄは、ワード線導電層４１ａ〜４１ｄの上面を覆っている。また、これらワード線導電層４１ａ〜４１ｄ及び層間絶縁層４２ａ〜４２ｄの上面及び側面は、保護層７６によって覆われている。更に、保護層７６の上面は、絶縁層７７によって覆われている。ワード線導電層４１ａ〜４１ｄには、絶縁層７７、保護層７６及び層間絶縁層４２ａ〜４２ｄを貫通する第１コンタクト６６がそれぞれ接続されている。尚、図８においては、第１コンタクト６６のカラム方向の位置が全て一致しているが、これは単に説明の都合上同一の位置に図示したものにすぎず、カラム方向にずれていても良い。また、例えばバックゲート導電層３１のロウ方向端部をワード線導電層４１ａのロウ方向端部よりもロウ方向に張り出させ、バックゲート導電層３１とのコンタクト配線を積層方向に形成することも可能である。第１コンタクト６６は、上方の配線６４，６５と接続されている。配線６４，６５は、第２コンタクト領域Ｃ２において第２コンタクト６７を介して半導体基板２０に形成されたロウデコーダ等の回路に接続される。配線６４と配線６５とは、異なる層に配置されている。この例では、配線６５が配線６４よりも上層に配置されている。配線６５のピッチは、配線６４のピッチよりも細かく設定することもできる。
本実施形態においてはメモリブロックＭＢのカラム方向における幅を狭くした場合であっても好適にワード線ＷＬ及び選択ゲート線ＳＧＳ，ＳＧＤを引き出すことが可能であり、メモリブロックＭＢに含まれるメモリユニットＭＵの数を削減することが可能である。従って、本実施形態に係る半導体記憶装置においてはデータの消去単位であるブロックサイズを削減し、好適な制御を可能とする半導体記憶装置を提供することが可能である。
なお、比較例として、ワード線導電層４１ａ〜４１ｄ及びドレイン側導電層５１の一部を細くするか、又は開口部を設けるなどして、第２コンタクト６７を配置するスペースを確保すると共に、第１コンタクト６６と配線６８を、第２コンタクト６７の配置スペースのロウ方向の両側に分配配置することにより、メモリブロックＭＢの幅を小さくすることも考えられる。しかし、この場合には、ワード線導電層４１ａ〜４１ｄ及びドレイン側導電層５１の一部が細くなってしまうため、配線抵抗が増加してしまう。この点、本実施形態によれば、ワード線導電層４１ａ〜４１ｄ及びドレイン側導電層５１が部分的に細くなることが無く、配線抵抗を低減させることができる。
［第１の実施形態に係る半導体記憶装置の製造方法］
次に、第１の実施形態に係る半導体記憶装置の製造方法について説明する。本実施形態に係る半導体記憶装置の製造に際しては、まず、図９に示す通り、バックゲート導電層３１、バックゲート絶縁層３２、絶縁層７３、ワード線導電層４１ａ、ワード線導電層形成層４１ｂＡ〜４１ｄＡ、層間絶縁層４２ａ及び層間絶縁層形成層４２ｂＡ〜４２ｄＡを順次形成する。
次に、第１の実施形態に係る半導体記憶装置の製造方法について説明する。本実施形態に係る半導体記憶装置の製造に際しては、まず、図９に示す通り、バックゲート導電層３１、バックゲート絶縁層３２、絶縁層７３、ワード線導電層４１ａ、ワード線導電層形成層４１ｂＡ〜４１ｄＡ、層間絶縁層４２ａ及び層間絶縁層形成層４２ｂＡ〜４２ｄＡを順次形成する。
次に、図１０に示す通り、層間絶縁層形成層４２ｄＡの上にレジスト層７８Ａを形成する。次に図１１に示す通り、レジスト層７８Ａにスリミングを行い、レジスト層７８Ａの一部を除去してレジスト層７８Ｂを形成し、層間絶縁層形成層４２ｄＡの上面の一部を露出させる。次に、図１２に示す通り、レジスト層７８Ｂをマスクとしてエッチングを行い、層間絶縁層形成層４２ｄＡの一部及びワード線導電層形成層４１ｄＡの一部を除去し、層間絶縁層形成層４２ｄＢ及びワード線導電層形成層４１ｄＢを形成する。また、層間絶縁層形成層４２ｃＡの上面の一部が露出する。
次に、図１３に示す通り、レジスト層７８Ｂにスリミングを行い、レジスト層７８Ｂの一部を除去してレジスト層７８Ｃを形成し、層間絶縁層形成層４２ｄＢの上面の一部を更に露出させる。次に、図１４に示す通り、レジスト層７８Ｃをマスクとしてエッチングを行い、層間絶縁層形成層４２ｄＢ，４２ｃＡの一部及びワード線導電層形成層４１ｄＢ，４１ｃＡの一部を除去し、層間絶縁層形成層４２ｄＣ，４２ｃＢ、ワード線導電層形成層４１ｄＣ及び４１ｃＢを形成する。また、層間絶縁層形成層４２ｂＡの上面の一部が露出する。
次に、図１５に示す通り、レジスト層７８Ｃにスリミングを行い、レジスト層７８Ｃの一部を除去してレジスト層７８Ｄを形成し、層間絶縁層形成層４２ｄＣの上面の一部を更に露出させる。次に、図１６に示す通り、レジスト層７８Ｄをマスクとしてエッチングを行い、層間絶縁層形成層４２ｄＣ，４２ｃＢ，４２ｂＡの一部及びワード線導電層形成層４１ｄＣ，４１ｃＢ，４１ｂＡの一部を除去し、層間絶縁層４２ｄ，４２ｃ，４２ｂ、ワード線導電層４１ｄ，４１ｃ及び４１ｂを形成する。
次に、図１７に示す通り、レジスト層７８Ｄを除去し、層間絶縁層４２ｄの上面に、ソース線側導電層５１ａ及びドレイン側導電層５１ｂと、選択ゲート絶縁層５２を形成する。また、階段状に形成され、露出している層間絶縁層４２ａ〜４２ｄ、ワード線導電層４１ａ〜４１ｄ、ソース線側導電層５１ａ、ドレイン側導電層５１ｂ及び選択ゲート絶縁層５２の上面及び側面を、保護層７６によって覆う。また、保護層７６を、更に絶縁層７７によって覆う。
次に、図１８に示す通り、絶縁層７７、保護層７６、層間絶縁層４２ａ〜４２ｄ及び選択ゲート絶縁層５２に複数のコンタクトホール７７ｈを形成する。これら複数のコンタクトホール７７ｈは、それぞれワード線導電層４１ａ〜４１ｄ、ソース線側導電層５１ａ及びドレイン側導電層５１ｂの上面を露出させる。尚、絶縁層７７のエッチング速度が保護層７６のエッチング速度よりも充分早ければ、コンタクトホール７７ｈを一括して形成することが可能である。次に、図１９に示す通り、コンタクトホール７７ｈにコンタクト６６を形成する。コンタクト６６の形成方法としては、種々の方法が採用可能である。
その後、ソース線６１及び上方の配線６５（図７，８）を同一の配線層に形成し、ビット線６２及び上方の配線６４（図７，８）を同一の配線層に形成する。従って、本実施形態に係る半導体記憶装置の製造方法においては、従来と同様の工程数において当該構成を実現することが可能である。
［第２の実施形態に係る半導体記憶装置］
次に、第２の実施形態に係る半導体記憶装置について説明する。図２０は、第２の実施形態に係る半導体記憶装置の第１コンタクト領域Ｃ１の断面図である。本実施形態に係る半導体記憶装置は、基本的には第１の実施形態に係る半導体記憶装置と同様に構成されているが、図２０に示す通り、第１コンタクト領域Ｃ１におけるワード線導電層４１ａ′〜４１ｄ′及びドレイン側導電層５１ｂ′（ソース側導電層５１ａ′も同様）のロウ方向の端部の構成が異なっている。即ち、本実施形態においては第１コンタクト領域Ｃ１におけるワード線導電層４１ａ′〜４１ｄ′及びドレイン側導電層５１ｂ′（ソース側導電層５１ａ′も同様）のロウ方向の端部の位置が揃っている。第１コンタクト６６は、それが接続される導電層よりも上の導電層を貫通して形成されている。第１コンタクト６６の外周は絶縁層７９，８０に覆われ、上の導電層との導通を防止している。
次に、第２の実施形態に係る半導体記憶装置について説明する。図２０は、第２の実施形態に係る半導体記憶装置の第１コンタクト領域Ｃ１の断面図である。本実施形態に係る半導体記憶装置は、基本的には第１の実施形態に係る半導体記憶装置と同様に構成されているが、図２０に示す通り、第１コンタクト領域Ｃ１におけるワード線導電層４１ａ′〜４１ｄ′及びドレイン側導電層５１ｂ′（ソース側導電層５１ａ′も同様）のロウ方向の端部の構成が異なっている。即ち、本実施形態においては第１コンタクト領域Ｃ１におけるワード線導電層４１ａ′〜４１ｄ′及びドレイン側導電層５１ｂ′（ソース側導電層５１ａ′も同様）のロウ方向の端部の位置が揃っている。第１コンタクト６６は、それが接続される導電層よりも上の導電層を貫通して形成されている。第１コンタクト６６の外周は絶縁層７９，８０に覆われ、上の導電層との導通を防止している。
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。本実施形態に係る半導体記憶装置を構成する場合、コンタクトホールの深さの種類に応じた数のマスクを用意し、当該回数だけエッチングを行うことも考えられる。しかしながら、本実施形態においては複数のマスクを組み合わせることによって浅いコンタクトホールの形成を行う際に深いコンタクトホールの形成をも平行して行い、これによって使用するマスクの数及びプロセス時間を削減している。
例えば、コンタクトホールの深さがｎ種類であり、それぞれ１×ｄ〜ｎ×ｄで表されるものとした場合、ｋ（１≦ｋ≦ｎ）は２進数で表すことが可能である。従って、ｎを２進数で表した場合の桁数ｘ分だけマスクを製造し、ａ（＝１〜ｘ）番目のマスクによって、ｋを２進数で表した場合にａ桁目が１となるコンタクトホールに対応する個所に加工を行う事とし、ａ番目のマスクで２（ａ−１）ｄ分の深さのエッチングを行うこととすれば、ｋ番目のコンタクトホールについて対応するマスクを用い、複数回エッチングを行う事により、使用するマスクの数をｎ枚からｘ枚に、ｎ回分のエッチングをｘ回分にまで削減することが可能である。
例えば、図２０に示す通り、本実施形態においてはコンタクトホールの深さが５（ｎ＝５）種類であり、５は２進数では１０１と表される（ｘ＝３）。従って、ａ（＝１〜３）番目のマスクで２（ａ−１）ｄ分の深さのエッチングを行うことにより、使用するマスクの数を５枚から３枚に、５回分のエッチングを３回分にまで削減している。
尚、図２０に示す通り、ワード線導電層４１ａ′に対応するコンタクトホール７７ｈａの深さは５（２進数では１０１）層分であり、ワード線導電層４１ｂ′に対応するコンタクトホール７７ｈｂの深さは４（２進数では１００）層分であり、ワード線導電層４１ｃ′に対応するコンタクトホール７７ｈｃの深さは３（２進数では０１１）層分であり、ワード線導電層４１ｄ′に対応するコンタクトホール７７ｈｄの深さは２（２進数では０１０）層分であり、ソース線側導電層５１ａ′、ドレイン側導電層５１ｂ′に対応するコンタクトホール７７ｈｅの深さは１（２進数では００１）層分である。従って、１層分のエッチングにおいては、２進数の１桁目が１であるコンタクトホール７７ｈａ，７７ｈｃ及び７７ｈｅに対応する部分にコンタクトホールを形成し、２層分のエッチングにおいては、２進数の２桁目が１であるコンタクトホール７７ｈｃ及び７７ｈｄに対応する部分にコンタクトホールを形成し、４層分のエッチングにおいては、２進数の３桁目が１であるコンタクトホール７７ｈａ及び７７ｈｂに対応する部分にコンタクトホールを形成する。
本実施形態に係る半導体記憶装置の製造方法においては、まず図２１に示すように、バックゲート導電層３１、バックゲート絶縁層３２、ワード線導電層４１ａ′、ワード線導電層形成層４１ｂ′Ａ〜４１ｄ′Ａ、層間絶縁層形成層４２ａ′Ａ〜４２ｄ′Ａ、ソース線側導電層形成層５１ａ′Ａ、ドレイン側導電層形成層５１ｂ′Ａ及び選択ゲート絶縁層形成層５２′Ａを形成する。また、当該積層体の上面及び側面を絶縁層７７によって覆う。
次に、図２２に示す通り、第１のマスクを用いてレジスト８１ａを形成し、選択ゲート絶縁層形成層５２′Ａの一部を除去し、選択ゲート絶縁層形成層５２′Ｂを形成する。当該工程において、ソース線側導電層形成層５１ａ′Ａ及びドレイン側導電層形成層５１ｂ′Ａの上面を露出させるコンタクトホール７７ｈｅと、コンタクト形成ホール７７ｈｃＡ及び７７ｈａが形成される。
次に、図２３に示す通り、第２のマスクによってレジスト８１ｂを形成し、ワード線導電層形成層４１ｄ′Ａ、層間絶縁層形成層４２ｃ′Ａ、４２ｄ′Ａ、ソース線側導電層形成層５１ａ′Ａ、ドレイン側導電層形成層５１ｂ′Ａ及び選択ゲート絶縁層形成層５２′Ｂの一部を除去し、ワード線導電層形成層４１ｄ′Ｂ、層間絶縁層形成層４２ｃ′Ｂ、４２ｄ′Ｂ、ソース線側導電層形成層５１ａ′Ｂ、ドレイン側導電層形成層５１ｂ′Ｂ及び選択ゲート絶縁層形成層５２′Ｃを形成する。当該工程において、ワード線導電層４１ｄ′の上面を露出させるコンタクトホール７７ｈｄ及びワード線導電層４１ｃ′の上面を露出させるコンタクトホール７７ｈｃが形成される。
次に、図２４に示す通り、第３のマスクによってレジスト８１ｃを形成し、ワード線導電層形成層４１ｂ′Ａ、４１ｃ′Ａ、４１ｄ′Ｂ、層間絶縁層形成層４２ａ′Ａ、４２ｂ′Ａ、４２ｃ′Ｂ、４２ｄ′Ｂ、ソース線側導電層形成層５１ａ′Ｂ、ドレイン側導電層形成層５１ｂ′Ｂ及び選択ゲート絶縁層形成層５２′Ｃの一部を除去し、ワード線導電層４１ｂ′〜４１ｄ′、層間絶縁層形成層４２ａ′〜４２ｄ′、ソース線側導電層形成層５１ａ′、ドレイン側導電層形成層５１ｂ′及び選択ゲート絶縁層形成層５２′を形成する。当該工程において、ワード線導電層４１ｂ′の上面を露出させるコンタクトホール７７ｈｂ及びワード線導電層４１ａ′の上面を露出させるコンタクトホール７７ｈａが形成される。
次に、図２５に示す通り、コンタクトホール７７ｈ（７７ｈａ〜７７ｈｅ）の側壁及び底面を覆う様に絶縁層７９Ａを形成し、続いて絶縁層８０Ａを埋め込む。尚、絶縁層８０Ａは絶縁層７９Ａと比較してエッチングレートが高い。次に、図２６に示す通り、絶縁層７７、７９Ａ及び８０Ａの上面を覆う様にマスク８１ｄを形成し、エッチングによってコンタクトホールを形成する。絶縁層８０Ａは絶縁層７９Ａと比較してエッチングレートが高いため、まず全てのコンタクトホールについて絶縁層８０Ａの一部が除去されて絶縁層７９Ａの底面が露出し、その後、図２７に示す通り、当該露出した絶縁層７９Ａの一部が除去されてワード線導電層４１ａ′〜４１ｄ′が露出する。ワード線導電層４１ａ′〜４１ｄ′が露出した後に図２８に示す通りコンタクト６６を形成する。
尚、エッチングの方法やマスクの設計等は、適宜変更可能である。例えば、全てのコンタクトホールの深さを複数の深さ（ｄ１，ｄ２，…，ｄｘ）の和で表現することが可能な場合、当該複数の深さに対応する数ｘのマスクを作成し、ａ（＝１〜ｘ）番目のマスクには、所定のコンタクトホールの深さを上記深さの和で表現した場合に当該マスクに対応する深さｄａを項として含む場合には、当該所定のコンタクトホールに対応する個所に穴を穿ち、ａ番目のマスクで当該マスクに対応する深さｄａのエッチングを行う事とすれば、使用するマスクの数及びエッチングの回数を削減することが可能である。また、ｄ１〜ｄｘの和が最小となるようにすれば、理論上はプロセス時間を最小にすることが可能であると考えられる。この場合ｄ１〜ｄｘの和は、最も深いコンタクトホールと一致する様に設定することが考えられる。また、深さの表現方法が一義的に決定されない場合には、項の種類が最小となる様に設定することにより、マスクの位置合わせ時に発生する誤差の影響を低減することが可能であると考えられる。
［第３の実施形態に係る半導体記憶装置］
次に、第３の実施形態に係る半導体記憶装置について説明する。本実施形態に係る半導体記憶装置は、基本的には第１の実施形態に係る半導体記憶装置と同様に構成されているが、本実施形態に係るメモリブロックＭＢ−３は、９層のワード線導電層４１ａ〜４１ｉを有している。また、本実施形態に係るメモリブロックＭＢ−３は、第１コンタクト領域Ｃ１の構成が第１及び第２の実施形態に係る半導体記憶装置と異なっている。
次に、第３の実施形態に係る半導体記憶装置について説明する。本実施形態に係る半導体記憶装置は、基本的には第１の実施形態に係る半導体記憶装置と同様に構成されているが、本実施形態に係るメモリブロックＭＢ−３は、９層のワード線導電層４１ａ〜４１ｉを有している。また、本実施形態に係るメモリブロックＭＢ−３は、第１コンタクト領域Ｃ１の構成が第１及び第２の実施形態に係る半導体記憶装置と異なっている。
図２９は、本実施形態に係る半導体記憶装置の構成を説明するための模式的な平面図、図３０は同じく斜視図である。本実施形態に係る第１コンタクト領域Ｃ１におけるワード線導電層４１ａ〜４１ｉのロウ方向の端部は、下層に位置する導電層ほどロウ方向の第２コンタクト領域Ｃ２側に張り出し、ロウ方向の位置が同じ導電層の中でも下層に位置する導電層ほどカラム方向に張り出している。このワード線導電層４１ａ〜４１ｉのロウ方向の端部から第１コンタクト６６が引き出されている。このような形状を採用した場合エッチング加工に要するステップ数を削減することが可能であり、製造コストを低減することが可能である。また、当該コンタクト方法においてはロウ方向だけでなくカラム方向にも積層方向の高さが異なる端部が形成されているため、配線引き出し部の面積を縮小することが可能である。
また、図２９に示す通り、本実施形態の方法によって第１コンタクト領域Ｃ１の形成を行った場合、当該部分の加工の際にその影響がカラム方向に隣接するメモリブロックＭＢ−３に及び、ワード線導電層４１ｇ〜４１ｉを狭窄化してワード線導電層４１ｆを露出させてしまう場合がある。このような影響は、ハードマスクその他の手段によって排除することも考えられる。
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。本実施形態に係る半導体記憶装置の製造方法は、基本的には第１の実施形態に係る半導体記憶装置の製造方法と同じであるが、第１コンタクト領域Ｃ１の形成方法が異なっている。即ち、先ず図３１に示す通り、ワード線導電層４１ａ〜４１ｉを、層間絶縁層４２ａ〜４２ｉを介して交互に積層する。次に図３２に示す通り、マスクを堆積し、ワード線導電層４１ｇ〜４１ｉ及び層間絶縁層４２ｇ〜４２ｉをそれぞれ一層ずつエッチングしながらマスクのロウ方向へのスリミングを行う。次に、図３３に示す通り、一旦マスクを除去した後で改めてマスクを堆積し、ワード線導電層４１ａ〜４１ｉ及び層間絶縁層４２ａ〜４２ｉをそれぞれ３層ずつエッチングしながらマスクのカラム方向へのスリミングを行う。その後、第１の実施形態に係る半導体記憶装置の製造方法と同様のプロセスを行う。これにより、図２９及び図３０に示した構成を作成することが可能である。
［その他の実施形態に係る半導体記憶装置］
上記第１の実施形態においては、所定のメモリブロックＭＢに接続された配線６４及び６５が、当該所定のメモリブロックＭＢにカラム方向の片側から隣接するメモリブロックＭＢの上方に位置していた。しかしながら、図３４に示す通り、所定のメモリブロックＭＢに接続された配線６４及び６５が、当該所定のメモリブロックＭＢにカラム方向の両側から隣接するメモリブロックＭＢの上方に位置する様に構成することも可能である。このような配線パターンにおいては、配線を四方から引き出すことが可能である。
上記第１の実施形態においては、所定のメモリブロックＭＢに接続された配線６４及び６５が、当該所定のメモリブロックＭＢにカラム方向の片側から隣接するメモリブロックＭＢの上方に位置していた。しかしながら、図３４に示す通り、所定のメモリブロックＭＢに接続された配線６４及び６５が、当該所定のメモリブロックＭＢにカラム方向の両側から隣接するメモリブロックＭＢの上方に位置する様に構成することも可能である。このような配線パターンにおいては、配線を四方から引き出すことが可能である。
また、一つのメモリブロックＭＢについて所定数のメモリブロックＭＢ上部の配線層６０を使用する場合には、当該所定数のメモリブロックＭＢに接続される配線６４及び６５が占めるカラム方向の範囲をほぼ一致させ、ロウ方向にのみずらすことにより、当該配線部分をマトリクス状に構成することも可能である。
更に、図３５に示す通り、所定のメモリブロックＭＢについての第２コンタクト領域Ｃ２−１のカラム方向の幅を当該所定のメモリブロックＭＢの幅と同様に構成し、当該所定のメモリブロックＭＢにカラム方向から隣接する他のメモリブロックＭＢについての第２コンタクト領域Ｃ２−２のカラム方向の幅を、所定のメモリブロックＭＢ及び他のメモリブロックＭＢが占めるカラム方向の幅と同様に構成することも考えられる。この場合、図３６に示す通り、当該所定のメモリブロックＭＢ及び当該他のメモリブロックＭＢに接続される配線は、それぞれ所定のメモリブロックＭＢの上方及び他のメモリブロックＭＢの上方にまたがって行う事が考えられる。このような配線パターンは、例えばメモリセルアレイ１１の端部に用いることも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。例えば、上記の実施形態はＰｉｐｅ型の半導体記憶装置に関するものであるが、本発明はメモリユニットＭＵのチャネルボディーとしてピラー半導体を用いるＩ型の半導体記憶装置にも当然適用可能である。これら実施形態やその変形は、発明の範囲に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１１…メモリセルアレイ、１２…ロウデコーダ、１３…メモリ装置、１４…センスアンプ、１５…カラムデコーダ、１６…制御信号生成部（高電圧生成部）、４１ａ〜４１ｄ…ワード線導電層、５１ａ…ソース側導電層、５１ｂ…ドレイン側導電層、６２…ビット線、６４…ワード線、６５…選択ゲート線。
Claims (5)
- 半導体基板と、
前記半導体基板上方に積層された複数のメモリセルと、
前記複数のメモリセルの第１方向の端部に形成された第１コンタクト領域に設けられ、前記複数のメモリセルの少なくとも１つのメモリセルと電気的に接続され、積層方向に延びる第１コンタクトと、
前記第１コンタクトと電気的に接続される配線と、
前記第１コンタクト領域とは異なる第２コンタクト領域に設けられ、前記配線と前記半導体基板を電気的に接続する前記積層方向に延びる第２コンタクトと
を備え、
第１のメモリブロックの前記第１コンタクト領域及び第２コンタクト領域は、前記第１のメモリブロックに対して第２方向にずれて配置された第２のメモリブロックの前記第１コンタクト領域及び前記第２コンタクト領域に対して、前記第１方向にずれて配置される
ことを特徴とする半導体記憶装置。 - 前記第１のメモリブロックの前記配線は、前記第１のメモリブロックの積層方向の上方及び前記第２のメモリブロックの積層方向の上方に位置している
ことを特徴とする請求項１記載の半導体記憶装置。 - 前記第２のメモリブロックに、前記第１のメモリブロックと前記第２方向の反対側に配置された第３のメモリブロックの前記第１コンタクト領域及び第２コンタクト領域の前記第１方向における位置は、前記第２のメモリブロックの前記第１コンタクト領域及び第２コンタクト領域の前記第１方向の位置と実質的に一致している
ことを特徴とする請求項１又は２記載の半導体記憶装置。 - 前記第１のメモリブロックの前記配線は、前記第１のメモリブロックの積層方向の上方、前記第２のメモリブロックの積層方向の上方及び前記第３のメモリブロックの前記積層方向の上方に位置している
ことを特徴とする請求項３記載の半導体記憶装置。 - 前記半導体基板上に交互に積層された導電層及び絶縁層を含み、
前記複数のメモリセルは、前記導電層及び前記絶縁層を積層方向に貫通する柱状半導体層に形成され、
前記第２コンタクト領域には、前記導電層が存在しないことを特徴とする請求項１〜４のいずれか１項記載の半導体記憶装置。
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