従来、不揮発性半導体メモリの一つとして、例えば、図46に示すようなメモリセルアレイ部を有するNAND型フラッシュEEPROMが知られている。
NAND型フラッシュEEPROMのメモリセルアレイ部は、複数のNANDセルユニットから構成されている。各NANDセルユニットは、直列接続された複数個(例えば、16個)のメモリセルからなるNAND列と、NAND列の一端とソース線SLの間に接続されるソース側セレクトゲートトランジスタと、NAND列の他端とビット線BLiの間に接続されるドレイン側セレクトゲートトランジスタとを有している。
メモリセルアレイ部は、複数のブロックBLKjから構成されている。コントロールゲート電極(ワード線)CG0〜CG15、ソース側セレクトゲート電極SGS及びドレイン側セレクトゲート電極SGDは、ロウ方向に伸び、ビット線BLiは、カラム方向に伸びている。一本のワード線に繋がる複数のメモリセルM0〜Miは、ページPAGEという単位を構成している。
通常、1回の読み出し動作で1ページ分のデータが読み出される。この1ページ分のデータは、ラッチ回路にラッチされた後、メモリチップの外部にシリアルに出力される。
図47は、NAND型フラッシュEEPROMのメモリセルアレイ部の平面パターンの概略を示している。図48は、図47の領域XDを拡大して示し、図49は、図47の領域XSを拡大して示している。また、図50は、NAND型フラッシュEEPROMのメモリセルアレイ部の断面図を示している。
シリコン基板10上には、フィールド酸化膜11が形成されている。フィールド酸化膜11に取り囲まれた素子領域には、例えば、16個のメモリセル及び2個のセレクトゲートトランジスタからなるNANDセルユニットが配置されている。
各メモリセルは、フローティングゲート電極FG、コントロールゲート電極(ワード線)CG0〜CG15及びN型拡散層12から構成されている。ソース側セレクトゲートトランジスタは、セレクトゲート電極SGS(上),SGS(下)及びN型拡散層12a,12から構成されている。また、ドレイン側セレクトゲートトランジスタは、セレクトゲート電極SGD(上),SGD(下)及びN型拡散層12b,12から構成されている。
コントロールゲート電極CG0〜CG15、ソース側セレクトゲート電極SGS(上),SGS(下)及びドレイン側セレクトゲート電極SGD(上),SGD(下)は、ロウ方向に伸び、ビット線BLiは、カラム方向に伸びている。ビット線BLiは、配線Bを介して拡散層12bに接続されている。ソース線SLは、拡散層12aに接続されている。
ソース側及びドレイン側のセレクトゲートトランジスタは、それぞれデータ書き込み時及び消去時に、書き込み及び消去を実行するメモリセルを選択するために設けられている。このため、ソース側及びドレイン側のセレクトゲートトランジスタは、それぞれメモリセルとは異なり、一定の閾値でスイッチング動作するように構成されている。
よって、ソース側及びドレイン側のセレクトゲートトランジスタでは、制御信号は、直接、第一層目のセレクトゲート電極SGS(下),SGD(下)に印加される。具体的には、第二層目のセレクトゲート電極SGS(上),SGD(上)の一部が取り除かれ、その取り除かれた部分には、第一層目のセレクトゲート電極SGS(下),SGD(下)に対するコンタクト領域が形成されている。このコンタクト領域上にはコンタクトホールSS,SDが形成される。
なお、図48及び図49のハッチング部分は、第一層目のセレクトゲート電極SGS(下),SGD(下)が存在する部分を示している。
コンタクト領域(コンタクトホールSS,SD)は、セレクトゲート電極の抵抗を考慮して、セレクトゲート電極が数百本のビット線を跨ぐたびに1つ設けられている。また、例えば、ソース側セレクトゲートトランジスタの第一層目のセレクトゲート電極SGS(下)に対するコンタクト領域は、カラム方向に隣接する二つの第一層目のセレクトゲート電極SGS(下)に共通に設けられ、ドレイン側セレクトゲートトランジスタの第一層目のセレクトゲート電極SGD(下)に対するコンタクト領域は、カラム方向に隣接する二つの第一層目のセレクトゲート電極SGD(下)に別々に設けられている。
ドレイン側セレクトゲートトランジスタに関し、カラム方向に隣接する二つの第一層目のセレクトゲート電極SGD(下)に対するコンタクト領域は、図47に示すように、互いに対向しないように交互に配置されていてもよいし、又は図51に示すように、互いに対向するように配置してもよい。
次に、従来のNAND型フラッシュEEPROMのメモリセルアレイ部の製造方法について説明する。
まず、図52乃至図57に示すように、LOCOS法を用いてシリコン基板10上にフィールド酸化膜(ハッチング部分)11を形成する。また、熱酸化法により、フィールド酸化膜11間の素子領域にゲート酸化膜13を形成する。CVD法を用いて、フィールド酸化膜11上及びゲート酸化膜13上に、例えば、n型不純物(例えば、リン)を約2×1020cm−3含むポリシリコン膜14を形成する。
また、ポリシリコン膜14に、カラム方向に伸びるスリット状の開口OPを形成する。この開口OPの幅(ロウ方向の幅)は、フィールド酸化膜11の幅(ロウ方向の幅)よりも狭くなっている。
ポリシリコン膜14上に絶縁膜15を形成する。この絶縁膜15は、例えば、厚さ約5nmのシリコン酸化膜、厚さ約8nmのシリコン窒化膜、厚さ約5nmのシリコン酸化膜から構成される(“ONO膜”と呼ばれる)。
また、例えば、CVD法により、絶縁膜15上に、約3.6×1020cm−3のn型不純物(例えば、リン)を含むポリシリコン膜16を形成する。続けて、CVD法により、ポリシリコン膜16上にシリコン窒化膜(マスク材)17を形成する。
PEP(写真蝕刻工程)により、シリコン窒化膜17上にレジストパターン18Aを形成する。そして、このレジストパターン18Aをマスクにして、RIEにより、シリコン窒化膜17及びポリシリコン膜16をエッチングする。この結果、ロウ方向に伸びるライン状のポリシリコン膜16が残存し、コントロールゲート電極(ワード線)CG0〜CG15及び第二層目のセレクトゲート電極SGS(上),SGD(上)が形成される。
この時、セレクトゲート電極SGS(上),SGD(上)に関しては、第一層目のセレクトゲート電極に対するコンタクト領域に該当する部分が取り除かれている。この後、レジストパターン18Aは、除去される。
次に、図58乃至図65に示すように、PEP(写真蝕刻工程)により、第一層目のセレクトゲート電極に対するコンタクト領域に該当する部分に、レジストパターン18Bを形成する。このレジストパターン18Bをマスクにして、RIEにより、絶縁膜15及びポリシリコン膜14をエッチングする。
この時、コントロールゲート電極(ワード線)CG0〜CG15及び第二層目のセレクトゲート電極SGS(上),SGD(上)上に存在するシリコン窒化膜17も、RIEのマスクとして機能する。このため、コントロールゲート電極(ワード線)CG0〜CG15の直下には、ポリシリコン膜14からなるフローティングゲート電極FGが形成され、セレクトゲート電極SGS(上),SGD(上)の直下には、ポリシリコン膜14からなる第一層目のセレクトゲート電極SGS(下),SGD(下)が形成され、レジストパターン18Bの直下には、ポリシリコン膜14からなる第一層目のセレクトゲート電極SGS(下),SGD(下)に対するコンタクト領域が形成される。
この後、レジストパターン18Bは、除去される。なお、シリコン窒化膜17については、本例では削除していないが、削除しても、又は削除しなくても、どちらでもよい。
次に、図66乃至図77に示すように、コントロールゲート電極CG0〜CG15及びセレクトゲート電極SGD(上),SGS(上)をマスクにして、セルフアラインにより、シリコン基板10中にn型不純物(リン又はヒ素)をイオン注入し、n型拡散層12,12a,12bを形成する。なお、拡散層12aは、NANDセルユニットのソースとなり、拡散層12bは、NANDセルユニットのドレインとなる。
また、シリコン基板10上の全面に、コントロールゲート電極CG0〜CG15及びセレクトゲート電極SGD(上),SGS(上)を完全に覆うような、例えば、厚さ約1.45μmのBPSG膜19を形成する。この後、CMP法を用いて、BPSG膜19を約0.4μm研磨し、BPSG膜19の表面を平坦にする。
また、CVD法により、BPSG膜19上にエッチングストッパとしてのシリコン窒化膜20を形成する。続けて、CVD法により、シリコン窒化膜20上にTEOS膜21を形成する。
PEPとRIEを用いて、TEOS膜21に配線溝22A〜22Eを形成する。なお、RIE時には、シリコン窒化膜20がエッチングストッパとして機能する。また、PEPとRIEを用いて、シリコン窒化膜20及びBPSG膜19に、拡散層(ドレイン)12b及び拡散層(ソース)12aに達するコンタクトホール23A,23Cを形成すると共に、第一層目のセレクトゲート電極SGD(下),SGS(下)に対するコンタクト領域に達するコンタクトホール23B,23Dを形成する。
この後、TEOS膜21上、配線溝22A〜22Eの内面及びコンタクトホール23A〜23Dの内面にそれぞれバリアメタル24,26,28,30,32を形成する。バリアメタル24,26,28,30,32は、例えば、窒化チタンとチタンから構成される。また、バリアメタル24,26,28,30,32上に、配線溝22A〜22E及びコンタクトホール23A〜23Dを完全に満たすタングステン膜25,27,29,31,33が形成される。このタングステン膜25,27,29,31,33は、CMP法により研磨され、配線溝22A〜22E内及びコンタクトホール23A〜23D内のみに残存する。
次に、図78乃至図87に示すように、CVD法により、TEOS膜21上にTEOS膜34を形成する。続けて、CVD法により、TEOS膜34上にエッチングストッパとしてのシリコン窒化膜35を形成する。また、CVD法により、シリコン窒化膜35上にTEOS膜36を形成する。
PEPとRIEを用いて、TEOS膜36に配線溝37A,70Aを形成する。なお、RIE時には、シリコン窒化膜35がエッチングストッパとして機能する。また、PEPとRIEを用いて、シリコン窒化膜35及びTEOS膜34にコンタクトホール37B,70Bを形成する。
この後、TEOS膜36上、配線溝37A,70Aの内面及びコンタクトホール37B,70Bの内面にそれぞれバリアメタル38,71を形成する。バリアメタル38,71は、例えば、窒化チタンとチタンから構成される。また、バリアメタル38,71上に、配線溝37A,70A及びコンタクトホール37B,70Bを完全に満たす金属膜(アルミニウムなど)39,72が形成される。
この金属膜39,72は、CMP法により研磨され、配線溝37A,70A内及びコンタクトホール37B,70B内のみに残存する。その結果、ビット線BLやその他の配線が形成される。ビット線やその他の配線上には、シリコン窒化膜からなるパッシベーション膜が形成される。
以上の製造工程により、NAND型フラッシュEEPROMが完成する。
NANDセルユニット中のソース側及びドレイン側のセレクトゲートトランジスタは、上述のように、それぞれ第一層目のセレクトゲート電極SGS(下),SGD(下)と第二層目のセレクトゲート電極SGS(上),SGD(上)を有している。また、第二層目のセレクトゲート電極SGS(上),SGD(上)の一部が取り除かれ、その部分は、第一層目のセレクトゲート電極SGS(下),SGD(下)に対するコンタクト領域となっている。
つまり、セレクトゲートトランジスタのセレクトゲート電極として、実際に機能するのは、第一層目のセレクトゲート電極SGS(下),SGD(下)であり、コンタクト領域は、第一層目のセレクトゲート電極SGS(下),SGD(下)の抵抗を考慮して複数箇所(数百本のビット線ごとに1箇所)に設定されている。
コンタクト領域のサイズは、コンタクト領域上にフォトリソグラフィ工程で形成されるコンタクトホールの合せずれを考慮して決定される。通常、コンタクトホールのサイズにコンタクトホールの合せずれマージンを含めると、コンタクト領域のカラム方向の長さは、セレクトゲート電極SGS(下),SGD(下)のゲート長gよりも大きくなる。
図88及び図89は、ドレイン側の第一層目のセレクトゲート電極に対するコンタクト領域の配置に関して、二つの例を示したものである。ここでは、フォトリソグラフィ工程で加工が可能な最小の幅をnとしている(例えば、コントロールゲート電極同士の間隔はnに設定されている)。
図88の例の場合、コンタクト領域がセレクトゲート電極SGD(下)のゲート領域(コンタクト領域以外のライン状の領域)から突出している部分の長さをhとし、カラム方向に隣接する第一層目のセレクトゲート電極SGD(下)のコンタクト領域同士の間隔をkとすると、k=nとなり、かつ、カラム方向に隣接する第一層目のセレクトゲート電極SGD(下)のゲート領域同士の間隔は、k+2hとなる。
図89の例の場合、コンタクト領域がセレクトゲート電極SGD(下)のゲート領域から突出している部分の長さをhとし、カラム方向に隣接する第一層目のセレクトゲート電極SGD(下)の最小の間隔をmとすると、n<mとなり、かつ、カラム方向に隣接する第一層目のセレクトゲート電極SGD(下)のゲート領域同士の間隔は、m+hとなる。
なお、mがnよりも大きくなるのは、第二層目のセレクトゲート電極SGD(上)の合せずれと、第一層目のセレクトゲート電極SGD(下)のコンタクト領域とこれに隣接するセレクトゲート電極SGD(上)の合せずれを考慮しなければならないためである。
いずれの例においても、カラム方向に隣接するセレクトゲート電極(コンタクト領域以外の部分)の間隔は、フォトリソグラフィ工程で加工が可能な最小の幅nよりも大きくなる。これは、メモリセルアレイ部の記憶容量の増大(面積を固定した場合)や、メモリセルアレイ部の面積縮小(記憶容量を固定した場合)などの妨げになる。
また、図90及び図91に示すように、第一層目のセレクトゲート電極SGD(下)のコンタクト領域のパターニング時に、フォトリソグラフィ工程でのレジストの合せずれが生じると、第一層目のセレクトゲート電極SGD(下)のコンタクト領域とゲート領域の接続箇所(太い線で示す)が狭くなり、第一層目のセレクトゲート電極SGD(下)の抵抗が増大する。
特開平8−78643号公報
特開平4−352469号公報
特開平5−175337号公報
特開平9−17974号公報
特開平7−326684号公報
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
以下、図面を参照しながら、本発明の不揮発性半導体メモリについて詳細に説明する。
図1は、本発明の第1の実施の形態に関わるNAND型フラッシュEEPROMのメモリセルアレイ部の平面パターンの概略を示している。図2は、図1の領域XDを拡大して示し、図3は、図1の領域XSを拡大して示している。また、図4は、図1のNAND型フラッシュEEPROMのメモリセルアレイ部の断面図を示している。
さらに、図5は、NANDセルユニット上に形成される第1の配線層の平面パターンを示し、図6は、図5の第1の配線層上に形成される第2の配線層の平面パターンを示している。
シリコン基板10中には、STI(Shallow Trench Isolation)構造の素子分離膜49が形成されている。素子分離膜49に取り囲まれた素子領域には、例えば、16個のメモリセル及び2個のセレクトゲートトランジスタからなるNANDセルユニットが配置されている。
各メモリセルは、フローティングゲート電極FG、コントロールゲート電極(ワード線)CG0〜CG15及びN型拡散層61を有している。フローティングゲート電極FGは、ポリシリコン膜45,50から構成され、コントロールゲート電極(ワード線)CG0〜CG15は、ポリシリコン膜55,56及びタングステンシリサイド膜57から構成されている。
ソース側セレクトゲートトランジスタは、セレクトゲート電極SGS(上),SGS(下)及びN型拡散層61,61aを有している。セレクトゲート電極SGS(下)は、ポリシリコン膜45,50から構成され、セレクトゲート電極SGS(上)は、ポリシリコン膜55,56及びタングステンシリサイド膜57から構成されている。
ドレイン側セレクトゲートトランジスタも、セレクトゲート電極SGD(上),SGD(下)及びN型拡散層61,61bを有している。セレクトゲート電極SGS(下)は、ポリシリコン膜45,50から構成され、セレクトゲート電極SGS(上)は、ポリシリコン膜55,56及びタングステンシリサイド膜57から構成されている。
コントロールゲート電極(ワード線)CG0〜CG15、ソース側セレクトゲート電極SGS(上),SGS(下)及びドレイン側セレクトゲート電極SGD(上),SGD(下)は、ロウ方向に伸び、ビット線BL0〜BLkは、カラム方向に伸びている。
ビット線BL0〜BLkは、例えば、チタンと窒化チタンからなるバリアメタル68と金属膜(例えば、アルミニウム膜)69の積層膜から構成される。ビット線BL0〜BLkは、その直下に形成されるタングステン膜66(66B)からなる配線を介してNANDセルユニットの拡散層(ドレイン)61bに接続されている。タングステン膜66と拡散層61bの間には、例えば、チタンと窒化チタンからなるバリアメタル65(65B)が形成されている。
ダミービット線DUMMYは、ビット線BL0〜BLk間の容量を均一にするために設けられるもので、実際には使用されない。
ソース線SLは、NANDセルユニットの拡散層(ソース)61aに接続されている。ソース線SLは、例えば、チタンと窒化チタンからなるバリアメタル65(65B)とタングステン膜66(66A)の積層膜から構成される。
ソース側及びドレイン側のセレクトゲートトランジスタは、それぞれデータ書き込み時及び消去時に、書き込み及び消去を実行するメモリセルを選択するために設けられている。このため、ソース側及びドレイン側のセレクトゲートトランジスタは、それぞれメモリセルとは異なり、一定の閾値でスイッチング動作するように構成されている。
よって、ソース側及びドレイン側のセレクトゲートトランジスタでは、制御信号は、直接、第一層目のセレクトゲート電極SGS(下),SGD(下)に印加される。具体的には、第二層目のセレクトゲート電極SGS(上),SGD(上)の一部が取り除かれ、その取り除かれた部分には、第一層目のセレクトゲート電極SGS(下),SGD(下)に対するコンタクト領域が形成されている。このコンタクト領域上にはコンタクトホールSS,SDが形成される。
なお、図2及び図3のハッチング部分は、第一層目のセレクトゲート電極SGS(下),SGD(下)が存在する部分を示している。
コンタクト領域(コンタクトホールSS,SD)は、セレクトゲート電極の抵抗を考慮して、セレクトゲート電極が数百本のビット線を跨ぐたびに1つ設けられている。また、例えば、ソース側セレクトゲートトランジスタの第一層目のセレクトゲート電極SGS(下)に対するコンタクト領域は、カラム方向に隣接する二つの第一層目のセレクトゲート電極SGS(下)に共通に設けられ、ドレイン側セレクトゲートトランジスタの第一層目のセレクトゲート電極SGD(下)に対するコンタクト領域は、カラム方向に隣接する二つの第一層目のセレクトゲート電極SGD(下)に別々に設けられている。
ドレイン側セレクトゲートトランジスタに関し、カラム方向に隣接する二つの第一層目のセレクトゲート電極SGD(下)に対するコンタクト領域は、互いに対向しないように(即ち、両セレクトゲート電極SGD(下)のコンタクト領域が接触しないように)交互に配置されている。
ここで、重要な点は、ドレイン側セレクトゲートトランジスタに関し、カラム方向に隣接する二つのセレクトゲート電極SGD(下)のうち、一方のセレクトゲート電極SGD(下)に対するコンタクト領域に対向する部分の他方のセレクトゲート電極SGD(上),SGD(下)が取り除かれている点にある。これにより、両セレクトゲート電極SGD(下)の間隔を狭くしても、一方のセレクトゲート電極SGD(下)に対するコンタクト領域が他方のセレクトゲート電極SGD(上),SGD(下)に接触することがない。
即ち、本例によれば、一方のセレクトゲート電極SGD(上),SGD(下)は、他方のセレクトゲート電極SGD(下)に対するコンタクト領域に対向する部分において切断されていることになる。
そこで、これら切断されたセレクトゲート電極SGD(下)は、上層の配線SDL1又は配線SDL2によって電気的に接続される。配線SDL1,SDL2は、ソース線SLが形成される層と同じ層に形成され、例えば、チタンと窒化チタンからなるバリアメタル65(65C)とタングステン膜66(66C)から構成される。
一方、ソース側セレクトゲートトランジスタのカラム方向に隣接する二つのセレクトゲート電極SGS(下)に対するコンタクト領域は、配線66D,95(コンタクトホールSS1,SS2)を介して、配線SSLに共通に接続されている。
配線66D,SSLは、ソース線SLが形成される層と同じ層に形成され、例えば、チタンと窒化チタンからなるバリアメタル65(65D,65E)とタングステン膜66(66D,66E)から構成される。配線95は、ビット線BL0〜BLkが形成される層と同じ層に形成され、例えば、チタンと窒化チタンからなるバリアメタル68と金属膜(例えば、アルミニウム膜)69から構成される。
図7は、本発明の第2の実施の形態に関わるNAND型フラッシュEEPROMのメモリセルアレイ部の平面パターンの概略を示している。図8は、図7の領域XDを拡大して示し、図9は、図7の領域XSを拡大して示している。
さらに、図10は、NANDセルユニット上に形成される第1の配線層の平面パターンを示し、図11は、図10の第1の配線層上に形成される第2の配線層の平面パターンを示している。
なお、図7のNAND型フラッシュEEPROMのメモリセルアレイ部の断面は、上述の図4と同じである。
シリコン基板10中には、STI(Shallow Trench Isolation)構造の素子分離膜49が形成されている。素子分離膜49に取り囲まれた素子領域には、例えば、16個のメモリセル及び2個のセレクトゲートトランジスタからなるNANDセルユニットが配置されている。
各メモリセルは、フローティングゲート電極FG、コントロールゲート電極(ワード線)CG0〜CG15及びN型拡散層61を有している。フローティングゲート電極FGは、ポリシリコン膜45,50から構成され、コントロールゲート電極(ワード線)CG0〜CG15は、ポリシリコン膜55,56及びタングステンシリサイド膜57から構成されている。
ソース側セレクトゲートトランジスタは、セレクトゲート電極SGS(上),SGS(下)及びN型拡散層61,61aを有している。セレクトゲート電極SGS(下)は、ポリシリコン膜45,50から構成され、セレクトゲート電極SGS(上)は、ポリシリコン膜55,56及びタングステンシリサイド膜57から構成されている。
ドレイン側セレクトゲートトランジスタも、セレクトゲート電極SGD(上),SGD(下)及びN型拡散層61,61bを有している。セレクトゲート電極SGS(下)は、ポリシリコン膜45,50から構成され、セレクトゲート電極SGS(上)は、ポリシリコン膜55,56及びタングステンシリサイド膜57から構成されている。
コントロールゲート電極(ワード線)CG0〜CG15、ソース側セレクトゲート電極SGS(上),SGS(下)及びドレイン側セレクトゲート電極SGD(上),SGD(下)は、ロウ方向に伸び、ビット線BL0〜BLkは、カラム方向に伸びている。
ビット線BL0〜BLkは、例えば、チタンと窒化チタンからなるバリアメタル68と金属膜(例えば、アルミニウム膜)69の積層膜から構成される。ビット線BL0〜BLkは、その直下に形成されるタングステン膜66(66B)からなる配線を介してNANDセルユニットの拡散層(ドレイン)61bに接続されている。タングステン膜66と拡散層61bの間には、例えば、チタンと窒化チタンからなるバリアメタル65(65B)が形成されている。
ダミービット線DUMMYは、ビット線BL0〜BLk間の容量を均一にするために設けられるもので、実際には使用されない。
ソース線SLは、NANDセルユニットの拡散層(ソース)61aに接続されている。ソース線SLは、例えば、チタンと窒化チタンからなるバリアメタル65(65A)とタングステン膜66(66A)の積層膜から構成される。
ソース側及びドレイン側のセレクトゲートトランジスタは、それぞれデータ書き込み時及び消去時に、書き込み及び消去を実行するメモリセルを選択するために設けられている。このため、ソース側及びドレイン側のセレクトゲートトランジスタは、それぞれメモリセルとは異なり、一定の閾値でスイッチング動作するように構成されている。
よって、ソース側及びドレイン側のセレクトゲートトランジスタでは、制御信号は、直接、第一層目のセレクトゲート電極SGS(下),SGD(下)に印加される。具体的には、第二層目のセレクトゲート電極SGS(上),SGD(上)の一部が取り除かれ、その取り除かれた部分には、第一層目のセレクトゲート電極SGS(下),SGD(下)に対するコンタクト領域が形成されている。このコンタクト領域上にはコンタクトホールSS,SDが形成される。
なお、図8及び図9のハッチング部分は、第一層目のセレクトゲート電極SGS(下),SGD(下)が存在する部分を示している。
コンタクト領域(コンタクトホールSS,SD)は、セレクトゲート電極の抵抗を考慮して、セレクトゲート電極が数百本のビット線を跨ぐたびに1つ設けられている。また、ソース側セレクトゲートトランジスタの第一層目のセレクトゲート電極SGS(下)に対するコンタクト領域は、上述の第1の実施の形態とは異なり、カラム方向に隣接する二つの第一層目のセレクトゲート電極SGS(下)に別々に設けられ、ドレイン側セレクトゲートトランジスタの第一層目のセレクトゲート電極SGD(下)に対するコンタクト領域も、カラム方向に隣接する二つのセレクトゲート電極SGD(下)に別々に設けられている。
ドレイン側セレクトゲートトランジスタに関し、カラム方向に隣接する二つの第一層目のセレクトゲート電極SGD(下)に対するコンタクト領域は、互いに対向しないように(即ち、両セレクトゲート電極SGD(下)のコンタクト領域が重ならないように)交互に配置されている。
同様に、ソース側セレクトゲートトランジスタに関し、カラム方向に隣接する二つの第一層目のセレクトゲート電極SGS(下)に対するコンタクト領域も、互いに対向しないように(即ち、両セレクトゲート電極SGS(下)のコンタクト領域が重ならないように)交互に配置されている。
また、ドレイン側セレクトゲートトランジスタに関し、カラム方向に隣接する二つのセレクトゲート電極SGD(下)のうち、一方のセレクトゲート電極SGD(下)に対するコンタクト領域に対向する部分の他方のセレクトゲート電極SGD(上),SGD(下)が取り除かれている。これにより、両セレクトゲート電極SGD(下)の間隔が狭くなっても、一方のセレクトゲート電極SGD(下)に対するコンタクト領域が他方のセレクトゲート電極SGD(上),SGD(下)に接触することがない。
また、ソース側セレクトゲートトランジスタに関し、カラム方向に隣接する二つのセレクトゲート電極SGS(下)のうち、一方のセレクトゲート電極SGS(下)に対するコンタクト領域に対向する部分の他方のセレクトゲート電極SGS(上),SGS(下)が取り除かれている。これにより、両セレクトゲート電極SGS(下)の間隔が狭くなっても、一方のセレクトゲート電極SGS(下)に対するコンタクト領域が他方のセレクトゲート電極SGS(上),SGS(下)に接触することがない。
このように、本例では、ソース側及びドレイン側のセレクトゲート電極は、それぞれ所定箇所で切断されている。
また、こうして切断されたドレイン側のセレクトゲート電極は、上層の配線SDL1又はSDL2によって電気的に接続される。配線SDL1,SDL2は、ソース線SLが形成される層と同じ層に形成され、例えば、チタンと窒化チタンからなるバリアメタル65(65C)とタングステン膜66(66C)から構成される。
一方、ソース側セレクトゲートトランジスタのカラム方向に隣接する二つのセレクトゲート電極SGS(下)に対するコンタクト領域は、配線66D,95(コンタクトホールSS1,SS2)を介して、配線SSLに共通に接続されている。
配線66D,SSLは、ソース線SLが形成される層と同じ層に形成され、例えば、チタンと窒化チタンからなるバリアメタル65(65D,65E)とタングステン膜66(66D,66E)から構成される。配線95は、ビット線BL0〜BLkが形成される層と同じ層に形成され、例えば、チタンと窒化チタンからなるバリアメタル68と金属膜(例えば、アルミニウム膜)69から構成される。
図12及び図13は、本発明の第3の実施の形態に関わるNAND型フラッシュEEPROMのメモリセルアレイ部を示している。本例は、上述の第2の実施の形態の変形例であり、図12は、図10の第1の配線層の平面パターンの変形例であり、図13は、図11の第2の配線層の平面パターンの変形例である。
なお、本例のNAND型フラッシュEEPROMのメモリセルアレイ部の断面は、上述の図4と同じである。
ソース側セレクトゲートトランジスタに関し、カラム方向に隣接する二つのセレクトゲート電極SGS(上),SGS(下)のうち、一方のセレクトゲート電極SGS(上),SGS(下)は、他方のセレクトゲート電極SGS(下)のコンタクト領域に対向する部分で切断されている。
また、切断されたセレクトゲート電極SGS(下)は、コンタクト領域を介し、上層の配線SSL1又はSSL2によって電気的に接続されている。即ち、本例では、上述の第2の実施の形態とは異なり、カラム方向に隣接する二つのセレクトゲート電極SGS(上),SGS(下)がそれぞれ異なる配線SSL1,SSL2に接続されている。
これにより、本例では、一ブロックごとに、NANDセルユニットのソース側及びドレイン側のセレクトゲートトランジスタのオン・オフを制御することが可能になる。
なお、配線SSL1,SSL2は、ソース線SLが形成される層と同じ層に形成され、例えば、チタンと窒化チタンからなるバリアメタル65(65E)とタングステン膜66(66E)から構成される。
上述の第1乃至第3の実施の形態に関わるNAND型フラッシュEEPROMのメモリセルアレイ部のパターンによれば、第一に、カラム方向に隣接する二つのセレクトゲート電極に関し、両セレクトゲート電極のコンタクト領域は、互いに対向しないように配置されている。また、一方のセレクトゲート電極は、他方のセレクトゲート電極のコンタクト領域に対向する部分で切断されている。
よって、カラム方向に隣接する二つのセレクトゲート電極のゲート領域(コンタクト領域以外のライン状の領域)の間隔を、コンタクト領域のサイズに関係なく狭めることができる。
具体的には、図14に示すように、フォトリソグラフィ工程で加工が可能な最小の幅をnとし(例えば、コントロールゲート電極の間隔はnに設定される)、コンタクト領域がセレクトゲート電極SGD(下)のゲート領域からカラム方向に突出している部分の長さをhとし、セレクトゲート電極SGD(下)のコンタクト領域とこれに隣接するコントロールゲート電極CG0の間隔をmとすると、カラム方向に隣接する二つのセレクトゲート電極のゲート領域同士の間隔pは、原則的にコンタクト領域のサイズに関係なく、最小値nまで狭めることができる(但し、n<mを満たす必要がある)。
その結果、メモリセルアレイ部のカラム方向のサイズを従来に対し9〜10%縮小することが可能になり、メモリセルアレイ部の記憶容量の増大(面積を固定した場合)や、メモリセルアレイ部の面積縮小(記憶容量を固定した場合)などに貢献することができる。
また、複数箇所で切断されたセレクトゲート電極(第一層目)は、コンタクト領域を介して上層の配線により互いに接続される。この配線を、低抵抗材料、例えば、チタンと窒化チタンからなるバリアメタルとタングステン膜により構成すれば、セレクトゲート電極の低抵抗化にも貢献できる。
第二に、第一層目のセレクトゲート電極に対するコンタクト領域が形成される部分においては、第二層目のセレクトゲート電極が取り除かれているが、この第二層目のセレクトゲート電極のコンタクト領域の近傍のパターンは、カラム方向の長さrがセレクトゲート電極のゲート長gよりも大きくなっている(例えば、カラム方向に90°に折り曲がっている)。また、当然に、第二層目のセレクトゲート電極の直下には、第一層目のセレクトゲート電極が存在する。
よって、例えば、図15に示すように、第一層目のセレクトゲート電極のコンタクト領域のパターニング時に、フォトリソグラフィ工程でのレジストの合せずれが生じても、第一層目のセレクトゲート電極のコンタクト領域とゲート領域の接続箇所(太い線で示す)が狭くなることはなく、第一層目のセレクトゲート電極の抵抗値が増大しない。
次に、上述したNAND型フラッシュEEPROMのメモリセルアレイ部の製造方法について説明する。
まず、図16に示すように、例えば、熱酸化により、p型シリコン基板40上に厚さ約10nmのシリコン酸化膜41aを形成する。
次に、図17に示すように、n−ウェル形成用のマスクを用いて、シリコン基板40中にn型不純物(例えば、リン(P))をイオン注入し、n−ウェル領域42を形成する。ここで、n−ウェル領域42の形成は、例えば、3段階のイオン注入により実現する。即ち、第1段階では、例えば、1.5[MeV]の加速エネルギー、4.0×1012cm−2のドーズ量で、リンをシリコン基板中にイオン注入し、第2段階では、例えば、750[KeV]の加速エネルギー、8.0×1012cm−2のドーズ量で、リンをシリコン基板中にイオン注入し、第3段階では、例えば、150[KeV]の加速エネルギー、1.0×1012cm−2のドーズ量で、リンをシリコン基板中にイオン注入する。
また、p−ウェル形成用のマスクを用いて、シリコン基板40中にp型不純物(例えば、ホウ素(B))をイオン注入し、p−ウェル領域43を形成する。ここで、p−ウェル領域43の形成は、例えば、2段階のイオン注入により実現する。即ち、第1段階では、例えば、400[KeV]の加速エネルギー、4.0×1013cm−2のドーズ量で、ホウ素をシリコン基板中にイオン注入し、第2段階では、例えば、200[KeV]の加速エネルギー、1.0×1012cm−2のドーズ量で、ホウ素をシリコン基板中にイオン注入する。
また、p−ウェル領域43中には、p−ウェル領域43よりも不純物濃度が高いp−フィールド領域44が形成される。この後、シリコン酸化膜41aは、除去される。
次に、図18に示すように、温度約750℃の酸素雰囲気中において熱酸化を行い、シリコン基板40上に厚さ約8nmのシリコン酸化膜41を形成する。また、例えば、CVD法を用いて、シリコン酸化膜41上に、n型不純物(例えば、リン)を約2×1020cm−3含む厚さ約60nmのn型ポリシリコン膜45を形成する。
この後、さらに、例えば、CVD法を用いて、ポリシリコン膜45上に厚さ約150nmのシリコン窒化膜46を形成する。続けて、例えば、CVD法を用いて、シリコン窒化膜46上に厚さ約100nmのシリコン酸化膜47を形成する。
次に、図19に示すように、PEP(写真蝕刻工程)により、シリコン酸化膜47上にレジストパターンを形成する。このレジストパターンをマスクにして、RIE(反応性イオンエッチング)法により、シリコン酸化膜47をエッチングする。また、シリコン酸化膜47をマスクにして、RIE法により、シリコン窒化膜46をエッチングした後、シリコン酸化膜47を除去する。
この後、シリコン窒化膜46をマスクにして、RIE法により、ポリシリコン膜45及びシリコン酸化膜41を順次エッチングする。また、シリコン窒化膜46をマスクにしてシリコン基板40をエッチングし、シリコン基板40に、底部がp−フィールド領域44に達するトレンチ48を形成する。
次に、図20に示すように、例えば、CVD法を用いて、シリコン窒化膜46上に、トレンチ48を完全に満たすような厚さ約820nmのTEOS膜49を形成する。この後、CMP(化学的機械的研磨)法を用いて、TEOS膜49を研磨し、トレンチ48内のみにTEOS膜49を残存させ、STI(Shallow Trench Isolation)構造を完成させる。
なお、シリコン窒化膜46は、CMP時のエッチングストッパとして機能するため、TEOS膜49の表面は、シリコン窒化膜46の表面にほぼ一致している(一般には、TEOS膜49の表面は、シリコン窒化膜46の表面よりも少し低くなる)。この後、シリコン窒化膜46は、除去される。
次に、図21に示すように、例えば、CVD法を用いて、ポリシリコン膜45上に、n型不純物(例えば、リン)を約2×1020cm−3含む厚さ約100nmのn型ポリシリコン膜50を形成する。
次に、図22に示すように、例えば、CVD法により、ポリシリコン膜50上に厚さ約200nmのシリコン窒化膜51を形成する。また、このシリコン窒化膜51をパターニングし、ソース側及びドレイン側のセレクトゲートトランジスタが形成される領域を除き、シリコン窒化膜51にカラム方向に延在するスリットを形成する。なお、スリットの幅(ロウ方向の幅)は、200〜300nmである。
さらに、CVD法により、シリコン窒化膜51上に厚さ約80nmのシリコン窒化膜52を形成する。このシリコン窒化膜52をRIEによりエッチングすると、シリコン窒化膜52は、シリコン窒化膜51のスリットの側壁のみに残存する。
この後、シリコン窒化膜51,52をマスクにして、RIEによりポリシリコン膜50をエッチングすると、図23に示すように、ポリシリコン膜50には、スリット状の開口53が形成される。ここで、開口53の幅(ロウ方向の幅)は、STI構造を実現するTEOS膜49の幅(ロウ方向の幅)よりも狭くなっているため、フローティングゲートとなるポリシリコン膜45,50は、ウイング状となっている。
なお、この後、シリコン窒化膜51,52は、除去される。
次に、図24に示すように、ポリシリコン膜50上に絶縁膜54を形成する。この絶縁膜54は、例えば、厚さ約5nmのシリコン酸化膜、厚さ約8nmのシリコン窒化膜、厚さ約5nmのシリコン酸化膜から構成される(いわゆるONO膜)。また、例えば、CVD法により、絶縁膜54上に、約3.6×1020cm−3のn型不純物(例えば、リン)を含む厚さ約200nmのポリシリコン膜55を形成する。
次に、図25に示すように、例えば、CVD法を用いて、ポリシリコン膜55上に、n型不純物を含んだ厚さ約100nmのポリシリコン膜56を形成する。また、例えば、CVD法を用いて、ポリシリコン膜56上に厚さ約100nmのタングステンシリサイド(WSi)膜57を形成する。続けて、CVD法により、タングステンシリサイド膜57上に厚さ約280nmのシリコン窒化膜58を形成する。また、CVD法により、シリコン窒化膜58上に厚さ約50nmのシリコン酸化膜(TEOS膜)59を形成する。
この後、PEP(写真蝕刻工程)により、シリコン酸化膜59上にレジストパターンを形成し、このレジストパターンをマスクにしてRIEによりシリコン酸化膜59をエッチングする。また、シリコン酸化膜59をマスクにして、RIEによりシリコン窒化膜58をエッチングした後、シリコン酸化膜59は、除去される。
次に、図26乃至図28に示すように、パターニングされたシリコン窒化膜58をマスクにして、RIEにより、タングステンシリサイド膜57、ポリシリコン膜56,55を順次エッチングする。これにより、ロウ方向に伸びるコントロールゲート電極CG0〜CG15及びセレクトゲート電極SGS(上),SGD(上)が完成する。
ここで、セレクトゲート電極SGS(上),SGD(上)については、コンタクト領域を配置する部分が除去され、かつ、その部分においてカラム方向に90°に折り曲がったパターンで形成される。また、コンタクト領域を配置する部分においては、隣りのセレクトゲート電極SGS(上),SGD(上)についても取り除かれる。
次に、図29乃至図33に示すように、PEPにより、コンタクト領域を配置する部分にレジストパターン90を形成する。このレジストパターン90及びシリコン窒化膜58をマスクにして、RIEにより、絶縁膜54、ポリシリコン膜50,45を順次エッチングする。これにより、ロウ方向に伸びるフローティングゲート電極FGと、セレクトゲート電極SGS(下),SGD(下)(ゲート領域及びコンタクト領域)が完成する。この後、レジストパターン90は、除去される。
次に、図34に示すように、シリコン窒化膜58(コントロールゲート電極及びセレクトゲート)をマスクにして、セルフアラインにより、p−ウェル領域43にn型不純物(リン又はヒ素)をイオン注入し、n型拡散層61,61a,61bを形成する。なお、拡散層61aは、NANDセルユニットのソースとなり、拡散層61bは、NANDセルユニットのドレインとなる。
また、例えば、CVD法を用いて、コントロールゲート電極CG0〜CG15、セレクトゲート電極SGS,SGD及びフローティングゲート電極FGの側壁に、スペーサとして、厚さ約60nmのシリコン窒化膜60を形成する。
次に、図35に示すように、シリコン窒化膜60上に厚さ約1.45μmのBPSG膜62を形成する。また、CMP法を用いて、BPSG膜62を約0.4μm研磨し、BPSG膜62の表面を平坦にする。
次に、図36乃至図42に示すように、BPSG膜62上にエッチングストッパとしてのシリコン窒化膜91を形成する。続けて、シリコン窒化膜91上にTEOS膜64を形成する。
また、PEPによりレジストパターンを形成する。このレジストパターンをマスクにして、RIEによりTEOS膜64をエッチングし、TEOS膜64に配線溝を形成する。この時、シリコン窒化膜91は、RIEにおけるエッチングストッパとして機能する。この後、レジストパターンが除去される。
再び、PEPによりレジストパターンを形成する。このレジストパターンをマスクにして、RIEにより、BPSG膜62、シリコン窒化膜60及びシリコン酸化膜41に、拡散層(ソース)61a、拡散層(ドレイン)61bに達するコンタクトホールS,Dを形成する。同時に、このRIEにより、第一層目のセレクトゲート電極SGS(下),SGD(下)のコンタクト領域に達するコンタクトホールSS,SDを形成する。この後、レジストパターンが除去される。
この後、配線溝の内面及びコンタクトホールの内面に、例えば、チタンと窒化チタンの積層からなるバリアメタル65A〜65Eを形成する。また、TEOS膜64上に、配線溝及びコンタクトホールを完全に満たすタングステン膜66A〜66Eを形成する。このタングステン膜66A〜66Eを、CMP法により研磨し、配線溝及びコンタクトホール内のみに残すと、NANDセルユニットのソースに接続されるソース配線SL、NANDセルユニットのドレインに接続される配線65B,66B、ドレイン側セレクトゲート電極SGD(下)に接続される配線SDL、及びその他の配線65D,66D,SSLが形成される。
次に、図43乃至図45に示すように、TEOS膜64上にTEOS膜92を形成する。TEOS膜92上にエッチングストッパとしてのシリコン窒化膜93を形成する。続けて、シリコン窒化膜93上にTEOS膜94を形成する。
また、PEPによりレジストパターンを形成する。このレジストパターンをマスクにして、RIEによりTEOS膜94をエッチングし、TEOS膜94に、ビット線やダミービット線などのための配線溝を形成する。この時、シリコン窒化膜93は、RIEにおけるエッチングストッパとして機能する。この後、レジストパターンが除去される。
再び、PEPによりレジストパターンを形成する。このレジストパターンをマスクにして、RIEにより、シリコン窒化膜93及びTEOS膜92に、配線65B,66Bに達するコンタクトホールB及びその他のコンタクトホールSS1,SS2を形成する。この後、レジストパターンが除去される。
この後、配線溝の内面及びコンタクトホールの内面に、例えば、チタンと窒化チタンの積層からなるバリアメタル68を形成する。また、TEOS膜94上に、配線溝及びコンタクトホールを完全に満たす金属膜(例えば、アルミニウム膜)69を形成する。この金属膜69を、CMP法により研磨し、配線溝及びコンタクトホール内のみに残すと、複数のビット線BL、及びソース側セレクトゲート電極SGS(下)を配線SSLに接続するための配線95が形成される。
なお、これらの配線上には、シリコン窒化膜からなるパッシベーション膜が形成される。
以上の製造工程により、NAND型フラッシュEEPROMが完成する。
以上、説明したように、本発明の不揮発性半導体メモリによれば、次のような効果を奏する。
第一に、カラム方向に隣接する二つのセレクトゲート電極(ソース側、ドレイン側)に関し、両セレクトゲート電極のコンタクト領域は、互いに対向しないように配置されている。また、一方のセレクトゲート電極は、他方のセレクトゲート電極のコンタクト領域に対向する部分で切断されている。
よって、カラム方向に隣接する二つのセレクトゲート電極のゲート領域(コンタクト領域以外のライン状の領域)の間隔を、コンタクト領域のサイズに関係なく狭めることができ、メモリセルアレイ部の記憶容量の増大や、メモリセルアレイ部の面積縮小などに貢献できる。
また、複数箇所で切断されたセレクトゲート電極(第一層目)は、コンタクト領域を介して上層の配線により互いに接続される。この配線を、低抵抗材料、例えば、チタンと窒化チタンからなるバリアメタルとタングステン膜により構成すれば、セレクトゲート電極の低抵抗化にも貢献できる。
第二に、第一層目のセレクトゲート電極に対するコンタクト領域が形成される部分においては、第二層目のセレクトゲート電極が取り除かれているが、この第二層目のセレクトゲート電極のコンタクト領域近傍のパターンは、カラム方向の長さrがセレクトゲート電極のゲート長gよりも大きくなっている(例えば、カラム方向に90°に折り曲がっている)。また、当然に、第二層目のセレクトゲート電極の直下には、第一層目のセレクトゲート電極が存在する。
よって、第一層目のセレクトゲート電極のコンタクト領域のパターニング時に、フォトリソグラフィ工程でのレジストの合せずれが生じても、第一層目のセレクトゲート電極のコンタクト領域とゲート領域の接続箇所が狭くなることはなく、第一層目のセレクトゲート電極の抵抗値が増大しない。
本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。
10,40:シリコン基板、11:素子分離膜、12:n型拡散層、12a:ソース拡散層、12b:ドレイン拡散層、13:ゲート絶縁膜、14:フローティングゲート電極、15:絶縁膜(ONO膜)、16:ポリシリコン膜、17:シリコン窒化膜(マスク材)、18A,18B:レジストパターン、19:BPSG膜、20,35,91,93:シリコン窒化膜(エッチングストッパ)、21,34,36:TEOS膜、22A〜22F,37A,70A:配線溝、23A〜23F,37B,70B:コンタクトホール、24,26,28,30,32,38,65,68,71:バリアメタル(Ti/TiN)、25,27,29,31,33:タングステン膜、39、69,72:金属膜、42:n−ウェル領域、43:p−ウェル領域、44:p−フィールド領域、45,50,55,56,63:ポリシリコン膜、46,51,52,58,60:シリコン窒化膜、47,59:シリコン酸化膜、48:トレンチ、49:素子分離膜(STI)、64,92,94:TEOS膜、53:スリット、54:絶縁膜(ONO膜)、57:タングステンシリサイド膜、61:n型拡散層、61a:ソース拡散層、61b:ドレイン拡散層、62:BPSG膜、66,67:タングステン膜、95:配線、CG0〜CG15:コントロールゲート電極、SGS(下):第一層目のソース側セレクトゲート電極、SGD(下):第一層目のドレイン側セレクトゲート電極、SGS(上):第二層目のソース側セレクトゲート電極、SGD(上):第二層目のドレイン側セレクトゲート電極、S,D,SS,SD,B,SS1,SS2:コンタクトホール、BL0〜BLk,BLi:ビット線、SL:ソース線、SSL,SSL1,SSL2:ソース側セレクトゲート電極に接続される配線、SDL1,SDL2:ドレイン側セレクトゲート電極に接続される配線。