JP5295623B2 - 半導体メモリ装置及びその製造方法 - Google Patents
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Description
本発明は、半導体メモリ装置のワード線の端部の下地構造に関する。
近年、ＮＡＮＤ型不揮発性半導体メモリ装置のような半導体メモリにおいては、大容量化に伴い、ライン＆スペース構造を有するワード線（コントロールゲート線）の間隔が狭くなっている。このため、ワード線の間に絶縁材料が完全に満たされず、ワード線間にボイドが形成され易い状況となっている。このボイドは、ワード線に沿って、ワード線の端部まで延在することがある。
ワード線の端部は、ワード線に対してそれぞれコンタクトホールを設けるエリアを確保するためにワード線間の距離が広がる構造となっている。
例えば、各々のワード線の先端の位置は、ワード線が延びる方向に少しずつずれ、ワード線の端部のパターンは、全体として、片刃形状、又は、両刃形状となる。また、ワード線の端部には、フリンジが形成される。
このため、ワード線の端部においてボイドに開口が形成されることがある。
一方、従来、ＮＡＮＤ型やＮＯＲ型不揮発性メモリ装置においては、ワード線の上部をタングステンシリサイド(WSi)で構成してワード線の低抵抗化を図っていたが、近年、更なる低抵抗化のために、例えば、コバルトを用いたシリサイド構造が採用され出した（例えば、特許文献１参照）。
コバルトを用いたシリサイド構造の形成は、従来のタングステンシリサイドの形成とは異なり、導電性ポリシリコン膜上にコバルト金属を堆積し、熱処理にてコバルト金属とポリシリコン膜とを反応させてシリサイドを形成し、未反応のコバルト金属をウェットエッチングで除去する、という工程を用いる。
ここで、ボイドに開口が形成されていると、ウェットエッチング時に生成される金属シリサイドの溶解液が、その開口を介してボイド内に流入し、ボイド内に残留する。
ボイド内に残留した金属シリサイドの溶解液は、例えば、それを挟み込む２本のワード線の間に高電圧が印加されたとき、金属イオンとなって絶縁膜内を移動し、これら２本のワード線を短絡させる。
従って、半導体メモリ装置の信頼性の向上のためには、このような現象を防止する新技術を開発しなければならない。
特開２００７−７３８８７号公報
本発明は、金属シリサイドの溶解液をワード線間に残留させないためのワード線の端部の下地構造を提案する。
本発明の例に係る半導体メモリ装置は、ライン＆スペース構造を構成する第１アクティブエリア及び第１素子分離エリアを有し、前記第１アクティブエリア内にフローティングゲート電極及びコントロールゲート電極を有する第１及び第２メモリセルを備えるメモリセルアレイエリアと、前記メモリセルアレイエリアに隣接し、第２アクティブエリアを有するワード線コンタクトエリアと、前記第１及び第２メモリセルの前記コントロールゲート電極としてそれぞれ機能し、前記メモリセルアレイエリア及び前記ワード線コンタクトエリアに跨って配置される金属シリサイド構造の第１及び第２ワード線と、前記ワード線コンタクトエリア内の前記第１及び第２ワード線にそれぞれ対応して設けられる第１及び第２コンタクトホールと、前記第１及び第２コンタクトホールを介して前記第１及び第２ワード線の一端に接続されるワード線ドライバとを備え、前記第２アクティブエリア内において、前記第１及び第２ワード線の直下にダミーゲート電極が配置され、前記第１及び第２ワード線の側面は、前記第１及び第２ワード線間のスペースを満たす第１絶縁膜と、前記第１絶縁膜上の第２絶縁膜とにより覆われ、前記第１絶縁膜の最も高い部分は、前記第１及び第２ワード線の上面よりも低く、前記第１及び第２ワード線の下面よりも高い位置に存在し、前記第１絶縁膜は、前記第１及び第２アクティブエリア内で、上部が開口されたボイドを有している。
本発明の例に係る半導体メモリ装置は、第１エリア及び前記第１エリアに隣接する第２エリアを有し、前記第１エリア内で第１方向に延びる第１素子分離エリア、前記第１エリア内で前記第１素子分離エリアによって区画される第１アクティブエリア、前記第２エリア内で前記第１方向に延びる第２素子分離エリア、及び、前記第２エリア内で前記第２素子分離エリアによって区画される第２アクティブエリアを含む半導体基板と、前記第１エリアから前記第２エリアまで延び、互いに平行に配置され、前記第１方向に直交する第２方向に沿って配置され、ポリシリコン膜と前記ポリシリコン膜上の金属シリサイド膜とを含む複数のワード線と、前記第１アクティブエリアと前記複数のワード線との間に配置されるフローティングゲート電極と、前記第２アクティブエリアと前記複数のワード線との間に配置されるダミーゲート電極と、前記第１アクティブエリア上、前記第２アクティブエリア上、前記第１素子分離エリア上、及び、前記第２素子分離エリア上の前記複数のワード線の間に配置され、前記複数のワード線の上面よりも低く、かつ、前記複数のワード線の下面よりも高い範囲で規定される上部にボイドを有する第１絶縁膜と、前記第１絶縁膜上に配置される第２絶縁膜とを備える。
本発明の例に係る半導体メモリ装置の製造方法は、第１エリア及び前記第１エリアに隣接する第２エリアを有し、前記第１エリア内で第１方向に延びる第１素子分離エリア、前記第１エリア内で前記第１素子分離エリアによって区画される第１アクティブエリア、前記第２エリア内で前記第１方向に延びる第２素子分離エリア、及び、前記第２エリア内で前記第２素子分離エリアによって区画される第２アクティブエリアを含む半導体基板を有する半導体メモリ装置に適用され、前記第１アクティブエリア内及び前記第２アクティブエリア内の前記半導体基板上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に第１ポリシリコン膜を形成し、前記第１ポリシリコン膜上にゲート間絶縁膜を形成し、前記ゲート間絶縁膜上に第２ポリシリコン膜を形成し、前記第１ポリシリコン膜、前記第２ポリシリコン膜、及び、前記ゲート間絶縁膜をエッチングし、前記第１エリア内に、フローティングゲート電極、前記ゲート間絶縁膜、及び、ワード線としてのコントロールゲート電極から構成される複数の第１ゲート電極構造を形成し、前記第２エリア内に、ダミーゲート電極、前記ゲート間絶縁膜、及び、前記ワード線としてのコントロールゲート電極から構成される複数の第２ゲート電極構造を形成し、前記第１エリア内の前記複数の第１ゲート電極構造の間、及び、前記第２エリア内の前記複数の第２ゲート電極構造の間に、前記ワード線の上面よりも低く、かつ、前記ワード線の下面よりも高い範囲で規定される上部にボイドを有する第１絶縁膜を形成し、前記第１絶縁膜をエッチングし、前記ワード線としてのコントロールゲート電極の上面及び側面を露出させ、前記コントロールゲート電極としての前記第２ポリシリコン膜上に金属シリサイド膜を形成し、前記第１絶縁膜上に第２絶縁膜を形成し、前記第１及び第２アクティブエリア内の前記ボイドの上部は、前記第１絶縁膜をエッチングするステップにおいて開口される。
本発明によれば、金属シリサイドの溶解液がワード線間に残留することがない。
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
１． 概要
本発明の例では、金属シリサイド構造のワード線を有する半導体メモリ装置において、ワード線コンタクトエリア内におけるワード線の直下にアクティブエリアを配置することにより、金属シリサイドの溶解液がワード線間に残留することを防止する。
本発明の例では、金属シリサイド構造のワード線を有する半導体メモリ装置において、ワード線コンタクトエリア内におけるワード線の直下にアクティブエリアを配置することにより、金属シリサイドの溶解液がワード線間に残留することを防止する。
即ち、図１及び図２に示すように、ワード線コンタクトエリア内にアクティブエリアＡＡを配置することが本発明のポイントである。ワード線コンタクトエリアは、アクティブエリアＡＡのみを含んでいてもよいし、アクティブエリアＡＡと素子分離絶縁層（素子分離エリア）ＳＴＩとを含んでいてもよい。
具体的には、ワード線コンタクトエリア内におけるワード線ＷＬの直下に、ライン＆スペース構造を構成するアクティブエリアとは異なるアクティブエリアを配置する。また、メモリセルアレイエリアとワード線コンタクトエリアの境界からワード線コンタクトエリア内のワード線ＷＬの先端まで、ワード線ＷＬの直下に、ライン＆スペース構造を構成するアクティブエリア及び素子分離エリアを配置する。
ここで、ワード線コンタクトエリアとは、図１及び図２に示すように、ワード線ドライバをワード線ＷＬの一端に接続するためのコンタクトホールＣＨが設けられるエリアのことである。また、アクティブエリアＡＡとは、素子分離絶縁層ＳＴＩが形成される素子分離エリア以外のエリアのことである。
２． 原理
ボイドが形成され易い状況は、ワード線コンタクトエリア以外のエリア、例えば、メモリセルアレイエリア内においても同じである。
ボイドが形成され易い状況は、ワード線コンタクトエリア以外のエリア、例えば、メモリセルアレイエリア内においても同じである。
そこで、まず、メモリセルアレイエリア内の複数のワード線間に生じるボイドについて検証したところ、アクティブエリア上のボイドは、素子分離絶縁層上のボイドよりも高い位置に形成される、という現象を見出した。
この場合、仮に、アクティブエリア上のボイドの上部を開口したとすると、素子分離絶縁層上のボイドの上部を開口しなくても、両者は互いに絶縁膜内で繋がっているため、ワード線に沿ったボイド全体としては、ボイドの上部が定期的に開口された状態となることが容易に理解できる。
従って、この原理をワード線コンタクトエリア内の複数のワード線の下地構造に適用すれば、金属シリサイドの溶解液がボイド内に流入したとしても、ボイドの上部が開口されているため、金属シリサイドの溶解液は、その開口から外部に流出され、ボイド内に残留することはない。
尚、ボイドに対する開口は、定期的である必要はない。
ここで、ワード線間のボイドは、絶縁膜により満たせば、最終的な構造としては残らないし、また、ボイド上に絶縁膜を再び形成すれば、ボイドの上部が開口されていたか否か判別することは難しい。
このようなことから、本発明では、ワード線間にボイドが形成されたとしても、製造工程の途中で、ボイドの上部を開口することにより、ワード線間に金属シリサイドの溶解液を残留させないためのワード線の端部の下地構造を提案する。
即ち、本発明では、上述の概要で説明したように、ワード線コンタクトエリア内におけるワード線の直下にもアクティブエリアを配置する。
アクティブエリア上のボイドは、素子分離絶縁層上のボイドよりも高い位置に形成されるため、上述の原理により、本発明の課題は解消される。
３． 実施の形態
ＮＡＮＤ型フラッシュメモリを例に本発明の実施の形態を説明する。
ＮＡＮＤ型フラッシュメモリを例に本発明の実施の形態を説明する。
(1) 第１実施の形態
第１実施の形態は、ワード線コンタクトエリア内におけるワード線の直下に、ライン＆スペース構造を構成するアクティブエリアとは異なるアクティブエリアを配置するワード線の端部の下地構造に関する。
第１実施の形態は、ワード線コンタクトエリア内におけるワード線の直下に、ライン＆スペース構造を構成するアクティブエリアとは異なるアクティブエリアを配置するワード線の端部の下地構造に関する。
A. レイアウト
図３は、ＮＡＮＤ型フラッシュメモリのワード線の端部のレイアウトを示している。
図３は、ＮＡＮＤ型フラッシュメモリのワード線の端部のレイアウトを示している。
メモリセルアレイエリア内には、ライン＆スペース構造のアクティブエリアＡＡと素子分離絶縁層（素子分離エリア）ＳＴＩとが配置される。アクティブエリアＡＡ及び素子分離絶縁層ＳＴＩは、共に、カラム方向に延びる。
ワード線コンタクトエリア内のメモリセルアレイエリアに近接する部分には、メモリセルアレイエリアと同様に、カラム方向に延びるライン＆スペース構造のアクティブエリアＡＡ及び素子分離絶縁層ＳＴＩが配置される。
但し、ワード線コンタクトエリア内のアクティブエリアＡＡ及び素子分離絶縁層ＳＴＩのロウ方向の幅は、メモリセルアレイエリア内におけるそれよりも広い。
ここで、アクティブエリアＡＡ及び素子分離絶縁層ＳＴＩのロウ方向の幅を、ライン＆スペース構造の端部で順次広くしていくパターンは、フォトリソグラフィによる転写パターンの乱れを少なくする技術として採用される。
複数のワード線ＷＬ１，・・・ＷＬ８及びセレクトゲート線ＳＧＳ，ＳＧＤは、メモリセルアレイエリア及びワード線コンタクトエリアに跨って配置される。
複数のワード線ＷＬ１，・・・ＷＬ８及びセレクトゲート線ＳＧＳ，ＳＧＤは、ロウ方向に延び、金属シリサイド構造を有する。複数のワード線ＷＬ１，・・・ＷＬ８には、フリンジＦが付加され、ワード線ドライバとワード線とを接続するためのコンタクトホールＣＨがフリンジＦ上に配置される。
そして、ワード線コンタクトエリア内には、ライン＆スペース構造のアクティブエリアとは異なるアクティブエリアＡＡが配置される。
このアクティブエリアＡＡは、複数のワード線ＷＬ１，・・・ＷＬ８に対するコンタクトホールＣＨが配置されるエリアを包含する。
尚、フリンジＦを省略し、コンタクトホールＣＨを、ワード線ＷＬ１，・・・ＷＬ８上に直接配置してもよい。
このように、ワード線コンタクトエリア内にアクティブエリアＡＡを配置するレイアウトを採用すれば、複数のワード線ＷＬ１，・・・ＷＬ８間のボイドの上部を開口することが可能になる。このため、複数のワード線ＷＬ１，・・・ＷＬ８のシリサイド化後の未反応金属の除去時に、金属シリサイドの溶解液がワード線ＷＬ１，・・・ＷＬ８間に残留することがない。
B. 断面構造
図４は、図３のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線及びＥ−Ｅ線に沿う断面をそれぞれ示している。
図４は、図３のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線及びＥ−Ｅ線に沿う断面をそれぞれ示している。
半導体基板１１上にはＳＴＩ(shallow trench isolation)構造の素子分離絶縁層１２が配置される。素子分離絶縁層１２が配置される素子分離エリア以外のエリアは、アクティブエリアＡＡとなる。
メモリセルアレイエリア内の半導体基板１１内には、ソース／ドレイン拡散層１３が配置される。ここで、拡散層は、ワード線コンタクトエリア内の半導体基板１１内にも形成されるが、この拡散層にビット線コンタクトが接続されることはない。
メモリセルアレイエリア内において、ソース／ドレイン拡散層１３間のチャネルエリア上には、ゲート絶縁膜（トンネル酸化膜）１４を介してフローティングゲート電極１５が配置される。フローティングゲート電極１５は、例えば、不純物を含んだ導電性ポリシリコン膜から構成される。
同様に、ワード線コンタクトエリア内において、半導体基板１１上には、ゲート絶縁膜１４を介してダミーゲート電極１５ａが配置される。ワード線コンタクトエリア内のダミーゲート電極１５ａは、フローティングゲート電極として機能しない。
フローティングゲート電極１５上及びダミーゲート電極１５ａ上には、ゲート間絶縁膜（ブロック絶縁膜）１６を介してコントロールゲート電極１７，１８が配置される。コントロールゲート電極は、例えば、不純物を含んだ導電性ポリシリコン膜１７と、導電性ポリシリコン膜１７よりも低抵抗の金属シリサイド膜１８とから構成される。
フローティングゲート電極１５及びコントロールゲート電極１７，１８からなるスタックゲート構造の間のスペース、及び、ダミーゲート電極１５ａ及びコントロールゲート電極１７，１８からなるスタックゲート構造の間のスペースには、絶縁膜１９，２０が満たされている。
ここで、ワード線としてのコントロールゲート電極１７，１８の間の絶縁膜１９には、ボイド２２Ａ，２２Ｂ，２２Ｃが形成される。
このボイド２２Ａ，２２Ｂ，２２Ｃは、積極的に形成するものではなく、ワード線としてのコントロールゲート電極１７，１８の間のスペースの幅が狭くなることにより、付随的に形成されるものである。
本発明では、ワード線としてのコントロールゲート電極１７，１８の間のスペースに２つの絶縁膜１９，２０を満たしている。これら２つの絶縁膜１９，２０は、同じ材料であっても、異なる材料であっても、どちらでもよい。
重要な点は、絶縁膜１９の最も高い部分が、コントロールゲート電極１７，１８の上面よりも低く、コントロールゲート電極１７，１８の下面よりも高い位置に存在することにある。その結果、アクティブエリアＡＡ上のボイド２２Ａ，２２Ｃの上部が開口される。
但し、素子分離絶縁層１２上のボイド２２Ｂは、コントロールゲート電極１７，１８間のスペースの深い位置に形成されるため、その上部が開口されることはない。
ここで、本発明では、素子分離絶縁層１２上のボイド２２Ｂの上部が開口されるまで、絶縁膜１９の上面を低くしない。
なぜなら、絶縁膜１９の上面を低い位置に設定し過ぎると、絶縁膜２０を形成するときに、絶縁膜２０に再びボイドが形成されてしまうからである。
また、素子分離絶縁層１２上のボイド２２Ｂは、アクティブエリアＡＡ上のボイド２２Ｃと繋がっているため、アクティブエリアＡＡ上のボイド２２Ａ，２２Ｃの上部を開口すれば足りるからである。
さらに、後述する製造方法で説明するように、本発明では、絶縁膜１９を形成した後に金属シリサイド膜１８を形成するプロセスを採用するからである。この場合、金属シリサイド膜１８の下面は、絶縁膜１９の最も高い部分と同じ、又は、それよりも低い位置に形成される。
尚、本発明では、素子分離絶縁層１２上のボイド２２Ｂを積極的に開口しないが、たまに、ボイド２２Ｂがコントロールゲート電極１７，１８間のスペースの浅い位置に形成される場合があり、そのような場合には、ボイド２２Ｂの上部が開口されていても全く構わない。
このような構造によれば、仮に、ワード線のシリサイド化後の未反応金属の除去時に金属シリサイド膜１８の溶解液がボイド２２Ａ，２２Ｂ，２２Ｃ内に流入したとしても、その時点では、ボイド２２Ａ，２２Ｃに開口が存在するため、金属シリサイドの溶解液がボイド２２Ａ，２２Ｂ，２２Ｃ内に残留することはない。
C. 製造方法
図５乃至図１１は、図３及び図４のＮＡＮＤ型フラッシュメモリの製造方法の例を示している。これら図において、各断面は、図３の破断線に対応する。
図５乃至図１１は、図３及び図４のＮＡＮＤ型フラッシュメモリの製造方法の例を示している。これら図において、各断面は、図３の破断線に対応する。
まず、図５に示すように、熱酸化法により、半導体基板（例えば、シリコン基板）１１上に、例えば、シリコン酸化膜１４’を形成する。また、ＣＶＤ法により、シリコン酸化膜１４’上に、不純物を含んだ導電性ポリシリコン膜１５’を形成する。
また、半導体基板１１、シリコン酸化膜１４’及び導電性ポリシリコン膜１５’にカラム方向に延びるライン＆スペースパターンの溝を形成する。
そして、この溝を満たすシリコン酸化膜を形成する。シリコン酸化膜は、ＣＶＤ法によって形成してもよいし、塗布型酸化膜を用いてもよい。
また、ＣＭＰ法により、このシリコン酸化膜を研磨し、ＳＴＩ構造の素子分離絶縁層１２を形成する。この研磨は、シリコン酸化膜の上面が導電性ポリシリコン膜１５’の上面と一致、又は、それよりも少し低くなる程度まで行う。
さらに、ワード線コンタクトエリアをフォトレジスト膜により覆い、メモリセルアレイエリア内の素子分離絶縁層（シリコン酸化膜）１２をエッチバックし、メモリセルアレイエリア内の素子分離絶縁層１２の上面を低下させる。
これにより、メモリセルアレイエリア内の導電性ポリシリコン膜１５’のロウ方向の側面が露出する。
次に、図６に示すように、導電性ポリシリコン膜１５’上にゲート間絶縁膜（ブロック絶縁膜）１６’を形成する。ゲート間絶縁膜１６’は、ＯＮＯなどの酸化膜と窒化膜のスタック構造や、高誘電材料（High-k材料）などから構成する。
ゲート間絶縁膜１６’は、メモリセルアレイエリア内の導電性ポリシリコン膜１５’の上面と側面を覆う。
また、ＣＶＤ法により、ゲート間絶縁膜１６’上に、不純物を含んだ導電性ポリシリコン膜１７’を形成する。
さらに、導電性ポリシリコン膜１７’上に、ロウ方向に延びるライン＆スペースパターンのフォトレジスト膜を形成し、このフォトレジスト膜をマスクにして、導電性ポリシリコン膜１７’、ゲート間絶縁膜１６’、導電性ポリシリコン膜１５’及びシリコン酸化膜１４’を順次エッチングする。
このエッチングにより、例えば、メモリセルアレイエリア内の素子分離絶縁層１２の上面も多少エッチングされる。
その結果、図７に示すように、アクティブエリアＡＡ上には、ゲート絶縁膜１４、フローティングゲート電極１５（又はダミーゲート電極１５ａ）、ゲート間絶縁膜１６及びコントロールゲート電極１７からなるスタックゲート構造が完成し、素子分離絶縁層１２上には、ゲート間絶縁膜１６及びコントロールゲート電極１７からなる構造が完成する。
この後、フォトレジスト膜を除去する。
また、イオン注入法により、メモリセルアレイエリア内の半導体基板１１内に不純物をセルフアラインで注入する。そして、不純物を活性化させるアニールを施し、半導体基板１１内に、ソース／ドレイン拡散層１３を形成する。
この時、ワード線コンタクトエリア内の半導体基板１１内にも拡散層が形成されるが、この拡散層上にビット線コンタクトを形成しなければ、ワード線コンタクトエリア内に形成されるトランジスタはダミーとなり、事実上動作することがない。
次に、図８に示すように、ＣＶＤ法により、ライン＆スペース構造のコントロールゲート電極（ワード線）１７間のスペースを満たす形で、ＴＥＯＳ酸化膜や、ホウ素(B)やリン(P)を添加した酸化膜などからなる絶縁膜１９を形成する。
この時、ワード線コンタクトエリア内のコントロールゲート電極１７間には、ボイド２２Ａが形成される。また、メモリセルアレイエリア内のコントロールゲート電極１７間には、ボイド２２Ｂ，２２Ｃが形成される。
次に、図９に示すように、ＣＭＰ法により、絶縁膜１９の上面がコントロールゲート電極１７の上面と一致、又は、それよりも少し低くなる程度まで、絶縁膜１９を研磨する。
続けて、図１０に示すように、異方性ドライエッチングにより、絶縁膜１９をエッチングする。このエッチングは、少なくとも、アクティブエリアＡＡ上のボイド２２Ａ，２２Ｃの上部が開口されるまで行う。
また、後述するシリサイドプロセスを考慮して、絶縁膜１９の最も高い部分は、コントロールゲート電極１７の上面よりも低く、コントロールゲート電極１７の下面よりも高い位置に設定する。
ここで、素子分離絶縁層１２上のボイド２２Ｂは、アクティブエリアＡＡ上のボイド２２Ａ，２２Ｃよりも低い位置に形成されているため、このエッチングによりボイド２２Ｂの上部が開口される場合は少ない。
次に、図１１に示すように、コントロールゲート電極（導電性ポリシリコン膜）１７上に、タングステン(W)、コバルト(Co)、ニッケル(Ni)、チタン(Ti)などの金属膜２３を形成する。また、温度約500℃以上による熱処理を行い、コントロールゲート電極１７の上部を金属膜２３と固相反応させて、金属シリサイド膜（例えば、WSi, CoSi, NiSi, TiSiなど）１８を形成する。
この後、硫酸と過酸化水素水の混合液により、未反応の金属膜２３を除去する。
ここで、絶縁膜１９の最も高い部分がコントロールゲート電極１７の下面よりも高い位置に設定されているため、コントロールゲート電極は、導電性ポリシリコン膜１７と金属シリサイド膜１８のスタック構造となる。
また、金属シリサイド膜１８の下面は、絶縁膜１９の最も高い部分と同じ、又は、それよりも低い位置に形成される。
ところで、未反応の金属膜２３を除去する際に、金属シリサイド膜１８及び金属膜２３の溶解液がボイド２２Ａ，２２Ｂ，２２Ｃに流入する。しかし、本発明では、ボイド２２Ａ，２２Ｃの上部が開口されているため、これら溶解液がボイド２２Ａ，２２Ｂ，２２Ｃ内に残留することはない。
次に、図１２に示すように、ＣＶＤ法により、ライン＆スペース構造のコントロールゲート電極１７，１８間のスペースを満たす形で、ＴＥＯＳ酸化膜や、ホウ素(B)やリン(P)を添加した酸化膜などからなる絶縁膜２０を形成する。
この時、コントロールゲート電極１７、１８間のスペースのアスペクト比（深さ／幅）は小さくなっているため、コントロールゲート電極１７，１８間の絶縁膜２０内にボイドが形成されることはない。
また、この時、絶縁膜２０が、絶縁膜１９に形成されたボイド２２Ａ，２２Ｂ，２２Ｃを満たせば、ボイド２２Ａ，２２Ｂ，２２Ｃがなくなる。
さらに、絶縁膜２０が、絶縁膜１９に形成されたボイド２２Ａ，２２Ｃの開口を閉じれば、再び、完全なボイド２２Ａ，２２Ｂ，２２Ｃが形成される。
本例では、ボイド２２Ａ，２２Ｃに絶縁膜２０が満たされ、ボイド２２Ｂが残る場合を示している。
そして、最後に、図４に示すように、絶縁膜２０に、コントロールゲート電極（ワード線）１７，１８の端部に接触するコンタクトホールＣＨを形成する。
以上のステップにより、図３及び図４のＮＡＮＤ型フラッシュメモリが完成する。
D. 効果
以上、第１実施の形態によれば、ワード線コンタクトエリア内において、複数のワード線の直下に、ライン＆スペース構造のアクティブエリアとは異なるアクティブエリアを配置することにより、金属又は金属シリサイドの溶解液がワード線間に残留することがない。
以上、第１実施の形態によれば、ワード線コンタクトエリア内において、複数のワード線の直下に、ライン＆スペース構造のアクティブエリアとは異なるアクティブエリアを配置することにより、金属又は金属シリサイドの溶解液がワード線間に残留することがない。
図１３は、比較例としてのデバイス構造を示している。
比較例では、ワード線コンタクトエリア内に素子分離絶縁層１２がベタに形成される。この場合、ワード線コンタクトエリア内のコントロールゲート電極（ワード線）１７，１８間の絶縁膜１９には、細長いトンネル状のボイド２２Ａが形成される。
比較例では、ワード線コンタクトエリア内に素子分離絶縁層１２がベタに形成される。この場合、ワード線コンタクトエリア内のコントロールゲート電極（ワード線）１７，１８間の絶縁膜１９には、細長いトンネル状のボイド２２Ａが形成される。
この場合、図１４に示すように、製造工程の途中で、このボイドＢ１（２２Ａ）内に、例えば、ワード線ＷＬ１〜ＷＬ８の端部の進入口Ｉから金属シリサイドの溶解液Ｘが流入し、素子分離絶縁層１２の端部の段差辺りに顕著に残留する。
これに対し、図１２のデバイス構造の場合には、ワード線コンタクトエリア内のコントロールゲート電極（ワード線）１７，１８間の絶縁膜１９に形成されるボイド２２Ａの上部が開口される。
従って、図１５に示すように、製造工程の途中で、このボイドＢ２（２２Ａ）内に、例えば、金属シリサイドの溶解液Ｘが流入しても、すぐに流出するため、これがボイドＢ２（２２Ａ）内に残留することがない。
(2) 第２実施の形態
第２実施の形態は、メモリセルアレイエリアとワード線コンタクトエリアの境界からワード線コンタクトエリア内のワード線の先端まで、ワード線の直下に、ライン＆スペース構造を構成するアクティブエリアを配置するワード線の端部の下地構造に関する。
第２実施の形態は、メモリセルアレイエリアとワード線コンタクトエリアの境界からワード線コンタクトエリア内のワード線の先端まで、ワード線の直下に、ライン＆スペース構造を構成するアクティブエリアを配置するワード線の端部の下地構造に関する。
A. レイアウト
図１６は、ＮＡＮＤ型フラッシュメモリのワード線の端部のレイアウトを示している。
図１６は、ＮＡＮＤ型フラッシュメモリのワード線の端部のレイアウトを示している。
メモリセルアレイエリア内には、ライン＆スペース構造のアクティブエリアＡＡと素子分離絶縁層（素子分離エリア）ＳＴＩとが配置される。アクティブエリアＡＡ及び素子分離絶縁層ＳＴＩは、共に、カラム方向に延びる。
複数のワード線ＷＬ１，・・・ＷＬ８及びセレクトゲート線ＳＧＳ，ＳＧＤは、メモリセルアレイエリア及びワード線コンタクトエリアに跨って配置される。
複数のワード線ＷＬ１，・・・ＷＬ８及びセレクトゲート線ＳＧＳ，ＳＧＤは、ロウ方向に延び、金属シリサイド構造を有する。複数のワード線ＷＬ１，・・・ＷＬ８には、フリンジＦが付加され、ワード線ドライバとワード線とを接続するためのコンタクトホールＣＨがフリンジＦ上に配置される。
尚、フリンジＦを省略し、コンタクトホールＣＨを、ワード線ＷＬ１，・・・ＷＬ８上に直接配置してもよい。
そして、ワード線コンタクトエリア内には、メモリセルアレイエリアとワード線コンタクトエリアの境界からワード線コンタクトエリア内の複数のワード線ＷＬ１，・・・ＷＬ８の先端まで、ワード線ＷＬ１，・・・ＷＬ８の直下に、ライン＆スペース構造を構成するアクティブエリアＡＡが配置される。
ワード線コンタクトエリア内におけるアクティブエリアＡＡ及び素子分離絶縁層ＳＴＩ（ライン＆スペース）の各々の幅は、メモリセルアレイエリアにおけるそれと同じ、即ち、チップ内における導電線の最小幅（例えば、最小加工寸法）に設定される。
但し、ワード線コンタクトエリア内のメモリセルアレイエリアに近接する部分におけるアクティブエリアＡＡ及び素子分離絶縁層ＳＴＩの各々の幅は、メモリセルアレイエリア内におけるそれよりも広く設定する。
尚、ワード線コンタクトエリア内におけるアクティブエリアＡＡ及び素子分離絶縁層ＳＴＩの各々の幅は、メモリセルアレイエリアにおけるそれと異なっていてもよい。
例えば、ワード線コンタクトエリア内のライン＆スペースのピッチをメモリセルアレイエリア内のライン＆スペースのピッチの数倍としてもよいし、ワード線コンタクトエリア内のライン＆スペースのピッチ及び各々の幅が不規則であってもよい。
このように、ワード線コンタクトエリア内にアクティブエリアＡＡを配置するレイアウトを採用すれば、複数のワード線ＷＬ１，・・・ＷＬ８間のボイドの上部を開口することが可能になる。このため、複数のワード線ＷＬ１，・・・ＷＬ８のシリサイド化後の未反応金属の除去時に、金属シリサイドの溶解液がワード線ＷＬ１，・・・ＷＬ８間に残留することがない。
B. 断面構造
図１７は、図１６のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線、Ｅ−Ｅ線及びＦ−Ｆ線に沿う断面をそれぞれ示している。
図１７は、図１６のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線、Ｅ−Ｅ線及びＦ−Ｆ線に沿う断面をそれぞれ示している。
半導体基板１１上にはＳＴＩ構造の素子分離絶縁層１２が配置される。素子分離絶縁層１２に取り囲まれたエリアは、アクティブエリアＡＡとなる。
メモリセルアレイエリア内の半導体基板１１内には、ソース／ドレイン拡散層１３が配置される。ここで、拡散層は、ワード線コンタクトエリア内の半導体基板１１内にも形成されるが、この拡散層にビット線コンタクトが接続されることはない。
メモリセルアレイエリア内において、ソース／ドレイン拡散層１３間のチャネルエリア上には、ゲート絶縁膜（トンネル酸化膜）１４を介してフローティングゲート電極１５が配置される。フローティングゲート電極１５は、例えば、不純物を含んだ導電性ポリシリコン膜から構成される。
同様に、ワード線コンタクトエリア内において、半導体基板１１上には、ゲート絶縁膜１４を介してダミーゲート電極１５ａが配置される。ワード線コンタクトエリア内のダミーゲート電極１５ａは、フローティングゲート電極として機能しない。
フローティングゲート電極１５及びダミーゲート電極１５ａ上には、ゲート間絶縁膜（ブロック絶縁膜）１６を介してコントロールゲート電極１７，１８が配置される。また、素子分離絶縁層１２上には、ゲート間絶縁膜１６を介してコントロールゲート電極１７，１８が配置される。
コントロールゲート電極は、例えば、不純物を含んだ導電性ポリシリコン膜１７と、導電性ポリシリコン膜１７よりも低抵抗の金属シリサイド膜１８とから構成される。
フローティングゲート電極１５及びコントロールゲート電極１７，１８からなるスタックゲート構造の間のスペース、及び、ダミーゲート電極１５ａ及びコントロールゲート電極１７，１８からなるスタックゲート構造の間のスペースには、絶縁膜１９，２０が満たされている。
ここで、ワード線としてのコントロールゲート電極１７，１８の間の絶縁膜１９には、ボイド２４Ａ，２４Ｂ，２４Ｃ，２４Ｄが形成される。
しかし、絶縁膜１９の最も高い部分は、第１実施の形態と同様に、コントロールゲート電極１７，１８の上面よりも低く、コントロールゲート電極１７，１８の下面よりも高い位置に存在する。
このため、アクティブエリアＡＡ上のボイド２４Ｂ，２４Ｄの上部が開口される。
また、本発明では、素子分離絶縁層１２上のボイド２４Ａ，２４Ｃの上部が開口されるまで、絶縁膜１９の上面を低くしない。その理由は、第１実施の形態で説明した理由と同じである。
但し、第１実施の形態と同様に、ボイド２４Ａ，２４Ｃがコントロールゲート電極１７，１８間のスペースの浅い位置に形成される場合には、ボイド２４Ａ，２４Ｃの上部が開口されていても全く構わない。
尚、２つの絶縁膜１９，２０は、同じ材料であっても、異なる材料であっても、どちらでもよい。
このような構造によれば、仮に、ワード線のシリサイド化後の未反応金属の除去時に金属シリサイド膜１８の溶解液がボイド２４Ａ，２４Ｂ，２４Ｃ，２４Ｄ内に流入したとしても、その時点では、ボイド２４Ｂ，２４Ｄに開口が存在するため、金属シリサイドの溶解液がボイド２４Ａ，２４Ｂ，２４Ｃ，２４Ｄ内に残留することはない。
C. 製造方法
図１８乃至図２５は、図１６及び図１７のＮＡＮＤ型フラッシュメモリの製造方法の例を示している。これら図において、各断面は、図１６の破断線に対応する。
図１８乃至図２５は、図１６及び図１７のＮＡＮＤ型フラッシュメモリの製造方法の例を示している。これら図において、各断面は、図１６の破断線に対応する。
まず、図１８に示すように、熱酸化法により、半導体基板（例えば、シリコン基板）１１上に、例えば、シリコン酸化膜１４’を形成する。また、ＣＶＤ法により、シリコン酸化膜１４’上に、不純物を含んだ導電性ポリシリコン膜１５’を形成する。
また、半導体基板１１、シリコン酸化膜１４’及び導電性ポリシリコン膜１５’にカラム方向に延びるライン＆スペースパターンの溝を形成する。
そして、この溝を満たすシリコン酸化膜を形成する。シリコン酸化膜は、ＣＶＤ法によって形成してもよいし、塗布型酸化膜を用いてもよい。
また、ＣＭＰ法により、このシリコン酸化膜を研磨し、ＳＴＩ構造の素子分離絶縁層１２を形成する。この研磨は、シリコン酸化膜の上面が導電性ポリシリコン膜１５’の上面と一致、又は、それよりも少し低くなる程度まで行う。
さらに、ワード線コンタクトエリアをフォトレジスト膜により覆い、メモリセルアレイエリア内の素子分離絶縁層（シリコン酸化膜）１２をエッチバックし、メモリセルアレイエリア内の素子分離絶縁層１２の上面を低下させる。
これにより、メモリセルアレイエリア内の導電性ポリシリコン膜１５’のロウ方向の側面が露出する。
次に、図１９に示すように、導電性ポリシリコン膜１５’上にゲート間絶縁膜（ブロック絶縁膜）１６’を形成する。ゲート間絶縁膜１６’は、ＯＮＯなどの酸化膜と窒化膜のスタック構造や、高誘電材料（High-k材料）などから構成する。
ゲート間絶縁膜１６’は、メモリセルアレイエリア内の導電性ポリシリコン膜１５’の上面と側面を覆う。
また、ＣＶＤ法により、ゲート間絶縁膜１６’上に、不純物を含んだ導電性ポリシリコン膜１７’を形成する。
さらに、導電性ポリシリコン膜１７’上に、ロウ方向に延びるライン＆スペースパターンのフォトレジスト膜を形成し、このフォトレジスト膜をマスクにして、導電性ポリシリコン膜１７’、ゲート間絶縁膜１６’、導電性ポリシリコン膜１５’及びシリコン酸化膜１４’を順次エッチングする。
このエッチングにより、例えば、メモリセルアレイエリア内の素子分離絶縁層１２の上面も多少エッチングされる。
その結果、図２０に示すように、アクティブエリアＡＡ上には、ゲート絶縁膜１４、フローティングゲート電極１５（又はダミーゲート電極１５ａ）、ゲート間絶縁膜１６及びコントロールゲート電極１７からなるスタックゲート構造が完成し、素子分離絶縁層１２上には、ゲート間絶縁膜１６及びコントロールゲート電極１７からなる構造が完成する。
この後、フォトレジスト膜を除去する。
また、イオン注入法により、メモリセルアレイエリア内の半導体基板１１内に不純物をセルフアラインで注入する。そして、不純物を活性化させるアニールを施し、半導体基板１１内に、ソース／ドレイン拡散層１３を形成する。
この時、ワード線コンタクトエリア内の半導体基板１１内にも拡散層が形成されるが、この拡散層上にビット線コンタクトを形成しなければ、ワード線コンタクトエリア内に形成されるトランジスタはダミーとなり、事実上動作することがない。
次に、図２１に示すように、ＣＶＤ法により、ライン＆スペース構造のコントロールゲート電極（ワード線）１７間のスペースを満たす形で、ＴＥＯＳ酸化膜や、ホウ素(B)やリン(P)を添加した酸化膜などからなる絶縁膜１９を形成する。
この時、ワード線コンタクトエリア内のコントロールゲート電極１７間には、ボイド２４Ａ，２４Ｂが形成される。また、メモリセルアレイエリア内のコントロールゲート電極１７間には、ボイド２４Ｃ，２４Ｄが形成される。
ここで、アクティブエリアＡＡ上のボイド２４Ｂ，２４Ｄは、素子分離絶縁層１２上のボイド２４Ａ，２４Ｃよりも高い位置に形成される。
次に、図２２に示すように、ＣＭＰ法により、絶縁膜１９の上面がコントロールゲート電極１７の上面と一致、又は、それよりも少し低くなる程度まで、絶縁膜１９を研磨する。
続けて、図２３に示すように、異方性ドライエッチングにより、絶縁膜１９をエッチングする。このエッチングは、少なくとも、アクティブエリアＡＡ上のボイド２４Ｂ，２４Ｄの上部が開口されるまで行う。
また、後述するシリサイドプロセスを考慮して、絶縁膜１９の最も高い部分は、コントロールゲート電極１７の上面よりも低く、コントロールゲート電極１７の下面よりも高い位置に設定する。
ここで、素子分離絶縁層１２上のボイド２４Ａ，２４Ｃは、アクティブエリアＡＡ上のボイド２４Ｂ，２４Ｄよりも低い位置に形成されているため、このエッチングによりボイド２４Ａ，２４Ｃの上部が開口される場合は少ない。
次に、図２４に示すように、コントロールゲート電極（導電性ポリシリコン膜）１７上に、タングステン(W)、コバルト(Co)、ニッケル(Ni)、チタン(Ti)などの金属膜２３を形成する。また、温度約500℃以上による熱処理を行い、コントロールゲート電極１７の上部を金属膜２３と固相反応させて、金属シリサイド膜（例えば、WSi, CoSi, NiSi, TiSiなど）１８を形成する。
この後、硫酸と過酸化水素水の混合液により、未反応の金属膜２３を除去する。
ここで、絶縁膜１９の最も高い部分がコントロールゲート電極１７の下面よりも高い位置に設定されているため、コントロールゲート電極は、導電性ポリシリコン膜１７と金属シリサイド膜１８のスタック構造となる。
また、金属シリサイド膜１８の下面は、絶縁膜１９の最も高い部分と同じ、又は、それよりも低い位置に形成される。
ところで、未反応の金属膜２３を除去する際に、金属シリサイド膜１８及び金属膜２３の溶解液がボイド２４Ａ，２４Ｂ，２４Ｃ，２４Ｄに流入する。しかし、本発明では、ボイド２４Ｂ，２４Ｄの上部が開口されているため、これら溶解液がボイド２４Ａ，２４Ｂ，２４Ｃ，２４Ｄ内に残留することはない。
次に、図２５に示すように、ＣＶＤ法により、ライン＆スペース構造のコントロールゲート電極１７，１８間のスペースを満たす形で、ＴＥＯＳ酸化膜や、ホウ素(B)やリン(P)を添加した酸化膜などからなる絶縁膜２０を形成する。
この時、コントロールゲート電極１７、１８間のスペースのアスペクト比（深さ／幅）は小さくなっているため、コントロールゲート電極１７，１８間の絶縁膜２０内にボイドが形成されることはない。
また、この時、絶縁膜２０が、絶縁膜１９に形成されたボイド２４Ａ，２４Ｂ，２４Ｃ，２４Ｄを満たせば、ボイド２４Ａ，２４Ｂ，２４Ｃ，２４Ｄがなくなる。
さらに、絶縁膜２０が、絶縁膜１９に形成されたボイド２４Ａ，２４Ｂ，２４Ｃ，２４Ｄの開口を閉じれば、再び、完全なボイド２４Ａ，２４Ｂ，２４Ｃ，２４Ｄが形成される。
本例では、ボイド２４Ｂ，２４Ｄに絶縁膜２０が満たされ、ボイド２４Ａ，２４Ｃが残る場合を示している。
そして、最後に、図１７に示すように、絶縁膜２０に、コントロールゲート電極（ワード線）１７，１８の端部に接触するコンタクトホールＣＨを形成する。
以上のステップにより、図１６及び図１７のＮＡＮＤ型フラッシュメモリが完成する。
D. 効果
以上、第２実施の形態によれば、ワード線コンタクトエリア内において、メモリセルアレイエリアとワード線コンタクトエリアの境界からワード線コンタクトエリア内のワード線の先端まで、ワード線の直下に、ライン＆スペース構造を構成するアクティブエリアを配置することにより、金属又は金属シリサイドの溶解液がワード線間に残留することがない。
以上、第２実施の形態によれば、ワード線コンタクトエリア内において、メモリセルアレイエリアとワード線コンタクトエリアの境界からワード線コンタクトエリア内のワード線の先端まで、ワード線の直下に、ライン＆スペース構造を構成するアクティブエリアを配置することにより、金属又は金属シリサイドの溶解液がワード線間に残留することがない。
第２実施の形態では、図１７に示すように、ワード線コンタクトエリア内のコントロールゲート電極（ワード線）１７，１８間の絶縁膜１９に、ボイド２４Ａとボイド２４Ｂとが交互に形成される。
この場合、図２６に示すように、製造工程の途中で、このボイドＢ２（２４Ａ，２４Ｂ）内に、例えば、金属シリサイドの溶解液Ｘが流入しても、すぐに流出するため、これがボイドＢ２（２４Ａ，２４Ｂ）内に残留することがない。
(3) 第３実施の形態
第３実施の形態は、第１実施の形態の応用例である。
第３実施の形態は、第１実施の形態の応用例である。
図２７は、第３実施の形態に係わるワード線の端部のレイアウトを示している。
第３実施の形態が第１実施の形態と異なる点は、ワード線ＷＬ１，・・・ＷＬ８に対するコンタクトホールＣＨの直下に部分的に素子分離絶縁層ＳＴＩを配置したことにある。
本例では、ワード線ＷＬ１，・・・ＷＬ８の一端にフリンジＦが付加される。但し、このフリンジＦは、省略してもよい。
フリンジＦにはコンタクトホールＣＨがコンタクトする。フリンジＦの直下には、半導体基板上から見た場合に、フリンジＦとオーバーラップする素子分離絶縁層ＳＴＩが配置される。
この場合、仮に、フォトリソグラフィ時の合わせずれにより、コンタクトホールＣＨがフリンジＦから外れても、その下地が素子分離絶縁層１２になっているため、コンタクトホールＣＨが半導体基板まで達する、ということがない。
(4) 第４実施の形態
第４実施の形態は、第１及び第２実施の形態の応用例であり、図１に示すように、メモリセルアレイエリアの片側のみにワード線コンタクトエリアが配置されるレイアウトの半導体メモリ装置に適用される。
第４実施の形態は、第１及び第２実施の形態の応用例であり、図１に示すように、メモリセルアレイエリアの片側のみにワード線コンタクトエリアが配置されるレイアウトの半導体メモリ装置に適用される。
図２８は、第４実施の形態に係わるワード線の端部のレイアウトを示している。
このレイアウトの特徴は、ワード線コンタクトエリアとは反対側のワード線ＷＬ１，・・・ＷＬ８の端部にも、アクティブエリアＡＡを配置したことにある。
このワード線ＷＬ１，・・・ＷＬ８の端部には、コンタクトホールが形成されることはないが、ワード線ＷＬ１，・・・ＷＬ８間にボイドが形成されるのは必然である。
この場合、製造工程の途中において、そのボイドに、金属や金属シリサイドの溶解液が流入かつ残留する恐れがある。
そこで、本例では、ワード線コンタクトエリアとは反対側のワード線ＷＬ１，・・・ＷＬ８の端部にも、アクティブエリアＡＡを配置する。
アクティブエリアＡＡ及び素子分離絶縁層ＳＴＩのレイアウトとしては、同図に示すようなライン＆スペースに代えて、第１乃至第３実施の形態におけるレイアウトをそのまま採用することも可能である。
(5) その他
第１乃至第４実施の形態では、ワード線が８本の例を説明したが、ワード線の本数については、これに限定されることはない。また、素子分離絶縁層についても、ＳＴＩ構造に限定されることはない。
第１乃至第４実施の形態では、ワード線が８本の例を説明したが、ワード線の本数については、これに限定されることはない。また、素子分離絶縁層についても、ＳＴＩ構造に限定されることはない。
本発明は、金属シリサイド構造のワード線を有する半導体メモリ装置全般に適用できる。
特に、微細化によりワード線同士の間隔が狭く、ワード線間にボイドが形成され易くなった半導体メモリ装置に本発明は有効である。
具体的には、ＮＡＮＤ型フラッシュメモリ、ＮＯＲ型フラッシュメモリなどの不揮発性半導体メモリ装置、また、２つのセレクトゲートトランジスタの間に１つのメモリセルのみが配置されるいわゆる３トラＮＡＮＤ型フラッシュメモリ、さらに、ＮＡＮＤ型とＮＯＲ型の特徴を合わせ持ち、１つのセレクトゲートトランジスタと１つのメモリセルとから構成されるいわゆる２トラ型フラッシュメモリなどに、本発明の適用が可能である。
本発明の適用は、不揮発性半導体メモリ装置に限られない。
３． 適用例
本発明の適用例を説明する。
本発明の適用例を説明する。
図２９は、メモリデバイスの概要を示している。
メモリデバイスは、例えば、ＵＳＢメモリ、メモリカードなどである。
メモリデバイスは、例えば、ＵＳＢメモリ、メモリカードなどである。
外囲器３１内には、回路基板３２が配置される。回路基板３２上には、複数のチップ３３，３４，３５がスタックされる。複数のチップ３３，３４，３５は、ボンディングワイヤ３６により回路基板３２に接続される。
複数のチップ３３，３４，３５のうちの少なくとも１つは、図３０に示すＮＡＮＤ型フラッシュメモリチップである。
このＮＡＮＤ型フラッシュメモリチップのレイアウトの特徴は、メモリセルアレイ４１Ａ，４１Ｂの第１方向の一端側にパッドエリア（電源パッド）４２が配置され、メモリセルアレイ４１Ａ，４１Ｂの第１方向の一端側及び他端側にそれぞれページバッファ（センスアンプ）４３が配置される点にある。
ロウデコーダ４４は、メモリセルアレイ４１Ａ，４１Ｂの第２方向の一端側に配置される。周辺回路４５は、メモリセルアレイ４１Ａ，４１Ｂとパッドエリア４２との間に配置される。本発明におけるワード線コンタクトエリアは、メモリセルアレイ４１Ａ，４１Ｂとロウデコーダ４４との間に配置される。
メモリセルアレイ４１Ａ，４１Ｂは、複数のブロックＢＫ０，・・・ＢＫｎー１から構成され、複数のブロックＢＫ０，・・・ＢＫｎー１は、図３１に示すＮＡＮＤセルユニットＣＵを有する。ビット線ＢＬは、第１方向に延び、ワード線ＷＬ１，・・・ＷＬ８及びセレクトゲート線ＳＧＳ，ＳＧＤは、第２方向に延びる。
このようなレイアウトは、全ビット線ＢＬを同時にセンスすることができるＡＢＬ(All Bit Line)センスアンプアーキテクチャを採用する場合や、ビット線シールド方式のセンスアンプアーキテクチャにおいてレイアウトピッチを緩和する場合などに使用される。
４． むすび
本発明によれば、金属シリサイドの溶解液がワード線間に残留することがない。
本発明によれば、金属シリサイドの溶解液がワード線間に残留することがない。
本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。
１１： 半導体基板、 １２： 素子分離絶縁層、 １３： ソース／ドレイン拡散層、１４： ゲート絶縁膜、 １５： フローティングゲート電極、 １６： ゲート間絶縁膜、 １７： コントロールゲート電極（導電性ポリシリコン膜）、 １８： コントロールゲート電極（金属シリサイド膜）、 １９，２０： 絶縁膜、 ２２Ａ〜２２Ｃ，２４Ａ〜２４Ｄ： ボイド、 ２３： 金属膜。
Claims (3)
- ライン＆スペース構造を構成する第１アクティブエリア及び第１素子分離エリアを有し、前記第１アクティブエリア内にフローティングゲート電極及びコントロールゲート電極を有する第１及び第２メモリセルを備えるメモリセルアレイエリアと、
前記メモリセルアレイエリアに隣接し、第２アクティブエリアを有するワード線コンタクトエリアと、
前記第１及び第２メモリセルの前記コントロールゲート電極としてそれぞれ機能し、前記メモリセルアレイエリア及び前記ワード線コンタクトエリアに跨って配置される金属シリサイド構造の第１及び第２ワード線と、
前記ワード線コンタクトエリア内の前記第１及び第２ワード線にそれぞれ対応して設けられる第１及び第２コンタクトホールと、
前記第１及び第２コンタクトホールを介して前記第１及び第２ワード線の一端に接続されるワード線ドライバとを具備し、
前記第２アクティブエリア内において、前記第１及び第２ワード線の直下にダミーゲート電極が配置され、
前記第１及び第２ワード線の側面は、前記第１及び第２ワード線間のスペースを満たす第１絶縁膜と、前記第１絶縁膜上の第２絶縁膜とにより覆われ、前記第１絶縁膜の最も高い部分は、前記第１及び第２ワード線の上面よりも低く、前記第１及び第２ワード線の下面よりも高い位置に存在し、
前記第１絶縁膜は、前記第１及び第２アクティブエリア内で、上部が開口されたボイドを有していることを特徴とする半導体メモリ装置。 - 第１エリア及び前記第１エリアに隣接する第２エリアを有する半導体メモリ装置において、
前記第１エリア内で第１方向に延びる第１素子分離エリア、前記第１エリア内で前記第１素子分離エリアによって区画される第１アクティブエリア、前記第２エリア内で前記第１方向に延びる第２素子分離エリア、及び、前記第２エリア内で前記第２素子分離エリアによって区画される第２アクティブエリアを含む半導体基板と、
前記第１エリアから前記第２エリアまで延び、互いに平行に配置され、前記第１方向に直交する第２方向に沿って配置され、ポリシリコン膜と前記ポリシリコン膜上の金属シリサイド膜とを含む複数のワード線と、
前記第１アクティブエリアと前記複数のワード線との間に配置されるフローティングゲート電極と、
前記第２アクティブエリアと前記複数のワード線との間に配置されるダミーゲート電極と、
前記第１アクティブエリア上、前記第２アクティブエリア上、前記第１素子分離エリア上、及び、前記第２素子分離エリア上の前記複数のワード線の間に配置され、前記複数のワード線の上面よりも低く、かつ、前記複数のワード線の下面よりも高い範囲で規定される上部にボイドを有する第１絶縁膜と、
前記第１絶縁膜上に配置される第２絶縁膜と
を具備することを特徴とする半導体メモリ装置。 - 第１エリア及び前記第１エリアに隣接する第２エリアを有し、前記第１エリア内で第１方向に延びる第１素子分離エリア、前記第１エリア内で前記第１素子分離エリアによって区画される第１アクティブエリア、前記第２エリア内で前記第１方向に延びる第２素子分離エリア、及び、前記第２エリア内で前記第２素子分離エリアによって区画される第２アクティブエリアを含む半導体基板を有する半導体メモリ装置の製造方法において、
前記第１アクティブエリア内及び前記第２アクティブエリア内の前記半導体基板上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に第１ポリシリコン膜を形成し、
前記第１ポリシリコン膜上にゲート間絶縁膜を形成し、
前記ゲート間絶縁膜上に第２ポリシリコン膜を形成し、
前記第１ポリシリコン膜、前記第２ポリシリコン膜、及び、前記ゲート間絶縁膜をエッチングし、前記第１エリア内に、フローティングゲート電極、前記ゲート間絶縁膜、及び、ワード線としてのコントロールゲート電極から構成される複数の第１ゲート電極構造を形成し、前記第２エリア内に、ダミーゲート電極、前記ゲート間絶縁膜、及び、前記ワード線としてのコントロールゲート電極から構成される複数の第２ゲート電極構造を形成し、
前記第１エリア内の前記複数の第１ゲート電極構造の間、及び、前記第２エリア内の前記複数の第２ゲート電極構造の間に、前記ワード線の上面よりも低く、かつ、前記ワード線の下面よりも高い範囲で規定される上部にボイドを有する第１絶縁膜を形成し、
前記第１絶縁膜をエッチングし、前記ワード線としてのコントロールゲート電極の上面及び側面を露出させ、
前記コントロールゲート電極としての前記第２ポリシリコン膜上に金属シリサイド膜を形成し、
前記第１絶縁膜上に第２絶縁膜を形成し、
前記第１及び第２アクティブエリア内の前記ボイドの上部は、前記第１絶縁膜をエッチングするステップにおいて開口される
ことを特徴とする半導体メモリ装置の製造方法。
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