JP2011165975A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
【課題】メモリセルアレイ端部の耐圧を向上させる。
【解決手段】不揮発性半導体記憶装置10は、メモリセルトランジスタが配置される第1の領域と、メモリセルトランジスタに電気的に接続されたワード線を引き出す電極21が配置される第2の領域と、周辺トランジスタが配置される第3の領域とを有する。第1の領域には、第1の幅を有する複数の第1のアクティブ領域AA1が設けられ、第2及び第3の領域にはそれぞれ、第1の幅より広い第2の幅を有する複数の第2及び第3のアクティブ領域AA3,AA5が設けられる。第2の領域の素子分離層23Bの上面は、第1の領域の素子分離層23Aの上面より高く、第2の領域の電荷蓄積層32Bは、上部の角の曲率半径が、第3の領域の電荷蓄積層43よりも大きい。
【選択図】 図4
【解決手段】不揮発性半導体記憶装置10は、メモリセルトランジスタが配置される第1の領域と、メモリセルトランジスタに電気的に接続されたワード線を引き出す電極21が配置される第2の領域と、周辺トランジスタが配置される第3の領域とを有する。第1の領域には、第1の幅を有する複数の第1のアクティブ領域AA1が設けられ、第2及び第3の領域にはそれぞれ、第1の幅より広い第2の幅を有する複数の第2及び第3のアクティブ領域AA3,AA5が設けられる。第2の領域の素子分離層23Bの上面は、第1の領域の素子分離層23Aの上面より高く、第2の領域の電荷蓄積層32Bは、上部の角の曲率半径が、第3の領域の電荷蓄積層43よりも大きい。
【選択図】 図4
Description
本発明は、不揮発性半導体記憶装置に係り、例えば電荷蓄積層の電荷量に応じて情報を記憶するフラッシュメモリに関する。
フラッシュメモリなどの電気的に書き込み、及び消去が可能な不揮発性半導体記憶装置は、デジタルカメラ、移動体端末、携帯オーディオ機器、或いはパーソナルコンピュータ等の大容量データ記憶媒体として広く採用されている。フラッシュメモリに使用される不揮発性メモリセルトランジスタには、浮遊ゲート電極と制御ゲート電極とを含む積層ゲート構造のものと、チャージトラップ型フラッシュ構造(例えば、非特許文献1参照)のものが知られている。チャージトラップ構造は、Metal-Oxide-Nitride-Oxide-Semiconductorの略でMONOS構造などとも呼ばれる。
一方で、微細化に伴いワード線(WL)引き出し部付近のアレイ端部のアクティブ領域形状は、複雑になってきている。これは、セルアレイ部のアクティブ領域幅が微細化されるのに伴い、細いラインアンドスペースパターンをリソグラフィで露光する際、周期性が途切れるアレイ端部でリソグラフィマージンが確保できるようなパターンにする必要があるためである。
MONOS構造では、書き込み及び消去時にトンネル絶縁膜に印加される電界を大きくして、適切な書き込み及び消去特性を得るために、STI(Shallow Trench Isolation)などの素子分離層を形成した後に、ブロック絶縁膜を形成する必要がある。このため、制御ゲート電極と半導体基板との距離が近い構造となる。このセルトランジスタ構造で、セルアレイ部のSTI落し込み量を適切にすると、ラインアンドスペースパターンが広いアレイ端部でセルアレイ部よりもSTI落し込みが大きくなり、さらに制御ゲート電極と半導体基板とが近づき耐圧が劣化する。これにより、アレイ端部が制御ゲート電極に印加することができる電圧を決める箇所になる懸念がある。
また、積層ゲート構造では、アクティブ領域幅を微細化するのに伴い、カップリング比を維持するために、浮遊ゲート電極横のSTIを落し込む必要があり、ワード線と接続される制御ゲート電極と半導体基板との距離が近くなる。このため、セルトランジスタのカップリング比維持に適切なSTI落し込み量とすると、ラインアンドスペースパターンが広いアレイ端部では、STI落し込み量が大きくなり、セルアレイ部よりも制御ゲート電極と半導体基板との距離が近づき耐圧が劣化する。これにより、MONOS構造と同様に、アレイ端部が制御ゲート電極に印加することができる電圧を決める箇所になる懸念がある。
"Multi-Level NAND Flash Memory with 63 nm-node TANOS (Si-Oxide-SiN-Al2O3-TaN) Cell Structure", IEEE VLSI Tech. Dig. 2006
本発明は、メモリセルアレイ端部の耐圧を向上させることが可能な不揮発性半導体記憶装置を提供する。
本発明の一態様に係る不揮発性半導体記憶装置は、メモリセルトランジスタが配置される第1の領域と、前記メモリセルトランジスタに電気的に接続されたワード線を引き出す電極が配置される第2の領域と、周辺トランジスタが配置される第3の領域とを有し、隣接するアクティブ領域を分離する素子分離層を有する半導体基板と、前記第1の領域に設けられ、第1の幅を有する複数の第1のアクティブ領域と、前記複数の第1のアクティブ領域の各々の上に、トンネル絶縁膜、浮遊ゲート電極が積層された第1の積層膜と、前記第2の領域に設けられ、前記第1の幅より広い第2の幅を有する複数の第2のアクティブ領域と、前記複数の第2のアクティブ領域の各々の上に、前記トンネル絶縁膜、前記浮遊ゲート電極が積層された第2の積層膜と、前記第3の領域に設けられ、前記第1の幅より広い第3の幅を有する複数の第3のアクティブ領域と、前記複数の第3のアクティブ領域の各々の上に、前記トンネル絶縁膜、前記浮遊ゲート電極が積層された第3の積層膜と、前記浮遊ゲート電極上及び前記素子分離層上に設けられたゲート間絶縁膜と、前記第1及び第2の領域のゲート間絶縁膜上に設けられ、かつ前記ワード線に対応する制御ゲート電極と、前記第3の領域のゲート間絶縁膜上に設けられたゲート電極と、を具備し、前記第2の領域の素子分離層の上面は、前記第1の領域の素子分離層の上面より高く、前記第2の積層膜の浮遊ゲート電極は、上部の角の曲率半径が、前記第3の積層膜の浮遊ゲート電極よりも大きい。
本発明の一態様に係る不揮発性半導体記憶装置は、メモリセルトランジスタが配置される第1の領域と、前記メモリセルトランジスタに電気的に接続されたワード線を引き出す電極が配置される第2の領域と、周辺トランジスタが配置される第3の領域とを有し、隣接するアクティブ領域を分離する素子分離層を有する半導体基板と、前記第1の領域に設けられ、第1の幅を有する複数の第1のアクティブ領域と、前記複数の第1のアクティブ領域の各々の上に、トンネル絶縁膜、浮遊ゲート電極が積層された第1の積層膜と、前記第2の領域に設けられ、前記第1の幅より広い第2の幅を有する複数の第2のアクティブ領域と、前記複数の第2のアクティブ領域の各々の上に、膜厚が前記トンネル絶縁膜より厚いゲート絶縁膜、前記浮遊ゲート電極が積層された第2の積層膜と、前記第3の領域に設けられ、前記第1の幅より広い第3の幅を有する複数の第3のアクティブ領域と、前記複数の第3のアクティブ領域の各々の上に、前記ゲート絶縁膜、前記浮遊ゲート電極が積層された第3の積層膜と、前記浮遊ゲート電極上及び前記素子分離層上に設けられたゲート間絶縁膜と、前記第1及び第2の領域のゲート間絶縁膜上に設けられ、かつ前記ワード線に対応する制御ゲート電極と、前記第3の領域のゲート間絶縁膜上に設けられたゲート電極と、を具備し、前記第2の領域の素子分離層の上面は、前記第1の領域の素子分離層の上面より高く、前記第2の積層膜の浮遊ゲート電極は、上部の角の曲率半径が、前記第3の積層膜の浮遊ゲート電極よりも大きい。
本発明の一態様に係る不揮発性半導体記憶装置は、メモリセルトランジスタが配置される第1の領域と、前記メモリセルトランジスタに電気的に接続されたワード線を引き出す電極が配置される第2の領域と、周辺トランジスタが配置される第3の領域とを有し、隣接するアクティブ領域を分離する素子分離層を有する半導体基板と、前記第1の領域に設けられ、第1の幅を有する複数の第1のアクティブ領域と、前記複数の第1のアクティブ領域の各々の上に、トンネル絶縁膜、電荷蓄積層が積層された第1の積層膜と、前記第2の領域に設けられ、前記第1の幅より広い第2の幅を有する複数の第2のアクティブ領域と、前記複数の第2のアクティブ領域の各々の上に、前記トンネル絶縁膜、前記電荷蓄積層が積層された第2の積層膜と、前記第3の領域に設けられ、前記第1の幅より広い第3の幅を有する複数の第3のアクティブ領域と、前記複数の第3のアクティブ領域の各々の上に、前記トンネル絶縁膜より厚いゲート絶縁膜、ゲート電極が積層された第3の積層膜と、前記電荷蓄積層上及び前記素子分離層上に設けられたブロック絶縁膜と、前記第1及び第2の領域のブロック絶縁膜上に設けられ、かつ前記ワード線に対応する制御ゲート電極と、前記第3の領域のゲート電極上にさらに積層されたゲート電極とを具備し、前記第2の領域の素子分離層の上面は、前記第1の領域の素子分離層の上面より高く、前記第3の領域の素子分離層の上面は、前記第2の領域の素子分離層の上面より高い。
本発明によれば、メモリセルアレイ端部の耐圧を向上させることが可能な不揮発性半導体記憶装置を提供することができる。
以下、本発明の実施形態について図面を参照して説明する。ただし、図面は模式的または概念的なものであり、各図面の寸法および比率などは必ずしも現実のものと同一とは限らないことに留意すべきである。また、図面の相互間で同じ部分を表す場合においても、互いの寸法の関係や比率が異なって表される場合もある。特に、以下に示す幾つかの実施形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。本発明の技術思想は、その要旨を逸脱しない範囲において、種々の変更を加えることができる。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
(第1の実施形態)
図1は、本発明の第1の実施形態に係る不揮発性半導体記憶装置10の構成を示すブロック図である。不揮発性半導体記憶装置10は、電気的に書き換えが可能なNAND型フラッシュメモリである。
図1は、本発明の第1の実施形態に係る不揮発性半導体記憶装置10の構成を示すブロック図である。不揮発性半導体記憶装置10は、電気的に書き換えが可能なNAND型フラッシュメモリである。
半導体記憶装置10は、複数のメモリセルを有するメモリセルアレイ部11を備えている。メモリセルアレイ部11には、それぞれがロウ方向に延在する複数のワード線WL、それぞれがロウ方向に延在する複数の選択ゲート線SG、及びそれぞれがカラム方向に延在する複数のビット線BLが配設されている。
メモリセルアレイ部11の端部には、ワード線WL及び選択ゲート線SGをメモリセルアレイ部11から引き出し、かつワード線WL及び選択ゲート線SGを周辺回路に接続するためのWL引き出し部12が設けられている。
ロウデコーダ13は、WL引き出し部12を介して全てのワード線WL及び選択ゲート線SGに電気的に接続されており、書き込み動作、読み出し動作、及び消去動作時にワード線WL及び選択ゲート線SGに各種の電圧を印加する。カラムデコーダ14は、全てのビット線BLに電気的に接続されている。なお、周辺回路としては、実際には、メモリセルのデータを読み出すセンスアンプや、配線及び基板の電位を制御するドライバなども設けられるが、これらについては図示を省略している。
メモリセルアレイ部11は、データ消去の単位であるブロックを複数個備えている。図2は、メモリセルアレイ部11に含まれる1個のブロックの構成を示す等価回路図である。
ブロックは、ロウ方向に沿って順に配置された(m+1)個のNANDストリングを備えている(mは、1以上の整数)。各NANDストリングは、2個の選択トランジスタST1、ST2、及び(n+1)個のメモリセル(メモリセルトランジスタという場合もある)MCを備えている(nは、1以上の整数)。(m+1)個のNANDストリングにそれぞれ含まれる選択トランジスタST1は、ドレインがビット線BL0〜BLmに接続され、ゲートが選択ゲート線SGDに共通接続されている。また、(m+1)個のNANDストリングにそれぞれ含まれる選択トランジスタST2は、ソースがソース線SLに共通接続され、ゲートが選択ゲート線SGSに共通接続されている。
各メモリセルトランジスタMCは、半導体基板上にトンネル絶縁膜を介在して形成された積層ゲート構造を備えたMOSFET(metal oxide semiconductor field effect transistor)である。メモリセルトランジスタMCの具体的な構成は後述する。
各NANDストリングにおいて、(n+1)個のメモリセルトランジスタMCは、選択トランジスタST1のソースと選択トランジスタST2のドレインとの間に、それぞれの電流経路が直列接続されるように配置されている。すなわち、複数のメモリセルトランジスタMCは、隣接するもの同士で拡散領域(ソース領域若しくはドレイン領域)を共有するような形でカラム方向に直列接続される。
そして、例えば、最もドレイン側に位置するメモリセルトランジスタMCから順に、制御ゲート電極がワード線WL0〜WLnにそれぞれ接続されている。従って、ワード線WL0に接続されたメモリセルトランジスタMCのドレインは選択トランジスタST1のソースに接続され、ワード線WLnに接続されたメモリセルトランジスタMCのソースは選択トランジスタST2のドレインに接続されている。
ワード線WL0〜WLnは、ブロック内のNANDストリング間で、メモリセルトランジスタMCの制御ゲート電極を共通に接続している。つまり、ブロック内において同一行にあるメモリセルトランジスタMCの制御ゲート電極は、同一のワード線WLに接続される。この同一のワード線WLに接続される(m+1)個のメモリセルトランジスタMCは1ページとして取り扱われ、このページ単位でデータの書き込み及びデータの読み出しが行われる。
また、ビット線BL0〜BLmは、ブロック間で、選択トランジスタST1のドレインを共通接続している。つまり、複数のブロック内において同一列にあるNANDストリングは、同一のビット線BLに接続される。
図3は、WL引き出し部12の構成を示す平面図である。領域R2は、WL引き出し部12が配置される領域であり、領域R1は、メモリセルアレイ部11が配置される領域である。
メモリセルアレイ部11に配設されたワード線WLは、領域R2まで延在している。領域R2には、例として、絶縁層20が設けられている。絶縁層20上には、ワード線WLの数に対応する複数の電極21が設けられている。1個の電極21は、これに対応する1本のワード線WLに接続されている。電極21上には、コンタクト22が設けられており、電極21は、コンタクト22を介してロウデコーダ13に電気的に接続されている。選択ゲート線SGについても同様である。
領域R1の半導体基板には、製造工程(例えば、露光装置)に起因する最小加工寸法(F:minimum feature size)のラインアンドスペースパターンで形成された複数のアクティブ領域AA1が設けられている。アクティブ領域間には、絶縁体からなる素子分離層23が設けられており、この素子分離層23によって隣接するアクティブ領域は電気的に絶縁されている。素子分離層23は、例えば、半導体基板にトレンチを形成し、このトレンチ内に絶縁体を埋め込んで形成されたSTI(Shallow Trench Isolation)からなる。
最小加工寸法Fのラインアンドスペースパターンで形成されたアクティブ領域及び素子分離層の各々は、その幅が最小加工寸法F(ハーフピッチ)になる。なお、メモリセルアレイ部11のアクティブ領域及び素子分離層は、側壁転写技術を用いたダブルパターニングを用いて加工してもよい。この場合、アクティブ領域及び素子分離層の各々は、その幅が露光装置に起因する最小加工寸法の約半分になる。
領域R2には、露光工程時のリソグラフィマージンを確保するために、最小加工寸法Fより大きいラインアンドスペースパターンで形成されたアクティブ領域AA3及びAA4が設けられている。領域R2に設けられるアクティブ領域の数に制限はなく、1個であってもよいし、3個以上であってもよい。なお、領域R1と領域R2との境界、すなわちアクティブ領域AA1とアクティブ領域AA3との間には、最小加工寸法Fで形成されたアクティブ領域AA2が設けられているが、このアクティブ領域AA2は、その形状に信頼性が低いため、メモリセルとして使用していない。なお、図3では、STI落し込み境界となるダミーのアクティブ領域AA2が1本しか存在していないが、リソグラフィの合わせズレが大きい場合、ダミーのアクティブ領域AA2は必ずしも1本である必要はなく2本以上あってもよい。
最小加工寸法Fより幅の広いアクティブ領域AA3及びAA4は、メモリセル用のアクティブ領域AA1を所望の形状に形成するために必要であり、最小加工寸法Fのラインアンドスペースパターン(アクティブ領域AA1及びAA2を含む)に隣接して幅の広いアクティブ領域AA3及びAA4を形成することで、アクティブ領域AA1が傾いたり、若しくは倒れたりするのを防ぐことができる。よって、メモリセルアレイ部11の端部には、リソグラフィマージンを確保するための広いアクティブ領域AA3及びAA4が必要となる。
図4は、メモリセルアレイ部11及びWL引き出し部12をワード線に沿って切断した断面図である。領域R1は、メモリセルアレイ部11が配置される領域であり、領域R2は、WL引き出し部12が配置される領域である。また、図4には、ロウデコーダ13などの周辺回路に配置された、例えばNチャネルMOSFETを合わせて図示している。周辺回路に配置されるMOSFETは、20V以上の高電圧を用いることができる高電圧系のMOSFETである。R3は、この周辺回路が配置される領域である。メモリセルアレイ部11、WL引き出し部12、及び周辺回路(ロウデコーダ13など)は、同一基板上に形成される。
半導体基板30としては、例えばp型半導体基板(p−sub)が用いられる。半導体基板としては、例えばシリコン基板が用いられる。なお、素子が形成される半導体領域は、p型半導体基板に限らず、n型基板内に形成されたp型ウェル、あるいは、p型基板に含まれるn型ウェル内に形成されたp型ウェルであってもよい。
領域R1には、最小加工寸法Fのラインアンドスペースパターンからなるアクティブ領域AA1及び素子分離層23Aが設けられている。アクティブ領域AA1には、メモリセルトランジスタMCが設けられている。メモリセルトランジスタMCは、半導体基板30上に形成された積層ゲート構造を有している。積層ゲート構造は、トンネル絶縁膜31A上に形成された電荷蓄積層(浮遊ゲート電極)32Aと、浮遊ゲート電極32A上にゲート間絶縁膜33Aを介在して形成された制御ゲート電極34とを含んでいる。すなわち、本実施形態のメモリセルトランジスタMCは、フローティングゲート型のメモリセルトランジスタである。メモリセルトランジスタMCは、浮遊ゲート電極に注入される電子の数に応じてこの閾値電圧が変化し、閾値電圧の違いに応じてデータを記憶する。制御ゲート電極34は、ワード線WLとして機能する。領域R1において、ワード線WLの延在方向であるロウ方向に隣接するメモリセルトランジスタMCは、素子分離層23Aによって電気的に分離されている。
領域R1と領域R2との境界には、最小加工寸法Fの幅を有するアクティブ領域AA2が設けられている。アクティブ領域AA2上にも、メモリセルトランジスタMCと同じ積層ゲート構造が形成されている。前述したように、アクティブ領域AA2に形成されたトランジスタは、動作の信頼性が低いため、メモリセルとして使用していない。
領域R2には、最小加工寸法Fより広い幅を有するラインアンドスペースパターンからなるアクティブ領域AA3及びAA4、及び素子分離層23Cが設けられている。アクティブ領域AA2とアクティブ領域AA3とは、素子分離層23Aより幅の広い素子分離層23Bによって電気的に分離されている。
アクティブ領域AA3上には、メモリセルトランジスタMCと同じ積層ゲート構造が設けられており、具体的には、トンネル絶縁膜31B、浮遊ゲート電極32B、ゲート間絶縁膜33B、制御ゲート電極34がこの順に積層されている。
アクティブ領域AA4上には、周辺回路に含まれる高電圧系のMOSFETと同じゲート構造が設けられており、具体的には、ゲート絶縁膜35、トンネル絶縁膜31B、浮遊ゲート電極32B、ゲート間絶縁膜33B、制御ゲート電極34がこの順に積層されている。トンネル絶縁膜31Bの上面の位置は、トンネル絶縁膜31Aの上面の位置とほぼ同じである。ゲート絶縁膜35は、高耐圧用のゲート絶縁膜であり、トンネル絶縁膜31Bよりも膜厚が厚くなっている。アクティブ領域AA4の上面は、アクティブ領域AA1の上面よりゲート絶縁膜35の膜厚分だけ低い。アクティブ領域AA3とアクティブ領域AA4とは、素子分離層23Aより幅の広い素子分離層23Cによって電気的に分離されている。なお、ゲート絶縁膜35とトンネル絶縁膜31Bとが積層して形成された場合は、両者が一体となり識別できないこともある。
このように、領域R2では、最小加工寸法Fより広い幅を有するラインアンドスペースパターン(アクティブ領域及び素子分離層)が所定数続いた後に、電極21が形成される例えば絶縁層20が配置される。
領域R3は、センスアンプ等が配置される周辺回路領域である。領域R3には、最小加工寸法Fより広い幅を有するラインアンドスペースパターンからなるアクティブ領域AA5及び素子分離層40が設けられている。アクティブ領域AA5には、周辺回路を構成する高電圧系のMOSFETが形成されている。具体的には、アクティブ領域AA5上には、高耐圧用のゲート絶縁膜41、トンネル絶縁膜42、浮遊ゲート電極43、ゲート間絶縁膜44、ゲート電極45がこの順に積層されている。なお、ゲート間絶縁膜44にスリットが形成されることで、浮遊ゲート電極43とゲート電極45とは電気的に接続されており、これらが一体となってゲート電極として機能する。なお、ゲート間絶縁膜44のスリット部分においては、浮遊ゲート電極43の上部が窪んでおり、この窪みにゲート電極45が埋め込まれる形状となっている。
ゲート間絶縁膜44の下面と接する浮遊ゲート電極43の上面は、素子分離層40の上面と同じ位置である。よって、ゲート間絶縁膜44は、ほぼ平坦に形成されている。アクティブ領域AA5の上面は、アクティブ領域AA1の上面よりゲート絶縁膜41の膜厚分だけ低い。高耐圧用のゲート絶縁膜41、トンネル絶縁膜42、浮遊ゲート電極43、及びゲート間絶縁膜44の膜厚及び形成される位置は、アクティブ領域AA4のMOSFETのそれらと同じである。図4には、1個のアクティブ領域AA5しか図示していないが、実際には、領域R3には、複数のアクティブ領域AA5及びMOSFETが存在する。
ここで、メモリセルトランジスタMCでは、基板−浮遊ゲート電極間の容量C1に対して、浮遊ゲート電極−制御ゲート電極間の容量C2を大きくする、すなわちカップリング比を大きくすることで、書き込み動作を高速化することができる。本実施形態では、浮遊ゲート電極32Aとゲート間絶縁膜33Aとの接する面積を大きくすることで容量C2を大きくし、カップリング比を大きくする。浮遊ゲート電極32Aとゲート間絶縁膜33Aとの接する面積は、素子分離層23Aの高さによって調節することができる。従って、領域R1(メモリセルアレイ部11)では、素子分離層23Aの上面は、浮遊ゲート電極32Aの底面に近づくように低く設定される。例えば、素子分離層23Aの上面は、浮遊ゲート電極32の中間と底面との間(両者を含む)に設定される。
一方、領域R2(WL引き出し部12)に配置される、最小加工寸法Fより幅が広いアクティブ領域AA3では、素子分離幅が最小加工寸法Fより広いため、領域R1の素子分離層の高さに合わせてエッチングを行うとエッチングレートが大きいことから、素子分離層23B及び23Cの上面が低くなる。よって、制御ゲート電極34と半導体基板30との距離が短くなり、この距離が短くなった部分に高電界が印加され、トンネル絶縁膜31Bが絶縁破壊する可能性が高い。このため、領域R2では、素子分離層23B及び23Cの上面は、浮遊ゲート電極32Bの上面に近づくように、リソグラフィで領域R1と領域R2とを分離するパターニングをした上で高く設定される。
また、領域R2でアクティブ領域の幅が最小加工寸法Fより大きく、かつ素子分離層23B及び23Cの上面が高くなると、ゲート間絶縁膜33Bと浮遊ゲート電極32Bとの接する面積が領域R1のセルトランジスタと比べて相対的に小さくなり、カップリング比が小さくなる。すると、制御ゲート電極34に高電圧を印加しても浮遊ゲート電極32Bの電圧があまり上昇せず、ゲート間絶縁膜33Bに印加される電界が大きくなる。このため、浮遊ゲート電極32Bの上部が角張っていると、この角張った部分に電界集中が起こり、ゲート間絶縁膜33Bが絶縁破壊する可能性が高い。このため、領域R2では、素子分離層23B及び23Cの上面を浮遊ゲート電極32Bの上面より多少低くしつつ、浮遊ゲート電極32Bの角を丸めている。例えば、素子分離層23B及び23Cの上面は、浮遊ゲート電極32Bの中間と上面との間(両者を含まず)に設定される。すなわち、領域R2(WL引き出し部12)の素子分離層の上面は、領域R1(メモリセルアレイ部11)の素子分離層の上面より高く設定される。
これにより、領域R1では、メモリセルトランジスタMCのカップリング比を最適にでき、領域R2では、トンネル絶縁膜31B及びゲート間絶縁膜33Bの両方に対して絶縁破壊を防ぐことができる。
領域R2の浮遊ゲート電極32Bの曲率半径は、領域R3の浮遊ゲート電極43の曲率半径より大きい。これは、領域R3では、領域R2のように、素子分離層40の上面を浮遊ゲート電極43の上面より多少低くしつつ、浮遊ゲート電極43の角を丸める工程を行わないためである。よって、素子分離層40の上面の位置は、浮遊ゲート電極43の上面の位置とほぼ同じになっている。また、領域R3の素子分離層40の上面は、領域R2の素子分離層23B及び23Cの上面より高くなっている。
また、領域R1と領域R2との境界に配置されるアクティブ領域AA2の浮遊ゲート電極32Aの上部は、角張っておらず丸まっている。なお、アクティブ領域AA2上の浮遊ゲート電極32Aは、アクティブ領域AA1上の浮遊ゲート電極32Aと形状が異なっているが、この浮遊ゲート電極32Aはメモリセルとして使用していないため問題ない。
(製造方法)
次に、第1の実施形態に係る不揮発性半導体記憶装置10の製造方法の一例について図面を参照して説明する。
次に、第1の実施形態に係る不揮発性半導体記憶装置10の製造方法の一例について図面を参照して説明する。
まず、図5に示すように、p型半導体基板30を用意し、このp型半導体基板30は、メモリセルアレイ部11が形成される領域R1、WL引き出し部12が形成される領域R2、周辺回路(例えばロウデコーダ13)が形成される領域R3を有する。
続いて、高耐圧用のゲート絶縁膜を形成する予定領域のp型半導体基板30を掘り下げることで、p型半導体基板30に段差を形成する。すなわち、図6に示すように、リソグラフィを用いて、p型半導体基板30上に、領域R1を全て覆い、かつ領域R2を部分的に覆うレジスト層50を形成する。続いて、例えばRIE(Reactive Ion Etching)法を用いて、レジスト層50をマスクとして、p型半導体基板30を掘り下げる。その後、レジスト層50を除去する。
続いて、図7に示すように、装置全面に、例えば酸化膜からなる高耐圧用のゲート絶縁膜35及び41を形成する。続いて、図8に示すように、リソグラフィを用いて、領域R2の掘り下げられた部分、及び領域R3の全面に、レジスト層51を形成する。
続いて、図9に示すように、例えばRIE法を用いて、レジスト層51をマスクとして、ゲート絶縁膜35を部分的にエッチングする。この際、ウェットエッチングを用いてゲート絶縁膜35を除去した場合、薬液がレジスト層51の下まで入り込み、レジスト層51の下のゲート絶縁膜35の一部も除去される。その後、レジスト層51を除去する。
続いて、図10に示すように、装置全面に、例えば酸化膜からなるトンネル絶縁膜31及び42を形成する。この際、ゲート絶縁膜35とトンネル絶縁膜31Bが一体となり識別できないこともある。続いて、図11に示すように、装置全面に、浮遊ゲート電極となる導電層32及び43を形成する。導電層32及び43としては、n型不純物(例えば、リン)がドープされたポリシリコン、或いは、p型不純物(例えば、ホウ素)がドープされたポリシリコンが用いられる。
続いて、図12に示すように、リソグラフィ及びRIE法を用いて、導電層32及び43上に、アクティブ領域を形成する予定領域のみ被覆するハードマスク層52を形成する。この時、領域R1では、最小加工寸法Fのラインアンドスペースパターンを有するハードマスク層52を形成し、一方、領域R2及びR3では、最小加工寸法Fより幅の広いラインアンドスペースパターンを有するハードマスク層52を形成する。
続いて、図13に示すように、例えばRIE法を用いて、ハードマスク層52をマスクとして、導電層32、トンネル絶縁膜31、ゲート絶縁膜35、半導体基板30をエッチングする。同時に、領域R3においても、導電層42、トンネル絶縁膜42、ゲート絶縁膜41、半導体基板30をエッチングする。続いて、開口部に、例えば酸化物からなる絶縁材料を埋め込み、素子分離層23(23A〜23C)及び40を形成する。素子分離層23及び40の形成と同時に、アクティブ領域AA1〜AA5が形成される。その後、ハードマスク層52をストッパとしてCMP(Chemical Mechanical Polishing)法により、装置上面を平坦化する。
続いて、図14に示すように、RIE法若しくはウェットエッチングを用いて、素子分離層23及び40の上面が浮遊ゲート電極32の上面とほぼ同じ位置になるまで、素子分離層23及び40をエッチバックする。続いて、図15に示すように、ハードマスク層52を除去する。
続いて、図16に示すように、領域R3をレジスト層53で被覆する。続いて、RIE法若しくはウェットエッチング法を用いて、領域R1及びR2の素子分離層23の上面が浮遊ゲート電極32の中間と上面との間(両者を含まず)になるように、領域R1及びR2の素子分離層23を落し込む。この時、領域R1及びR2の浮遊ゲート電極32は、上部の角が丸くなる。
続いて、図17に示すように、領域R2及びR3をレジスト層53で被覆する。続いて、RIE法若しくはウェットエッチング法を用いて、領域R1の素子分離層23Aの上面が浮遊ゲート電極32Aの中間と底面との間になるように、領域R1の素子分離層23Aを落し込む。領域R2の素子分離層23B及び23Cは、領域R1の素子分離層23Aより、例えば15nm以上高くなるようにする。この時、領域R1の浮遊ゲート電極32Aは、領域R2の浮遊ゲート電極32Bよりも、上部の角が丸くなる。
続いて、図18に示すように、装置全面に、ゲート間絶縁膜33及び44を形成する。ゲート間絶縁膜33及び44としては、酸化膜、若しくは酸化膜/窒化膜/酸化膜の積層膜(ONO積層膜)が用いられる。続いて、ゲート間絶縁膜44にスリット54を形成し、浮遊ゲート電極43の一部を露出させる。このスリット形成時において、確実にゲート間絶縁膜44を除去するため、オーバーエッチングをおこなう。その結果、スリット54において浮遊ゲート電極43の上部が窪むことになる。
続いて、図19に示すように、装置全面に、制御ゲート電極34及びゲート電極45となる電極材料を堆積する。電極材料としては、金属電極若しくはポリシリコンなどが用いられる。続いて、リソグラフィ及びRIE法を用いて、この電極材料を加工し、ロウ方向に延在する複数の制御ゲート電極34を形成する。この制御ゲート電極34の加工工程において、浮遊ゲート電極32も同時に加工し、カラム方向において浮遊ゲート電極32を電気的に分離する。また、ゲート電極45及び浮遊ゲート電極43についても、所望の形状に加工する。
その後、不純物導入工程を経て、アクティブ領域にMOSFETの拡散領域を形成し、層間絶縁層を埋め込み、一般的なLSI(Large-Scale Integrated Circuit)製造の配線工程を経て、フローティングゲート型メモリセルトランジスタを持つ不揮発性半導体記憶装置10が完成する。
次に、図20乃至23を用いて、フローティングゲート型のメモリセルトランジスタを使用した場合の懸念点とその対策について説明する。この懸念点は、フローティングゲート型で問題となるダミーワード線と選択ゲート線との間のショートに起因している。
選択トランジスタST(ST1或いはST2)は、一定の閾値電圧を有するトランジスタであることから、メモリセルトランジスタMCに含まるようなゲート間絶縁膜44は不要である。したがって、選択トランジスタSTが形成される領域のみゲート間絶縁を剥離してからゲート電極を形成し、制御ゲート電極と浮遊ゲート電極とを電気的に接続する。これにより、選択トランジスタSTは、実質的にトンネル酸化膜のみをゲート絶縁膜として動作するMOSFETから構成される。
図20は、比較例に係るアレイ端部のレイアウト図である。図21(a)は、図20のダミーワード線DWLに沿った断面図、すなわち図20のI−I線に沿った断面図である。図21(b)は、図20の選択ゲート線SG(SGD或いはSGS)に沿った断面図、すなわち図20のII−II線に沿った断面図である。なお、図20の例では、ワード線WLと選択ゲート線SGとの間に、ダミーワード線DWLが配設されている。
選択ゲート線SGは、ワード線WLと同様に、領域R1からロウ方向に延在し、領域R2まで引き出されている。そして、選択ゲート線SGは、領域R2で電極(図示せず)に電気的に接続され、この電極を介して周辺回路に接続される。
図21(a)の断面図は、ワード線WLに沿った断面図と同じであり、よって、メモリセルトランジスタMCと同様に、浮遊ゲート電極32と制御ゲート電極34との間には、これらを電気的に分離するゲート間絶縁膜33が設けられている。
図21(b)の断面図に示した選択ゲート線SGに対応するゲート電極56では、ゲート間絶縁膜33のスリット55は、領域R1から領域R2内の例えばアクティブ領域AA4まで形成されている。そして、このスリット55の領域において、浮遊ゲート電極と同じ材料からなる第1の電極と、制御ゲート電極と同じ材料からなる第2の電極とが電気的に接続されて、ゲート電極56が構成されている。
ここで、リソグラフィによるアクティブ領域の加工工程では、最小加工寸法Fの幅を有するアクティブ領域AA1は、側面がほぼ垂直に加工されるのに対して、幅が広いアクティブ領域AA3及びAA4は、テーパー形状を有する。その後、ワード線WL及び選択ゲート線SGの加工工程が行われ、この時、ワード線WL及び選択ゲート線SGに沿って、浮遊ゲート電極も分離される。しかし、テーパー形状を有するアクティブ領域では、ゲート間絶縁膜及び浮遊ゲート電極を部分的にエッチングする際、テーパー部分の側面に形成されたゲート間絶縁膜が完全に除去されない。このため、この残ったゲート間絶縁膜の下の浮遊ゲート電極もエッチングされずに残ってしまい、図20に示すように、ダミーワード線DWLと選択ゲート線SGとの間に、浮遊ゲート電極残り57が形成される。
よって、幅が広いアクティブ領域AA3及びAA4上までスリット55が形成されていると、浮遊ゲート電極残り57を介して、選択ゲート線SGとダミーワード線DWLの下方の浮遊ゲート電極32Bとがショートしてしまう。データ消去時には、ダミーワード線DWLには例えば0Vが印加され、選択ゲート線SGには消去電圧(例えば20V)が印加されることから、制御ゲート電極34が0V、浮遊ゲート電極32Bが20Vで、ゲート間絶縁膜33Bには20Vが印加されることとなり、ゲート間絶縁膜33Bが絶縁破壊される懸念がある。
この問題を解決するために、第1の実施形態では、スリット55の端を、素子分離層の落し込み境界、すなわち領域R1と領域R2との境界(最小加工寸法Fの幅を有するアクティブ領域AA2上)と一致させている。図22は、第1の実施形態に係るアレイ端部のレイアウト図である。図23(a)は、図22のI−I線に沿った断面図、図23(b)は、図22のII−II線に沿った断面図である。
図22に示すように、素子分離層の落し込み境界と、スリット55の端とを一致させると、選択ゲート線SGとダミーワード線DWLの下方の浮遊ゲート電極32Bとをショートさせる浮遊ゲート電極残り57が形成されても、選択ゲート線SG、ダミーワード線DWL共に、アレイ端部では浮遊ゲート電極がフローティング状態となる。このため、例えば、データ消去時にゲート間絶縁膜33Bに例えば20Vが印加されるようなことはない。したがって、ダミーワード線DWLの下のゲート間絶縁膜33Bが絶縁破壊するのを防ぐことが可能となり、ひいては、WL引き出し部12の耐圧を向上させることができる。
なお、スリット55の端の位置は、ロウ方向において、アクティブ領域AA3よりも領域R1側、かつ、アクティブ領域AA1よりも領域R2側にあればよい。すなわち、スリット55の端の位置がアクティブ領域AA3よりも領域R1側にあれば、浮遊ゲート電極残り57によって選択ゲート線SGとダミーワード線DWLの下方の浮遊ゲート電極32Bが接続しないからである。また、スリット55の端の位置がアクティブ領域AA1よりも領域R2側にあれば、アクティブ領域AA1上の浮遊ゲート電極32Aとゲート電極56とを接続することができ、選択トランジスタとして機能させることができるからである。 (効果)
以上詳述したように第1の実施形態では、不揮発性半導体記憶装置10は、メモリセルアレイ部11が配置され、かつ最小加工寸法Fの幅を有するアクティブ領域を有する領域R1と、メモリセルアレイ部11に配設されるワード線WLを引き出すためのWL引き出し部12が配置され、かつ最小加工寸法Fより広い幅を有するアクティブ領域を有する領域R2とを備えている。領域R1では、素子分離層の落し込みを大きくすることで、浮遊ゲート電極とゲート間絶縁膜との接触面積を大きくする。一方、領域R2では、素子分離層の落し込みを小さくすることで、アクティブ領域と制御ゲート電極との距離を長くしつつ、浮遊ゲート電極の上部の角を丸くしている。
以上詳述したように第1の実施形態では、不揮発性半導体記憶装置10は、メモリセルアレイ部11が配置され、かつ最小加工寸法Fの幅を有するアクティブ領域を有する領域R1と、メモリセルアレイ部11に配設されるワード線WLを引き出すためのWL引き出し部12が配置され、かつ最小加工寸法Fより広い幅を有するアクティブ領域を有する領域R2とを備えている。領域R1では、素子分離層の落し込みを大きくすることで、浮遊ゲート電極とゲート間絶縁膜との接触面積を大きくする。一方、領域R2では、素子分離層の落し込みを小さくすることで、アクティブ領域と制御ゲート電極との距離を長くしつつ、浮遊ゲート電極の上部の角を丸くしている。
従って第1の実施形態によれば、メモリセルトランジスタMCのカップリング比を最適に設定することができるため、メモリセルトランジスタMCの動作を高速化できるとともに、ワード線WLに印加される各種の動作電圧を低くすることができる。また、領域R2では、制御ゲート電極とアクティブ領域との距離を長くすることができることから、トンネル絶縁膜の耐圧を向上させることができる。
また、領域R1では、素子分離層の落し込みの際のRIE工程により、浮遊ゲート電極の上部の角が丸まることから、ゲート間絶縁膜の一部への電界集中を緩和することができる。このため、ゲート間絶縁膜の耐圧を向上させることができる。
また、選択ゲート線SGにおいて、浮遊ゲート電極と同じ材料からなる第1の電極と、制御ゲート電極と同じ材料からなる第2の電極とを電気的に接続するためにゲート間絶縁膜に形成されるスリットの端は、素子分離層の落し込み境界、すなわち領域R1と領域R2との境界と一致している。これにより、選択ゲート線SGの下方の浮遊ゲート電極とダミーワード線DWLの下方の浮遊ゲート電極とをショートする浮遊ゲート電極残りが形成された場合でも、データ消去時にゲート間絶縁膜に高電圧(例えば20V)が印加されるようなことはない。これにより、WL引き出し部12の耐圧を向上させることができる。
(第2の実施形態)
フラッシュメモリに用いられるメモリセルトランジスタの一種として、電荷をトラップする絶縁膜を電荷蓄積層として用いたMONOS(Metal Oxide Nitride Oxide Semiconductor)型メモリセルトランジスタが知られている。第2の実施形態は、第1の実施形態をMONOS型メモリセルトランジスタに適用した構成例である。
フラッシュメモリに用いられるメモリセルトランジスタの一種として、電荷をトラップする絶縁膜を電荷蓄積層として用いたMONOS(Metal Oxide Nitride Oxide Semiconductor)型メモリセルトランジスタが知られている。第2の実施形態は、第1の実施形態をMONOS型メモリセルトランジスタに適用した構成例である。
図24は、本発明の第2の実施形態に係るメモリセルアレイ部11及びWL引き出し部12をワード線に沿って切断した断面図である。
領域R1には、最小加工寸法Fのラインアンドスペースパターンからなるアクティブ領域AA1及び素子分離層23Aが設けられている。アクティブ領域AA1には、メモリセルトランジスタMCが設けられている。メモリセルトランジスタMCは、半導体基板30上に形成された積層ゲート構造を有している。積層ゲート構造は、トンネル絶縁膜31A上に形成された電荷蓄積層32Aと、電荷蓄積層32A上にブロック絶縁膜33Aを介在して形成された制御ゲート電極34とを含んでいる。本実施形態のメモリセルトランジスタMCは、MONOS型のメモリセルトランジスタであり、電荷蓄積層32Aは、窒化膜などの絶縁物が用いられる。メモリセルトランジスタMCは、電荷蓄積層32Aにトラップされる電子の数に応じてこの閾値電圧が変化し、閾値電圧の違いに応じてデータを記憶する。制御ゲート電極34は、ワード線WLとして機能する。領域R1において、ワード線WLの延在方向であるロウ方向に隣接するメモリセルトランジスタMCは、素子分離層23Aによって電気的に分離されている。
領域R1と領域R2との境界には、最小加工寸法Fの幅を有するアクティブ領域AA2が設けられている。アクティブ領域AA2上にも、メモリセルトランジスタMCと同じ積層ゲート構造が形成されている。
領域R2には、最小加工寸法Fより広い幅を有するラインアンドスペースパターンからなるアクティブ領域AA3及びAA4、及び素子分離層23Cが設けられている。アクティブ領域AA2とアクティブ領域AA3とは、素子分離層23Aより幅の広い素子分離層23Bによって電気的に分離されている。
アクティブ領域AA3上には、メモリセルトランジスタMCと同じ積層ゲート構造が設けられており、具体的には、トンネル絶縁膜31B、電荷蓄積層32B、ブロック絶縁膜33B、制御ゲート電極34がこの順に積層されている。
アクティブ領域AA4上には、高耐圧用のゲート絶縁膜35を含む積層ゲート構造が設けられており、具体的には、ゲート絶縁膜35、トンネル絶縁膜31B、電荷蓄積層32B、ブロック絶縁膜33B、制御ゲート電極34がこの順に積層されている。トンネル絶縁膜31Bの上面の位置は、トンネル絶縁膜31Aの上面の位置と同じである。アクティブ領域AA4の上面は、アクティブ領域AA1の上面よりゲート絶縁膜35の膜厚分だけ低い。アクティブ領域AA3とアクティブ領域AA4とは、素子分離層23Aより幅の広い素子分離層23Cによって電気的に分離されている。
このように、領域R2では、最小加工寸法Fより広い幅を有するラインアンドスペースパターン(アクティブ領域及び素子分離層)が所定数続いた後に、電極21が形成される例えば絶縁層20が配置される。
領域R3はセンスアンプ等が配置される周辺回路領域である。領域R3には、最小加工寸法Fより広い幅を有するラインアンドスペースパターンからなるアクティブ領域AA5及び素子分離層40が設けられている。アクティブ領域AA5には、周辺回路を構成する高電圧系のMOSFETが形成されている。具体的には、アクティブ領域AA5上には、高耐圧用のゲート絶縁膜41、第1のゲート電極43、第2のゲート電極45がこの順に積層されている。第1のゲート電極43と第2のゲート電極45とは電気的に接続されており、これらが一体となってゲート電極として機能する。第1のゲート電極43の上面は、素子分離層40の上面とほぼ同じ位置である。また、素子分離層40の上面は、領域R2の素子分離層23B及び23Cの上面より高くなっている。アクティブ領域AA5の上面は、アクティブ領域AA1の上面よりゲート絶縁膜41の膜厚分だけ低い。図24には、1個のアクティブ領域AA5しか図示していないが、実際には、領域R3には、複数のアクティブ領域AA5及びMOSFETが存在する。
ここで、メモリセルトランジスタMCでは、書き込み及び消去時にトンネル絶縁膜に印加される電界を大きくして、適切な書き込み及び消去特性を得る。このために、素子分離層23Aを深く落し込んでいる。例えば、素子分離層23Aの上面は、電荷蓄積層32Aの上面と同じである。
一方、領域R2(WL引き出し部12)では、素子分離層を深く落し込むと、制御ゲート電極34と半導体基板30との距離が短くなり、この距離が短くなった部分に高電界が印加され、トンネル絶縁膜31B及びブロック絶縁膜33Bが絶縁破壊する可能性が高い。このため、領域R2では、素子分離層23B及び23Cの上面は、素子分離層23Aの上面より高く設定される。素子分離層23B及び23Cは、素子分離層23Aより、例えば5nm以上高くする。また、素子分離層23B及び23Cの上面は、電荷蓄積層32Bの上面より高い。
これにより、領域R1では、メモリセルトランジスタMCのトンネル電界を最適にでき、領域R2では、トンネル絶縁膜31B及びブロック絶縁膜33Bに対して絶縁破壊を防ぐことができる。
(製造方法)
第2の実施形態に係る不揮発性半導体記憶装置10の製造方法例は次の通りである。p型半導体基板30上に、トンネル絶縁膜31(一般には酸化膜)、電荷蓄積層32(一般には窒化膜)、STI加工用のハードマスク層をこの順に成膜し、リソグラフィによりハードマスク層をパターニングする。領域R1のハードマスク層は、は最小加工寸法Fの幅を有するラインアンドスペースパターンを有し、領域R2のハードマスク層は、最小加工寸法Fより広い幅を有するラインアンドスペースパターンを有する。そして、アクティブ領域のパターニングを行う。すなわち、マスク層、電荷蓄積層32、トンネル絶縁膜31、及び半導体基板30をエッチングし、トレンチ内に素子分離層を形成する。
第2の実施形態に係る不揮発性半導体記憶装置10の製造方法例は次の通りである。p型半導体基板30上に、トンネル絶縁膜31(一般には酸化膜)、電荷蓄積層32(一般には窒化膜)、STI加工用のハードマスク層をこの順に成膜し、リソグラフィによりハードマスク層をパターニングする。領域R1のハードマスク層は、は最小加工寸法Fの幅を有するラインアンドスペースパターンを有し、領域R2のハードマスク層は、最小加工寸法Fより広い幅を有するラインアンドスペースパターンを有する。そして、アクティブ領域のパターニングを行う。すなわち、マスク層、電荷蓄積層32、トンネル絶縁膜31、及び半導体基板30をエッチングし、トレンチ内に素子分離層を形成する。
続いて、CMP法にて装置全面を平坦化した後、素子分離層の落し込みを行う。本実施形態では、まず、リソグラフィによりレジスト層を形成し、領域R2のみ露出させる。そして、領域R2の素子分離層23B及び23Cを所望の位置まで落し込む。続いて、再度、リソグラフィによりレジスト層を形成し、領域R1のみ露出させる。そして、領域R1のみ素子分離層23Aを深く落し込み、素子分離層23B及び23Cを素子分離層23Aより5nm以上高くする。
続いて、ブロック絶縁膜33(一般には、酸化膜若しくは酸化アルミニウム膜)を成膜し、金属電極若しくはポリシリコンにより制御ゲート電極34を形成する。この制御ゲート電極34は、金属電極とポリシリコンとの積層膜でもよい。その後、制御ゲート電極34をパターニングしてワード線WLを形成する。そして、不純物導入工程を経て、アクティブ領域にMOSFETの拡散領域を形成し、層間絶縁層を埋め込み、一般的なLSI製造の配線工程を経て、MONOS型メモリセルトランジスタを持つ不揮発性半導体記憶装置10が完成する。
なお、トンネル絶縁膜は、EOT(Effective Oxide Thickness)換算で同等のシリコン酸化膜、シリコン窒化膜、シリコン酸化膜がこの順に積層されたONO膜(Oxide-Nitride-Oxide膜)を用いてもよく、下層側からシリコン酸化膜及びシリコン窒化膜がこの順に積層された2層膜(以下、(SiN膜/SiO2膜)と表記する)を用いてもよく、(SiO2膜/高誘電率絶縁膜/SiO2膜)の3層膜を用いてもよく、(高誘電率絶縁膜/SiO2膜)の2層膜を用いてもよい。高誘電率絶縁膜とは、シリコン酸化膜よりも誘電率が高い絶縁膜を指す。或いは、上記以外の構成の単層膜若しくは積層膜を用いてもよい。
電荷蓄積層は、シリコン窒化膜の代わりに、HfAlO膜を用いてもよく、高誘電率絶縁膜を含む積層膜を用いてもよい。高誘電率絶縁膜としては、例えば、Al2O3膜、MgO膜、SrO膜、BaO膜、TiO膜、Ta2O5膜、BaTiO3膜、BaZrO膜、ZrO2膜、HfO2膜、Y2O3膜、ZrSiO膜、HSiO膜、LaAlO膜等があげられる。この場合、高誘電率絶縁膜を含む積層膜の構成は、例えば、(SiN膜/高誘電率絶縁膜/SiN膜)、(HfAlO膜/高誘電率絶縁膜/SiN膜)、(SiN膜/高誘電率絶縁膜/HfAlO膜)、(HfAlO膜/高誘電率絶縁膜/HfAlO膜)とすることができる。
ブロック絶縁膜は、酸化アルミニウム膜の代わりに、高誘電率絶縁膜、又は高誘電率絶縁膜を含む積層膜を用いることもできる。高誘電率絶縁膜としては、例えば、MgO膜、SrO膜、SiN膜、BaO膜、TiO膜、Ta2O5膜、BaTiO3膜、BaZrO膜、ZrO2膜、HfO2膜、Y2O3膜、ZrSiO膜、HfSiO膜、LaAlO膜等を用いることができる。また、これらの高誘電率絶縁膜を含む積層膜には、(Al2O3膜/高誘電率絶縁膜)、(高誘電率絶縁膜/Al2O3膜)、(SiO2膜/高誘電率絶縁膜/SiO2膜)、(SiO2膜/高誘電率絶縁膜)、(高誘電率絶縁膜/SiO2膜)、(高誘電率絶縁膜/SiO2膜/高誘電率絶縁膜)等を用いることができる。
(効果)
以上詳述したように第2の実施形態では、不揮発性半導体記憶装置10は、メモリセルアレイ部11が配置され、かつ最小加工寸法Fの幅を有するアクティブ領域を有する領域R1と、メモリセルアレイ部11に配設されるワード線WLを引き出すためのWL引き出し部12が配置され、かつ最小加工寸法Fより広い幅を有するアクティブ領域を有する領域R2とを備えている。領域R1では、素子分離層の落し込みを大きくすることで、トンネル絶縁膜の印加される電界を大きくする。一方、領域R2では、素子分離層の落し込みを小さくすることで、アクティブ領域と制御ゲート電極との距離を長くしている。
以上詳述したように第2の実施形態では、不揮発性半導体記憶装置10は、メモリセルアレイ部11が配置され、かつ最小加工寸法Fの幅を有するアクティブ領域を有する領域R1と、メモリセルアレイ部11に配設されるワード線WLを引き出すためのWL引き出し部12が配置され、かつ最小加工寸法Fより広い幅を有するアクティブ領域を有する領域R2とを備えている。領域R1では、素子分離層の落し込みを大きくすることで、トンネル絶縁膜の印加される電界を大きくする。一方、領域R2では、素子分離層の落し込みを小さくすることで、アクティブ領域と制御ゲート電極との距離を長くしている。
従って第2の実施形態によれば、メモリセルトランジスタMCのトンネル電界を最適に設定することができるため、メモリセルトランジスタMCの動作を高速化できるとともに、ワード線WLに印加される各種の動作電圧を低くすることができる。また、領域R2では、制御ゲート電極とアクティブ領域との距離を長くすることができることから、トンネル絶縁膜及びブロック絶縁膜の耐圧を向上させることができる。
本発明は、上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で、構成要素を変形して具体化することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、1つの実施形態に開示される複数の構成要素の適宜な組み合わせ、若しくは異なる実施形態に開示される構成要素の適宜な組み合わせにより種々の発明を構成することができる。例えば、実施形態に開示される全構成要素から幾つかの構成要素が削除されても、発明が解決しようとする課題が解決でき、発明の効果が得られる場合には、これらの構成要素が削除された実施形態が発明として抽出されうる。
BL…ビット線、WL…ワード線、SGD,SGS…選択ゲート線、MC…メモリセル、ST1,ST2…選択トランジスタ、AA…アクティブ領域、10…不揮発性半導体記憶装置、11…メモリセルアレイ部、12…WL引き出し部、13…ロウデコーダ、14…カラムデコーダ、20…絶縁層、21…電極、22…コンタクト、23…素子分離層、30…半導体基板、31,42…トンネル絶縁膜、32…電荷蓄積層、33,44…ゲート間絶縁膜(ブロック絶縁膜)、34…制御ゲート電極、35,41…ゲート絶縁膜、40…素子分離層、43,45…ゲート電極、50,51,53…レジスト層、52…ハードマスク層、54,55…スリット、56…ゲート電極。
Claims (5)
- メモリセルトランジスタが配置される第1の領域と、前記メモリセルトランジスタに電気的に接続されたワード線を引き出す電極が配置される第2の領域と、周辺トランジスタが配置される第3の領域とを有し、隣接するアクティブ領域を分離する素子分離層を有する半導体基板と、
前記第1の領域に設けられ、第1の幅を有する複数の第1のアクティブ領域と、
前記複数の第1のアクティブ領域の各々の上に、トンネル絶縁膜、浮遊ゲート電極が積層された第1の積層膜と、
前記第2の領域に設けられ、前記第1の幅より広い第2の幅を有する複数の第2のアクティブ領域と、
前記複数の第2のアクティブ領域の各々の上に、前記トンネル絶縁膜、前記浮遊ゲート電極が積層された第2の積層膜と、
前記第3の領域に設けられ、前記第1の幅より広い第3の幅を有する複数の第3のアクティブ領域と、
前記複数の第3のアクティブ領域の各々の上に、前記トンネル絶縁膜、前記浮遊ゲート電極が積層された第3の積層膜と、
前記浮遊ゲート電極上及び前記素子分離層上に設けられたゲート間絶縁膜と、
前記第1及び第2の領域のゲート間絶縁膜上に設けられ、かつ前記ワード線に対応する制御ゲート電極と、
前記第3の領域のゲート間絶縁膜上に設けられたゲート電極と、
を具備し、
前記第2の領域の素子分離層の上面は、前記第1の領域の素子分離層の上面より高く、
前記第2の積層膜の浮遊ゲート電極は、上部の角の曲率半径が、前記第3の積層膜の浮遊ゲート電極よりも大きいことを特徴とする不揮発性半導体記憶装置。 - メモリセルトランジスタが配置される第1の領域と、前記メモリセルトランジスタに電気的に接続されたワード線を引き出す電極が配置される第2の領域と、周辺トランジスタが配置される第3の領域とを有し、隣接するアクティブ領域を分離する素子分離層を有する半導体基板と、
前記第1の領域に設けられ、第1の幅を有する複数の第1のアクティブ領域と、
前記複数の第1のアクティブ領域の各々の上に、トンネル絶縁膜、浮遊ゲート電極が積層された第1の積層膜と、
前記第2の領域に設けられ、前記第1の幅より広い第2の幅を有する複数の第2のアクティブ領域と、
前記複数の第2のアクティブ領域の各々の上に、膜厚が前記トンネル絶縁膜より厚いゲート絶縁膜、前記浮遊ゲート電極が積層された第2の積層膜と、
前記第3の領域に設けられ、前記第1の幅より広い第3の幅を有する複数の第3のアクティブ領域と、
前記複数の第3のアクティブ領域の各々の上に、前記ゲート絶縁膜、前記浮遊ゲート電極が積層された第3の積層膜と、
前記浮遊ゲート電極上及び前記素子分離層上に設けられたゲート間絶縁膜と、
前記第1及び第2の領域のゲート間絶縁膜上に設けられ、かつ前記ワード線に対応する制御ゲート電極と、
前記第3の領域のゲート間絶縁膜上に設けられたゲート電極と、
を具備し、
前記第2の領域の素子分離層の上面は、前記第1の領域の素子分離層の上面より高く、
前記第2の積層膜の浮遊ゲート電極は、上部の角の曲率半径が、前記第3の積層膜の浮遊ゲート電極よりも大きいことを特徴とする不揮発性半導体記憶装置。 - 前記第3の領域の素子分離層の上面は、前記第2の領域の素子分離層の上面より高いことを特徴とする請求項1又は2に記載の不揮発性半導体記憶装置。
- 前記第1のアクティブ領域に設けられ、かつ前記メモリセルを選択する選択トランジスタをさらに具備し、
前記第2のアクティブ領域には、前記選択トランジスタに電気的に接続された選択ゲート線を引き出す電極がさらに配置され、
前記選択トランジスタは、トンネル絶縁膜、浮遊ゲート電極、ゲート間絶縁膜、ゲート電極が積層された第4の積層膜を有し、
前記ゲート間絶縁膜は、前記浮遊ゲート電極と前記ゲート電極とを電気的に接続するためのスリットを有し、
前記スリットの端は、前記第1の領域と前記第2領域との境界と、前記複数の第2のアクティブ領域うち前記第1の領域に最も近い第2のアクティブ領域との間に位置することを特徴とする請求項1乃至3のいずれかに記載の不揮発性半導体記憶装置。 - メモリセルトランジスタが配置される第1の領域と、前記メモリセルトランジスタに電気的に接続されたワード線を引き出す電極が配置される第2の領域と、周辺トランジスタが配置される第3の領域とを有し、隣接するアクティブ領域を分離する素子分離層を有する半導体基板と、
前記第1の領域に設けられ、第1の幅を有する複数の第1のアクティブ領域と、
前記複数の第1のアクティブ領域の各々の上に、トンネル絶縁膜、電荷蓄積層が積層された第1の積層膜と、
前記第2の領域に設けられ、前記第1の幅より広い第2の幅を有する複数の第2のアクティブ領域と、
前記複数の第2のアクティブ領域の各々の上に、前記トンネル絶縁膜、前記電荷蓄積層が積層された第2の積層膜と、
前記第3の領域に設けられ、前記第1の幅より広い第3の幅を有する複数の第3のアクティブ領域と、
前記複数の第3のアクティブ領域の各々の上に、前記トンネル絶縁膜より厚いゲート絶縁膜、ゲート電極が積層された第3の積層膜と、
前記電荷蓄積層上及び前記素子分離層上に設けられたブロック絶縁膜と、
前記第1及び第2の領域のブロック絶縁膜上に設けられ、かつ前記ワード線に対応する制御ゲート電極と、
前記第3の領域のゲート電極上にさらに積層されたゲート電極と、
を具備し、
前記第2の領域の素子分離層の上面は、前記第1の領域の素子分離層の上面より高く、
前記第3の領域の素子分離層の上面は、前記第2の領域の素子分離層の上面より高いことを特徴とする不揮発性半導体記憶装置。
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