CN105097705B - 一种半导体器件及其制备方法、电子装置 - Google Patents

Abstract

本发明涉及一种半导体器件及其制备方法、电子装置，所述制备方法包括提供半导体衬底，所述半导体衬底包括中心区域和边缘区域，在所述半导体衬底上形成有若干浮栅结构，在相邻的所述浮栅结构之间形成有向下延伸至所述半导体衬底中的浅沟槽隔离结构；回蚀刻去除所述浅沟槽隔离结构中的部分氧化物，以形成凹槽，露出所述浮栅结构的部分侧壁；沉积覆盖层，以填充所述凹槽并覆盖所述浮栅结构；湿法蚀刻去除部分所述覆盖层，以再次露出所述浮栅结构的部分侧壁。本发明所述方法在COPEN工艺步骤之后，进一步沉积覆盖层，然后湿法蚀刻去除部分所述覆盖层，通过在所述边缘区域剩余部分所述覆盖层以补偿所述边缘区域氧化物的厚度，提高了器件的性能和良率。

Description

一种半导体器件及其制备方法、电子装置

技术领域

本发明涉及半导体制造领域，具体地，本发明涉及一种半导体器件及其制备方法、电子装置。

背景技术

随着对于高容量的半导体存储装置需求的日益增加，这些半导体存储装置的集成密度受到人们的更多关注，为了增加半导体存储装置的集成密度，现有技术中采用了许多不同的方法，例如通过减小存储单元尺寸和/或改变结构单元而在单一晶圆上形成更多个存储单元，对于通过改变单元结构增加集成密度的方法来说，已经尝试过通过改变有源区的平面布置或改变单元布局来减小单元面积。

NAND闪存是一种比硬盘驱动器更好的存储方案，由于NAND闪存以页为单位读写数据，所以适合于存储连续的数据，如图片、音频或其他文件数据；同时因其成本低、容量大且写入速度快、擦除时间短的优点在移动通讯装置及便携式多媒体装置的存储领域得到了广泛的应用。目前，为了提高NAND闪存的容量，需要在制备过程中提高NAND闪存的集成密度。

在所述NAND闪存制备过程中，首先形成浮栅结构以及位于所述浮栅结构之间的浅沟槽隔离结构，然后执行存储单元打开(cell open,COPEN)的步骤，所述COPEN步骤是指去除部分所述浅沟槽隔离结构中的氧化物，以露出所述浮栅结构的部分侧壁，以便后续制备的ONO介质层和控制栅极能和所述浮栅结构形成稳定的接触，避免由于器件尺寸减小引起接触不稳定的情况。

在COPEN过程中，在所述晶圆的中心区域和边缘区域中去除的所述氧化物的厚度不一致，引起残留的氧化物的高度不均一，从而引起半导体器件阈值电压的不均一，使器件的性能和良率下降。

因此，需要对目前NAND制备方法作进一步的改进，以便消除上述问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

为了解决所述在现有技术中存在的问题，提供了一种半导体器件的制备方法，包括：

提供半导体衬底，所述半导体衬底包括中心区域和边缘区域，在所述半导体衬底上形成有若干浮栅结构，在相邻的所述浮栅结构之间形成有向下延伸至所述半导体衬底中的浅沟槽隔离结构；

回蚀刻去除所述浅沟槽隔离结构中的部分氧化物，以形成凹槽，露出所述浮栅结构的部分侧壁；

沉积覆盖层，以填充所述凹槽并覆盖所述浮栅结构；

湿法蚀刻去除部分所述覆盖层，以再次露出所述浮栅结构的部分侧壁。

可选地，在回蚀刻去除所述浅沟槽隔离结构中的部分氧化物的步骤中，所述中心区域剩余的氧化物的厚度大于所述边缘区域剩余的氧化物的厚度。

可选地，去除部分所述覆盖层的方法包括：

完全去除位于所述中心区域的所述覆盖层，以露出所述浅沟槽隔离结构中的所述氧化物；

去除部分位于所述边缘区域的所述覆盖层，以使剩余的所述覆盖层的高度与所述中心区域的所述氧化物的高度相同。

可选地，选用地毯式干法蚀刻去除所述浅沟槽隔离结构中的部分氧化物。

可选地，所述覆盖层选用氧化物。

可选地，选用高深宽比工艺或者流体化学气相沉积(FCVD)的方法沉积所述覆盖层。

可选地，沉积所述覆盖层之后，还进一步包括对所述覆盖层进行平坦化的步骤，以获得高度一致的所述覆盖层。

可选地，形成所述浮栅结构和浅沟槽隔离结构的方法包括：

提供半导体衬底，在所述半导体衬底上形成浮栅层和掩膜层；

图案化所述浮栅层、所述掩膜层和所述半导体衬底，以形成若干相互隔离的浮栅结构以及位于所述浮栅结构之间的浅沟槽；

在所述浅沟槽中填充氧化物，以形成所述浅沟槽隔离结构；

去除所述掩膜层。

本发明还提供了一种基于上述的方法制备得到的半导体器件。

本发明还提供了一种电子装置，包括所述的半导体器件。

本发明为了解决现有技术中存在的问题，提供了一种半导体器件的制备方法，所述方法在COPEN工艺步骤之后，进一步沉积覆盖层，然后湿法蚀刻去除部分所述覆盖层，通过在所述边缘区域剩余部分所述覆盖层以补偿所述边缘区域氧化物的厚度，以使边缘区域氧化物物厚度和中心区域氧化物厚度相同，从而保证制备得到的器件具有均一的阈值电压，提高了器件的性能和良率。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的装置及原理。在附图中，

图1为现有技术中NAND器件在COPEN之后晶圆边缘和中心处的浅沟槽氧化物的高度示意图；

图2a-2c为本发明实施例中NAND器件制备过程的剖面示意图；

图3为本发明实施例中NAND器件的SEM示意图；

图4为本发明实施例中NAND器件制备的工艺流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

实施例1

下面结合附图2a-2c对本发明所述半导体器件的制备方法做进一步的说明。

首先，执行步骤201，提供晶圆，所述晶圆中形成有半导体衬底201。

具体地，如图2a所示，其中所述晶圆包括中心区域和边缘区域。

其中，所述半导体衬底201可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。

执行步骤202，在所述半导体衬底上形成浮栅层、掩膜层，并且图案化，以形成浮栅结构202和浅沟槽。

具体地，如图2a所示，在所述半导体衬底上形成浮栅层，所述浮栅层可以选用多晶硅层，以在后续的步骤中形成浮栅结构。

其中所述掩膜层可以选用硬掩膜层，例如SiN，以在形成浅沟槽的过程中保护所述浮栅层不受到损坏。

接着，执行干法刻蚀工艺，依次对硬掩膜层、浮栅层和半导体衬底201进行刻蚀以形成浅沟槽。具体地，可以在硬掩膜层上形成具有图案的光刻胶层，以该光刻胶层为掩膜对硬掩膜层进行干法刻蚀，以将图案转移至硬掩膜层，并以光刻胶层和硬掩膜层为掩膜对浮栅层和半导体衬底201进行刻蚀，以形成沟槽，并在所述浮栅层中形成通过所述沟槽相互隔离的浮栅结构202。

其中，所述浮栅结构的数目并不局限与某一数值范围。

执行步骤203，在沟槽内填充浅沟槽隔离材料，以形成浅沟槽隔离结构。

具体地，如图2a所示，可以在硬掩膜层上和沟槽内形成浅沟槽隔离材料，所述浅沟槽隔离材料可以为氧化硅、氮氧化硅和/或其它现有的低介电常数材料；执行化学机械研磨工艺并停止在硬掩膜层层上，以形成浅沟槽隔离结构。

最后，去除硬掩膜层。去除剩余的硬掩膜层的方法可以为湿法蚀刻工艺，由于去除硬掩膜层的刻蚀剂以为本领域所公知，因此不再详述。

去除氧化物层和氮化物层便得到具有浅沟槽隔离结构的图案，可选地，该步骤还包括对该图案进行阱和阈值电压调整。

执行步骤204，回蚀刻去除所述浅沟槽隔离结构203中的部分氧化物，以形成凹槽20，露出所述浮栅结构202的部分侧壁。

具体地，如图2a所示，在该步骤中通过地毯式干法蚀刻(Blank etch)去除所述浅沟槽隔离结构203中的部分氧化物，形成凹槽20，以露出所述浮栅结构202的部分侧壁，以使所述浮栅结构202在后续的步骤中能和控制栅结构具有更大的接触面积，该步骤称为存储单元打开的步骤(cell open,COPEN)，即通过去除部分所述浮栅之间的浅沟槽隔离氧化物，以露出部分所述浮栅结构，以便在沉积多晶硅层之后能和所述浮栅结构形成稳定的接触，避免由于器件尺寸减小引起接触不稳定的问题。

其中，所述COPEN工艺可以选用本领域常用的工艺方法，在此不再赘述。

但是在执行完所述COPEN工艺步骤之后，由于干法蚀刻过程中蚀刻工具的限制，造成在所述半导体衬底101,201的中心区域和边缘区域中，所述浮栅结构102,202之间的所述氧化物103的厚度并不均一，如图1和图2a所示，其中所述中心区域中所述氧化物103的厚度H1大于所述边缘区域中所述氧化物103的厚度H2，两者甚至相差将近300埃，由于所述晶圆中隔离氧化物的厚度不均一，从而引起半导体器件阈值电压的不均一，使器件的性能和良率下降。

本发明中为了克服浮栅结构之间剩余隔离氧化物厚度不均一的问题，在COPEN工艺之后执行步骤205，沉积覆盖层204，以填充所述凹槽20并覆盖所述浮栅结构202。

具体地，如图2b所示，沉积覆盖层204，以完全覆盖所述浮栅结构，其中覆盖层204可选为氧化物层，以用来补偿所述边缘区域中厚度较小的隔离氧化物，以平衡所述中心区域和边缘区域之间隔离氧化物的高度差，使所述晶圆中隔离氧化物的厚度均一。

在沉积所述覆盖层204之后，还进一步包括平坦化的步骤，以使所述晶圆的中心区域和边缘区域获得高度一致的表面，在后续的步骤中确保得到厚度均一的隔离氧化物。

可选的，在该步骤中可以选用高深宽比工艺(high aspect ratio process，Harp)来填充所述凹槽20，以保证完全填充所述凹槽20并且避免孔洞的产生，但是需要说明的是，该步骤中所述覆盖层204的填充并不局限于Harp工艺，类似的工艺也可以应用于本发明，例如流体化学气相沉积(FCVD)等。

此外，覆盖层204也并不局限于氧化物层，还可以选用STI中常用的填充材料，例如氮氧化硅和/或其它现有的低介电常数材料，在此不再赘述。

执行步骤206，湿法蚀刻去除部分所述覆盖层204，以使所述浮栅结构202之间的隔离层具有相同的厚度。

具体地，如图2c所示，完全去除所述晶圆中心区域中的所述覆盖层204，至露出所述浅沟槽隔离结构中的氧化物为止，而在所述边缘区域中去除部分所述覆盖层204至和所述中心区域的浅沟槽隔离结构中的氧化物具有相同的高度为止，以保证在所述中心区域和所述边缘区域中剩余的氧化物的厚度均一。

在该步骤中选用湿法蚀刻去除所述覆盖层204，所述湿法蚀刻应选择和所述浮栅结构202具有较大蚀刻选择比的方法，例如选用SiCoNi制程蚀刻所述覆盖层204，所述SiCoNi制程对所述覆盖层204具有高度选择性，所述SiCoNi制程中具体参数，本领域技术人员可以根据工艺需要进行选择，并不局限于某一数值。可选的，所述湿法蚀刻还可以选用常用的其他方法，并不局限于上述示例，例如选用HF进行湿法蚀刻等。

通过在所述边缘区域剩余部分所述覆盖层204以补偿所述边缘区域氧化物物厚度，以使边缘区域氧化物厚度和中心区域氧化物厚度相同，其中图3为本发明所述方法制备得到的NAND器件的SEM示意图，从图中可以看出所述边缘区域氧化物物厚度和中心区域氧化物厚度具有良好的均一性，两者厚度差在20埃以内，从而保证制备得到的器件具有均一的阈值电压，提高了器件的性能和良率。

需要说明的是本发明所述方法不仅仅局限于制备NAND器件，还可以用于制备其他包含STI或者深沟槽步骤的工艺中，在此不再赘述。

至此，完成了本发明实施例的COPEN工艺的相关步骤的介绍。在上述步骤之后，还可以包括其他相关步骤，例如在所述浮栅结构上形成控制栅，以及NAND存储器件的其他常规步骤，此处不再赘述。并且，除了上述步骤之外，本实施例的制备方法还可以在上述各个步骤之中或不同的步骤之间包括其他步骤，这些步骤均可以通过现有技术中的各种工艺来实现，此处不再赘述。

其中，图4为本发明实施例中NAND器件制备的工艺流程图，具体地，包括以下步骤：

步骤201提供半导体衬底；

步骤202在所述半导体衬底上形成浮栅层、掩膜层，并且图案化，以形成浮栅结构和浅沟槽；

步骤203在沟槽内填充浅沟槽隔离材料，以形成浅沟槽隔离结构；

步骤204回蚀刻去除所述浅沟槽隔离结构中的部分氧化物，以形成凹槽，露出所述浮栅结构的部分侧壁；

步骤205沉积覆盖层，以填充所述凹槽并覆盖所述浮栅结构；

步骤206湿法蚀刻去除部分所述覆盖层，以使所述浮栅结构之间的隔离层具有相同的厚度。

实施例2

本发明还提供了一种半导体器件，所述半导体器件选用实施例1所述的方法制备。通过本发明所述方法制备得到的半导体器件边缘区域和中心区域的隔离氧化物具有均一的厚度，使所述半导体器件具有均一的阈值电压，提高了所述半导体器件的性能和良率。

实施例3

本发明还提供了一种电子装置，包括实施例2所述的半导体器件。其中，半导体器件为实施例2所述的半导体器件，或根据实施例1所述的制备方法得到的半导体器件。

本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括所述半导体器件的中间产品。本发明实施例的电子装置，由于使用了上述的半导体器件，因而具有更好的性能。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (10)

1.一种半导体器件的制备方法，包括：

提供半导体衬底，所述半导体衬底包括中心区域和边缘区域，在所述半导体衬底上形成有若干浮栅结构，在相邻的所述浮栅结构之间形成有向下延伸至所述半导体衬底中的浅沟槽隔离结构；

回蚀刻去除所述浅沟槽隔离结构中的部分氧化物，以形成凹槽，露出所述浮栅结构的部分侧壁；

沉积覆盖层，以填充所述凹槽并覆盖所述浮栅结构；

湿法蚀刻去除部分所述覆盖层，以使所述浮栅结构之间的浅沟槽隔离结构具有相同的厚度并再次露出所述浮栅结构的部分侧壁。

2.根据权利要求1所述的方法，其特征在于，在回蚀刻去除所述浅沟槽隔离结构中的部分氧化物的步骤中，所述中心区域剩余的氧化物的厚度大于所述边缘区域剩余的氧化物的厚度。

3.根据权利要求1或2所述的方法，其特征在于，去除部分所述覆盖层的方法包括：

完全去除位于所述中心区域的所述覆盖层，以露出所述浅沟槽隔离结构中的所述氧化物；

去除部分位于所述边缘区域的所述覆盖层，以使剩余的所述覆盖层的高度与所述中心区域的所述氧化物的高度相同。

4.根据权利要求1所述的方法，其特征在于，选用地毯式干法蚀刻去除所述浅沟槽隔离结构中的部分氧化物。

5.根据权利要求1所述的方法，其特征在于，所述覆盖层选用氧化物。

6.根据权利要求1所述的方法，其特征在于，选用高深宽比工艺或者流体化学气相沉积的方法沉积所述覆盖层。

7.根据权利要求1所述的方法，其特征在于，沉积所述覆盖层之后，还进一步包括对所述覆盖层进行平坦化的步骤，以获得高度一致的所述覆盖层。

8.根据权利要求1所述的方法，其特征在于，形成所述浮栅结构和浅沟槽隔离结构的方法包括：

提供半导体衬底，在所述半导体衬底上形成浮栅层和掩膜层；

图案化所述浮栅层、所述掩膜层和所述半导体衬底，以形成若干相互隔离的浮栅结构以及位于所述浮栅结构之间的浅沟槽；

在所述浅沟槽中填充氧化物，以形成所述浅沟槽隔离结构；

去除所述掩膜层。

9.一种基于权利要求1至8之一所述的方法制备得到的半导体器件。

10.一种电子装置，包括权利要求9所述的半导体器件。