CN107845637A - 一种半导体器件及其制作方法、电子装置 - Google Patents
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Abstract
本发明提供一种半导体器件及其制作方法、电子装置，该制作方法包括下述步骤：提供半导体衬底，在所述半导体衬底上形成图形化的控制栅和自对准硬掩膜层；在所述图形化的控制栅和自对准硬掩膜层的侧壁上形成间隙壁以及位于所述间隙壁之上的刻蚀停止层；形成源/漏自对准接触，其中，所述间隙壁的高度低于所述自对准硬掩膜层，所述间隙壁被所述蚀刻停止层完全包裹。该制作方法可以防止NOR存储器中控制栅与源/漏短接或击穿，提高了器件的良率。该半导体器件和电子装置具有类似的优点。
Description
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制作方法、电子装置。
背景技术
随着半导体制程技术的发展，在存储装置方面已开发出存取速度较快的快闪存储器(flash memory)。快闪存储器具有可多次进行信息的存入、读取和擦除等动作，且存入的信息在断电后也不会消失的特性，因此，快闪存储器已成为个人电脑和电子设备所广泛采用的一种非易失性存储器。NOR(“或非”型电子逻辑门)型快闪存储器能够以随机存取的方式来被读取或者被程式化，并由于其非易失性(non-volatility)、耐久性(durability)以及快速的存取时间而在移动装置中被广泛地使用。
对于NOR型快闪存储器，源漏极接触通常采用自对准接触(SAC contact)，而自对准接触的主要挑战在于在层间介电层平坦化时很容易接触和损伤控制栅的氧化物间隙壁，而随后的层间介电层湿法刻蚀会移除未被覆盖的控制栅氧化物间隙壁，从而导致控制栅与源/漏的短接或击穿。
因此，需要提出一种新的半导体器件的制作方法，以解决上述问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
针对现有技术的不足，本发明提出一种半导体器件的制作方法，可以防止NOR存储器中控制栅与源/漏的短接或击穿。
本发明一方面提供一种半导体器件的制作方法，其包括下述步骤：提供半导体衬底，在所述半导体衬底上形成图形化的控制栅和自对准硬掩膜层；在所述图形化的控制栅和自对准硬掩膜层的侧壁上形成间隙壁以及位于所述间隙壁之上的刻蚀停止层；形成源/漏自对准接触，其中，所述间隙壁的高度低于所述自对准硬掩膜层，所述间隙壁被所述蚀刻停止层完全包裹。
优选地，在所述图形化的控制栅和自对准硬掩膜层的侧壁上形成所述间隙壁的步骤包括：在所述图形化的控制栅和自对准硬掩膜层的侧壁上形成初始间隙壁，所述初始间隙壁的高度与所述自对准硬掩膜层的高度一致；形成填充所述控制栅之间间隙的填充层；去除部分所述填充层以露出部分所述初始间隙壁；去除所述露出的部分初始间隙壁，以形成所述间隙壁；去除剩余的填充层。
优选地，所述填充层为有机填充层。
优选地，形成源/漏自对准接触的步骤包括：形成填充所述控制栅之间间隙的层间介电层；图形化所述层间介电层，以暴露不形成所述源/漏自对准接触的区域，而遮蔽待形成所述源/漏自对准接触的区域；以隔离材料填充所述暴露的不形成所述源/漏自对准接触的区域；去除所述层间介电层，以暴露所述待形成所述源/漏自对准接触的区域；以导电材料填充所述待形成所述源/漏自对准接触的区域，以形成所述自对准接触。
优选地，所述层间介电层为氧化物。
优选地，在图形化所述层间介电层之前还包括下述步骤：在所述层间介电层之上形成氧化物盖层。
优选地，以隔离材料填充所述暴露的不形成所述源/漏自对准接触的区域的步骤包括：在所述半导体衬底上沉积隔离材料层；去除所述隔离材料层高于所述氧化物盖层的部分；平坦化所述层间介电层以去除所述氧化物盖层。
优选地，所述隔离材料为氮化物。
优选地，去除所述层间介电层，以暴露所述待形成所述源/漏自对准接触的区域的步骤包括：通过湿法刻蚀去除所述层间介电层，并停止在所述蚀刻停止层上；去除所述蚀刻停止层位于源/漏极之上的部分。
本发明提出的半导体器件的制作方法，通过使所述间隙壁的高度低于所述自对准硬掩膜层，从而使得所述间隙壁被所述蚀刻停止层完全包裹，这样可以减少甚至避免间隙壁和/或蚀刻停止层存在脆弱点(weak point)，可以防止在后续进行层间介电层平坦化等操作时损伤间隙壁，进而造成控制栅与源/漏短接或击穿，提高了器件的良率。
本发明另一方面提供一种采用上述方法制作的半导体器件，该半导体器件包括：半导体衬底，所述半导体衬底中形成有隔离结构，通过隔离结构分隔和定义有源区，在有源区中形成有栅极叠层，所述栅极叠层包括隧穿氧化层、浮栅、栅极介电层、控制栅和硬掩膜层，在所述栅极叠层的侧壁上形成有第一间隙壁和第二间隙壁，在所述栅极叠层的两侧形成有源/漏极，以及位于所述源漏极之上的自对准接触，在所述自对准接触之外的区域形成有隔离层，以隔离各个所述自对准接触。
本发明提出的半导体器件，控制栅和自对准接触之间被第一间隙壁和第二间隙壁很好地分隔开，因而不会出现控制栅与源/漏短接或击穿的问题。
本发明再一方面提供一种电子装置，其包括如上所述的半导体器件以及与所述半导体器件相连接的电子组件。
本发明提出的电子装置，由于具有上述半导体器件，因而具有类似的优点。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A至图1B示出了根据本发明的半导体器件的制作方法的步骤流程图；
图2A～图2O示出了根据本发明一实施方式的半导体器件的制作方法依次实施各步骤所获得半导体器件的有源区方向的剖面示意图；
图3A～图3G示出了根据本发明一实施方式的半导体器件的制作方法依次实施各步骤所获得半导体器件的隔离区方向的剖面示意图；
图4A和图4B示出了根据本发明一实施方式的半导体器件的剖视图；
图5示出了根据本发明一实施方式的电子装置的示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在…上”、“与…相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在…上”、“与…直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在…下”、“在…下面”、“下面的”、“在…之下”、“在…之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在…下面”和“在…下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
如前所述，在制作NOR型快闪存储器的自对准接触时，很容损伤控制栅的氧化物间隙壁，从而导致控制栅与源/漏的短接或击穿，本发明针对这种情况，提出一种半导体器件的制作方法，其可以避免在制作自对准接触时，损伤控制栅氧化物间隙壁。
如图1A所示，该制作方法包括：步骤101：提供半导体衬底，在所述半导体衬底上形成图形化的控制栅和自对准硬掩膜层；步骤102：在所述图形化的控制栅和自对准硬掩膜层的侧壁上形成间隙壁以及位于所述间隙壁之上的刻蚀停止层；步骤S103：形成源/漏自对准接触，其中，所述间隙壁的高度低于所述自对准硬掩膜层，所述间隙壁被所述蚀刻停止层完全包裹。
本发明提出的半导体器件的制作方法，通过使所述间隙壁的高度低于所述自对准硬掩膜层，从而使得所述间隙壁被所述蚀刻停止层完全包裹，这样可以减少甚至避免间隙壁和/或蚀刻停止层存在脆弱点(weak point)，可以防止在后续进行层间介电层平坦化等操作时损伤间隙壁，进而造成控制栅与源/漏短接或击穿，提高了器件的良率。
进一步地，在本发明中，为了进一步防止间隙壁被损伤，优选地在制作自对准接触时，采用反转刻蚀(reverse etch)方法进行，即先刻蚀出不形成源/漏接触的区域，然后以隔离材料填充该区域，随后通过湿法刻蚀区域剩余区域，即可获得形成待形成源/漏接触的接触孔，具体地，如图1B所示，该方法包括下述步骤：步骤1030，形成填充所述控制栅之间间隙的层间介电层；步骤1031，图形化所述层间介电层，以暴露不形成所述源/漏自对准接触区域，而遮蔽待形成所述源/漏自对准接触的区域；步骤1032，以隔离材料填充所述暴露的不形成所述源/漏自对准接触区域；步骤1033，去除所述层间介电层，以暴露所述待形成所述源/漏自对准接触的区域；步骤1034，以导电材料填充所述待形成所述源/漏自对准接触的区域，以形成所述自对准接触。
在本发明中，通过采用反转刻蚀来形成自对准接触，这样进一步降低间隙壁被损伤的可能性，从而提高了器件的良率。
可以理解的是，虽然在本发明中，优选采用反转刻蚀方法，但是在其他实施例中，也可采用常规的自对准接触刻蚀方法，即直接刻蚀层间介电层中的源/漏接触区域，然后填充导电材料即可。
为了彻底理解本发明，将在下列的描述中提出详细的结构及步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
实施例一
下面将参照图2A～图2O以及图3A至图3G对本发明一实施方式的半导体器件的制作方法做详细描述，其中图2A～图2O示出了根据本发明一实施方式的半导体器件的制作方法依次实施各步骤所获得半导体器件的有源区方向的剖面示意图；图3A～图3G示出了根据本发明一实施方式的半导体器件的制作方法依次实施各步骤所获得半导体器件的隔离区方向的剖面示意图；其中图3A～图3G对应于图2I至图2O，与图2A～图2H对应的隔离区方向的剖面图由于与图2A～图2H一致，因而出于简洁，未示出。
首先，如图2A所示，提供半导体衬底200，在所述半导体衬底中形成有隔离结构(例如图2I(2)中的201)，以定义并分隔有源区，在所述有源区上形成有隧穿氧化层202和浮栅203，在所述浮栅203和隔离结构之上形成有栅极介电层204，控制栅材料层205、自对准硬掩膜层206，控制栅硬掩膜层207和图形化的光刻胶层208。
其中，半导体衬底200可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。半导体衬底200上可以形成有器件，例如NMOS和/或PMOS等。同样，半导体衬底200中还可以形成有导电构件，导电构件可以是晶体管的栅极、源极或漏极，也可以是与晶体管电连接的金属互连结构，等等。作为示例，在本实施例中，半导体衬底200的构成材料选用单晶硅。
半导体衬底200中的隔离结构，可以为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构，其可以通过本领域常用的方法形成，以定义并分隔有源区。作为示例，在隔离结构采用浅沟槽隔离(STI)结构。
隧穿氧化层202示例性地为氧化硅层，其可以通过诸如热氧化法、PVD(物理气相沉积)、CVD(化学气相沉积)、ALD(原子层沉积)等方法形成。浮栅203示例性地采用例如多晶硅等半导体材料，并通过选择分子束外延(MBE)、金属有机化学气相沉积(MOCVD)、低压化学气相沉积(LPCVD)、激光烧蚀沉积(LAD)以及选择外延生长(SEG)中的一种形成。隧穿氧化层202和浮栅203通过本领域常用方法形成，示例性地，在本实施例中，例如首先在半导体衬底200上形成隧穿材料层和浮栅材料层，然后在进行隔离结构刻蚀时，一并被图形化，从而在有源区上形成隧穿氧化层202和浮栅203，本文对此将不做详细描述，当然也可以采用方法或步骤来形成隧穿氧化层202和浮栅203。
栅极介电层204比如为氧化物、氮化物等介电材料，优选地，在本实施例中，栅极介电层204采用ONO结构(即，氧化物-氮化物-氧化物)，这样既具有良好的界面性能，也具有良好的介电性能和合适的厚度。
控制栅材料层205示例性地采用例如多晶硅等半导体材料，并通过选择分子束外延(MBE)、金属有机化学气相沉积(MOCVD)、低压化学气相沉积(LPCVD)、激光烧蚀沉积(LAD)以及选择外延生长(SEG)中的一种形成。
自对准硬掩膜层206和控制栅硬掩膜层207可以采用各种合适的掩膜材料，例如氧化物、氮化物、氮氧化物等，其中优选地，自对准硬掩膜层206和控制栅硬掩膜层207之间具有选择性。示例性地，在本实施例中，自对准硬掩膜层206采用氮化物，例如氮化硅，控制栅硬掩膜层207采用氧化物，例如氧化硅，自对准硬掩膜层206和控制栅硬掩膜层207可以通过诸如热氧化法、PVD(物理气相沉积)、CVD(化学气相沉积)、ALD(原子层沉积)等方法形成。
图形化的光刻胶层208用于定义控制栅，其形成过程例如为：首先在控制栅硬掩膜层207上形成光刻胶层，然后通过曝光、显影等操作图形化。图形化的光刻胶层208的图案与控制栅的形状以及形成位置对应。
接着，如图2B所示，进行控制栅刻蚀。
具体地，首先以图形化的光刻胶层208为掩膜，通过合适的湿法或干法刻蚀工艺刻蚀控制栅硬掩层207，以将图形转移到控制栅硬掩层207。然后去除图形化的光刻胶层208，并接着以图形化的控制栅硬掩层207为掩膜刻蚀自对准硬掩膜层206，以将图形转移到自对准硬掩膜层206，随后以图形化的控制栅硬掩层207和自对准硬掩膜层206为掩膜刻蚀下方的控制栅材料层205、栅极介电层204、浮栅203和隧穿氧化物202，以图形化控制栅材料层205和栅极介电层204，并形成包括隧穿氧化层202、浮栅203、栅极介电层204、控制栅205A和自对准硬掩膜层206的栅极叠层，以例如用作存储单元。栅极叠层的数量根据需要设置，图中仅示例性示出两个。
在本实施例中，所述湿法刻蚀工艺包括诸如氢氟酸、磷酸等湿法刻蚀工艺，所述干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。示例性地，在本实施中，采用干法刻蚀工艺执行所述蚀刻，且作为示例，在本实施例中，所述蚀刻为干法蚀刻，所述干法蚀刻的工艺参数包括：蚀刻气体包含CF4、CHF3等气体，其流量分别为50sccm～500sccm、10sccm～100sccm，压力为2mTorr～50mTorr，其中，sccm代表立方厘米/分钟，mTorr代表毫毫米汞柱。
接着，如图2C所示，在控制栅205A和自对准硬掩膜层206的侧壁上形成初始间隙壁209。
具体地，初始间隙壁209可以采用各种合适的材料，例如氧化物、氮化物等。示例性地，在本实施例中，初始间隙壁209采用高温热氧化物(HTO)。示例性地，初始间隙壁209通过下述方法形成：首先通过高温热氧化法形成间隙壁材料层，例如氧化硅层，然后通过去除位于自对准硬掩膜层206和半导体衬底200表层的部分，保留位于侧壁的部分，从而形成初始间隙壁209。
接着，如图2D所示，形成填充所述控制栅之间间隙的填充层210。
填充层210优选采用流动性较好的材料，示例性在本实施例中，填充层210采用有机填充层，例如ODL涂层，其通过CVD和旋转涂覆等方法形成。
接着，如图2E所示，去除部分所述填充层210以露出部分所述初始间隙壁209。
具体地，通过合适的干法蚀刻工艺或湿法蚀刻工艺执行回蚀刻(etch back)，以去除部分所述填充层210以露出部分所述初始间隙壁209。
接着，如图2F所示，去除所述露出的部分初始间隙壁，以形成所述间隙壁。
具体地，通过合适的干法蚀刻工艺或湿法蚀刻工艺去除初始间隙壁209露出的部分，以形成间隙壁209A。示例性地，在本实施例中，通过干法蚀刻工艺去除初始间隙壁209露出的部分，所述干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。
当形成间隙壁209A，还包括去除剩余的填充层210的步骤，例如通过合适的湿法工艺，比如采用合适的有机溶剂，去除剩余的填充层210。
接着，如图2G所示，形成蚀刻停止层211。
可选地，蚀刻停止层211采用合适的材料，由于层间介电层通常采用氧化物，因此在本实施例中，示例性地，蚀刻停止层211与自对准硬掩膜层206一样，采用与氧化物具有选择性的氮化物，例如氮化硅。可以理解的，由于在本实施例中均采用氮化硅，在图2G中，蚀刻停止层211和自对准硬掩膜层206在顶部会融合，图2G为了便于理解，所以仍示出各层的界限。后续附图类似情形将同样处理，并不再进行说明。
如图2G所示，由于间隙壁209A的高度低于自对准硬掩膜层206，因而间隙壁209A被蚀刻停止层211完全包裹，尤其是间隙壁209A顶部区域，也被包裹，这样使得其不容易被损伤。
接着，如图2H所示，层间介电层212。
具体地，层间介电层212可以采用各种合适的介电材料，例如低K材料，示例性地，在本实施例中，层间介电层212采用BPSG(硼磷硅玻璃)，其可以通过CVD或旋涂法等常用工艺形成，在此不再赘述。
可以理解的是，层间介电层212的高度不可避免会高于自对准硬掩膜层206，因而本步骤中还可以包括平坦化步骤，例如通过CMP(化学机械平坦化)去除层间介电层212高于自对准硬掩膜层206的部分。
接着，如图2I和图3A所示，在层间介电层212上形成氧化物盖层213。
由于层间介电层212的表面所在平面还存在自对准硬掩膜层206的表面，因而为了便于刻蚀操作，在本实施例中，优选地在在层间介电层212上形成氧化物盖层213，例如氧化硅，以使表层具有相同的界面性能和更高的均匀性。
接着，如图2J和图3B所示，进行有源区反转刻蚀，以暴露不形成源/漏接触的区域214。
具体地，首先图形化氧化物盖层213，以暴露不形成源/漏接触的区域214，并遮蔽待形成源/漏接触的区域。然后图形化的氧化物盖层213为遮蔽层，通过合适的湿法刻蚀工艺或干法刻蚀工艺刻蚀层间介电层212，以去除层间介电层位于不形成源/漏接触的区域中的部分，例如位于隔离结构201上的控制栅205A之间的部分，保留位于待形成源/漏接触的区域的部分，例如位于有源区之上的控制栅205A之间的部分。
接着，如图2K和图3C所示，形成填充所述不形成源/漏接触的区域214的隔离层215。
隔离层215可以采用各种合适的隔离材料，并且该隔离材料与层间介电层212具有选择性。示例性地，在本实施例中，隔离层215采用氮化物，例如氮化硅。
接着，如图2L和图3D所示，去除所述隔离层215高于所述氧化物盖层213的部分。
可以理解的是，隔离层215不可避免会高于氧化物盖层213，而为了后续可以刻蚀层间介电层212，通过合适的干法或湿法刻蚀工艺进行回蚀刻，以去除所述隔离层215高于所述氧化物盖层213的部分。
接着，如图2M和图3E所示，平坦化层间介电层212，以去除氧化物盖层213和隔离层215高于层间介电层212的部分。
具体地，通过机械研磨和CMP等平坦化方法，平坦化层间介电层212，以去除氧化物盖层213和隔离层215高于层间介电层212的部分。
在此过程中，由于间隙壁209A被蚀刻停止层212包裹，因而不会受到损伤。
接着，如图2N和图3F所示，去除层间介电层212。
具体地，通过合适的湿法刻蚀工艺，例如稀释的HF(氢氟酸)去除层间介电层212，并停止在所述蚀刻停止层212和/或隔离层215上，以暴露待形成源/漏接触的区域。由于不需要进行光刻步骤，源/漏接触区域的形成完全通过自对准进行，因而也称为自对准源/漏接触。
在此过程中，由于间隙壁209A被蚀刻停止层212包裹，因而不会受到损伤。
最后，如图2O和图3G所示，去除所述蚀刻停止层212位于源/漏极之上的部分，并以导电材料填充所述待形成源/漏接触的区域，以形成源/漏接触216。
示例性地，所述导电材料为钨(W)，其填充过程例如为：首先形成粘附层，然后在粘附层之上通过诸如CVD等工艺沉积金属钨，最后执行平坦化操作去除高于间隙壁209A的部分。
至此，完成了根据本发明实施例的方法实施的工艺步骤，可以理解的是，本实施例半导体器件制作方法不仅包括上述步骤，在上述步骤之前、之中或之后还可包括其他需要的步骤，在形成栅极叠层之后或之前还包括形成源/漏极的步骤。
本实施例提出的半导体器件的制作方法，通过使所述间隙壁的高度低于所述自对准硬掩膜层，从而使得所述间隙壁被所述蚀刻停止层完全包裹，这样可以减少甚至避免间隙壁和/或蚀刻停止层存在脆弱点(weak point)，可以防止在后续进行层间介电层平坦化等操作时损伤间隙壁，进而造成控制栅与源/漏短接或击穿，提高了器件的良率。
实施例二
本发明还提供一种采用上述方法制作的半导体器件，如图4A和图4B所示，该半导体器件包括：半导体衬底400，所述半导体衬底400中形成有隔离结构401，通过隔离结构401分隔和定义有源区，在有源区中形成有栅极叠层，所述栅极叠层包括隧穿氧化层402、浮栅403、栅极介电层404、控制栅405和硬掩膜层406，在所述隔离结构上形成有栅极介电层404、控制栅405和硬掩膜层406，在所述栅极叠层的侧壁和/或控制栅405的侧壁上形成有第一间隙壁407和第二间隙壁408，在所述栅极叠层两侧形成有源/漏极，以及位于所述源漏极之上的自对准接触409，在所述自对准接触409之外的区域形成有隔离层410，以隔离各个自对准接触。
其中半导体衬底400可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。半导体衬底上可以形成有器件，例如NMOS和/或PMOS等。同样，半导体衬底中还可以形成有导电构件，导电构件可以是晶体管的栅极、源极或漏极，也可以是与晶体管电连接的金属互连结构，等等。在本实施例中，半导体衬底400的构成材料选用单晶硅。
隔离结构401可以为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构，其可以通过本领域常用的方法形成，以定义并分隔有源区。作为示例，在隔离结构采用浅沟槽隔离(STI)结构。
栅极叠层例如用作存储单元，其中隧穿氧化层402、浮栅403、栅极介电层404、控制栅405和硬掩膜层406等例如采用本发明实施例一中所述的制作方法形成，在此不再赘述。
第一间隙壁407和第二间隙壁408采用常用的间隙壁材料，例如氧化物、氮化物、氮氧化物等。示例性地，在本实施例中，第一间隙壁407采用氧化物，第二间隙壁408采用氮化物，例如氮化硅，其可以用作自对准接触409制作时的蚀刻停止层。
自对准接触409和隔离层410采用本发明实施例一中所述的制作方法形成，在此不再赘述。
本实施例的半导体器件，控制栅和自对准接触之间被第一间隙壁和第二间隙壁很好地分隔开，因而不会出现控制栅与源/漏短接或击穿的问题。
实施例三
本发明的再一个实施例提供一种电子装置，包括半导体器件以及与所述半导体器件相连的电子组件。其中，该半导体器件包括：半导体衬底，所述半导体衬底中形成有隔离结构，通过隔离结构分隔和定义有源区，在有源区中形成有栅极叠层，所述栅极叠层包括隧穿氧化层、浮栅、栅极介电层、控制栅和硬掩膜层，在所述隔离结构上形成有栅极介电层、控制栅和硬掩膜层，在所述栅极叠层的侧壁和/或控制栅的侧壁上形成有第一间隙壁和第二间隙壁，在所述栅极叠层两侧形成有源/漏极，以及位于所述源漏极之上的自对准接触，在所述自对准接触之外的区域形成有隔离层，以隔离各个自对准接触。
其中半导体衬底可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。半导体衬底上可以形成有器件，例如NMOS和/或PMOS等。同样，半导体衬底中还可以形成有导电构件，导电构件可以是晶体管的栅极、源极或漏极，也可以是与晶体管电连接的金属互连结构，等等。此外，在半导体衬底中还可以形成有隔离结构，所述隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。作为示例，在本实施例中，半导体衬底的构成材料选用单晶硅。
隔离结构可以为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构，其可以通过本领域常用的方法形成，以定义并分隔有源区。作为示例，在隔离结构采用浅沟槽隔离(STI)结构。
栅极叠层例如用作存储单元，其中隧穿氧化层、浮栅、栅极介电层、控制栅和硬掩膜层等例如采用本发明实施例一中所述的制作方法形成，在此不再赘述。
第一间隙壁和第二间隙壁采用常用的间隙壁材料，例如氧化物、氮化物、氮氧化物等。示例性地，在本实施例中，第一间隙壁采用氧化物，第二间隙壁采用氮化物，例如氮化硅，其可以用作自对准接触制作时的蚀刻停止层。
自对准接触和隔离层采用本发明实施例一中所述的制作方法形成，在此不再赘述。
其中，该电子组件，可以为分立器件、集成电路等任何电子组件。
本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括该半导体器件的中间产品。
其中，图5示出手机的示例。手机500的外部设置有包括在外壳501中的显示部分502、操作按钮503、外部连接端口504、扬声器505、话筒506等。
本发明实施例的电子装置，由于所包含的半导体器件的控制栅和自对准接触之间被第一间隙壁和第二间隙壁很好地分隔开，因而不会出现控制栅与源/漏短接或击穿的问题。因此该电子装置同样具有类似的优点。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (11)
1.一种半导体器件的制作方法，其特征在于，包括下述步骤：
提供半导体衬底，在所述半导体衬底上形成图形化的控制栅和自对准硬掩膜层；
在所述图形化的控制栅和自对准硬掩膜层的侧壁上形成间隙壁以及位于所述间隙壁之上的刻蚀停止层；
形成源/漏自对准接触，
其中，所述间隙壁的高度低于所述自对准硬掩膜层，所述间隙壁被所述蚀刻停止层完全包裹。
2.根据权利要求1所述的半导体器件的制作方法，其特征在于，在所述图形化的控制栅和自对准硬掩膜层的侧壁上形成所述间隙壁的步骤包括：
在所述图形化的控制栅和自对准硬掩膜层的侧壁上形成初始间隙壁，所述初始间隙壁的高度与所述自对准硬掩膜层的高度一致；
形成填充所述控制栅之间间隙的填充层；
去除部分所述填充层以露出部分所述初始间隙壁；
去除所述露出的部分初始间隙壁，以形成所述间隙壁；
去除剩余的填充层。
3.根据权利要求2所述的半导体器件的制作方法，其特征在于，所述填充层为有机填充层。
4.根据权利要求1所述的半导体器件的制作方法，其特征在于，形成源/漏自对准接触的步骤包括：
形成填充所述控制栅之间间隙的层间介电层；
图形化所述层间介电层，以暴露不形成所述源/漏自对准接触的区域，而遮蔽待形成所述源/漏自对准接触的区域；
以隔离材料填充所述暴露的不形成所述源/漏自对准接触的区域；
去除所述层间介电层，以暴露所述待形成所述源/漏自对准接触的区域；
以导电材料填充所述待形成所述源/漏自对准接触的区域，以形成所述自对准接触。
5.根据权利要求4所述的半导体器件的制作方法，其特征在于，所述层间介电层为氧化物。
6.根据权利要求5所述的半导体器件的制作方法，在图形化所述层间介电层之前还包括下述步骤：
在所述层间介电层之上形成氧化物盖层。
7.根据权利要求6所述的半导体器件的制作方法，其特征在于，以隔离材料填充所述暴露的不形成所述源/漏自对准接触的区域的步骤包括：
在所述半导体衬底上沉积隔离材料层；
去除所述隔离材料层高于所述氧化物盖层的部分；
平坦化所述层间介电层以去除所述氧化物盖层。
8.根据权利要求4所述的半导体器件的制作方法，其特征在于，所述隔离材料为氮化物。
9.根据权利要求4所述的半导体器件的制作方法，其特征在于，去除所述层间介电层，以暴露所述待形成所述源/漏自对准接触的区域的步骤包括：
通过湿法刻蚀去除所述层间介电层，并停止在所述蚀刻停止层上；
去除所述蚀刻停止层位于源/漏极之上的部分。
10.一种采用如权利要求1-9中任意一项所述的制作方法制作的半导体器件，其特征在于，包括：半导体衬底，所述半导体衬底中形成有隔离结构，通过隔离结构分隔和定义有源区，在有源区中形成有栅极叠层，所述栅极叠层包括隧穿氧化层、浮栅、栅极介电层、控制栅和硬掩膜层，在所述栅极叠层的侧壁上形成有第一间隙壁和第二间隙壁，在所述栅极叠层的两侧形成有源/漏极，以及位于所述源漏极之上的自对准接触，在所述自对准接触之外的区域形成有隔离层，以隔离各个所述自对准接触。
11.一种电子装置，其特征在于，包括如权利要求10所述的半导体器件以及与所述半导体器件相连接的电子组件。
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Legal Events
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| PB01 | Publication | ||
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| GR01 | Patent grant | ||
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