CN110034014A - 一种nand闪存栅极结构顶部氧化硅膜层的去除方法 - Google Patents
一种nand闪存栅极结构顶部氧化硅膜层的去除方法 Download PDFInfo
- Publication number
- CN110034014A CN110034014A CN201910313981.8A CN201910313981A CN110034014A CN 110034014 A CN110034014 A CN 110034014A CN 201910313981 A CN201910313981 A CN 201910313981A CN 110034014 A CN110034014 A CN 110034014A
- Authority
- CN
- China
- Prior art keywords
- layer
- silicon oxide
- gate structure
- membranous layer
- flash memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 title claims abstract description 61
- 229910052814 silicon oxide Inorganic materials 0.000 title claims abstract description 59
- 238000005516 engineering process Methods 0.000 title description 7
- 238000009826 distribution Methods 0.000 claims abstract description 40
- 238000000034 method Methods 0.000 claims abstract description 32
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims abstract description 18
- 239000004065 semiconductor Substances 0.000 claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 13
- 229920005591 polysilicon Polymers 0.000 claims abstract description 13
- 238000005530 etching Methods 0.000 claims abstract description 12
- 238000001039 wet etching Methods 0.000 claims abstract description 9
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 6
- 238000000151 deposition Methods 0.000 claims abstract description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 4
- 238000001312 dry etching Methods 0.000 claims description 4
- 239000007789 gas Substances 0.000 claims description 4
- 239000007788 liquid Substances 0.000 claims description 4
- 239000001301 oxygen Substances 0.000 claims description 4
- 229910052760 oxygen Inorganic materials 0.000 claims description 4
- 238000001459 lithography Methods 0.000 claims description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 2
- 229910052710 silicon Inorganic materials 0.000 claims description 2
- 239000010703 silicon Substances 0.000 claims description 2
- 239000013078 crystal Substances 0.000 claims 1
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
本发明提供一种NAND闪存栅极结构顶部氧化硅膜层的刻蚀方法，提供半导体衬底，在半导体衬底上依次沉积第一氧化硅膜层、第一多晶硅层、ONO介电层、第二多晶硅层、氮化硅膜层、硬掩膜版氧化硅膜层，经过光刻蚀形成栅极结构，然后填充有机分布层，覆盖半导体衬底和栅极结构，接着去除部分有机分布层，暴露出硬掩膜版氧化硅膜层，未暴露出ONO介电层；再去除栅极结构顶部的硬掩膜版氧化硅膜层，最后去除剩余的有机分布层。有机分布层不与湿法刻蚀溶液里面的氢氟酸反应，所以通过所述方法，可以在去除栅极结构顶部硬掩膜版氧化硅膜层时，ONO介电层由于被有机分布层保护着而不被去除栅极结构顶部硬掩膜版氧化硅膜层的刻蚀溶液破坏，保证ONO介电层有效。
Description
技术领域
本发明涉及半导体制造技术领域，特别涉及一种NAND闪存栅极结构顶部氧化硅膜层的去除方法。
背景技术
在NAND Flash(闪存)的Gate(栅极)的制造中，氧化层(oxide)作硬掩膜版(hardmask),但是因为后续工艺需要在栅极上形成硅化金属(Salicide),氧化层(Oxide)必须去除。在晶圆(wafer)的尺寸变小时，用传统的湿法(Wet)刻蚀的方法去除残留的氧化层时，会导致晶圆(wafer)的ONO(氧化硅-氮化硅-氧化硅)介电层同时被洗掉而导致晶圆(wafer)失效。
发明内容
本发明的目的在于提供一种NAND闪存栅极结构顶部氧化硅膜层的去除方法，以解决去除栅极结构顶部氧化硅膜层时氧化硅-氮化硅-氧化硅介电层同时被洗掉而导致晶圆失效的问题。
为解决上述技术问题，本发明提供一种NAND闪存栅极结构顶部氧化硅膜层的刻蚀方法，所述方法包括：
提供半导体衬底，在半导体衬底上依次沉积第一氧化硅膜层、第一多晶硅层、ONO介电层、第二多晶硅层、氮化硅膜层、硬掩膜版氧化硅膜层，对所述第一氧化硅膜层、所述第一多晶硅层、所述ONO介电层、所述第二多晶硅层、所述氮化硅膜层、所述硬掩膜版氧化硅膜层进行光刻和刻蚀形成栅极结构；
填充有机分布层，覆盖半导体衬底和栅极结构；
去除部分有机分布层，暴露出硬掩膜版氧化硅膜层，未暴露出ONO介电层；
去除栅极结构顶部的硬掩膜版氧化硅膜层；
去除剩余的有机分布层。
可选的，所述有机分布层填充厚度大于所述栅极结构的高度。
可选的，所述去除部分有机分布层的方法为干法刻蚀。
可选的，所述干法刻蚀是等离子体干法刻蚀。
可选的，所述等离子体的气体是氧气。
可选的，所述去除部分有机分布层的厚度小于800埃。
可选的，所述去除栅极结构顶层硬掩膜版氧化硅膜层的方法为湿法刻蚀。
可选的，所述湿法刻蚀的刻蚀液为氢氟酸。
可选的，所述去除剩余有机分布层的方法为等离子体干法刻蚀。
与现有技术相比，本发明的有益效果如下：
本发明提供一种NAND闪存栅极结构顶部氧化硅膜层的刻蚀方法，在半导体衬底上已经形成栅极结构，然后填充有机分布层，覆盖半导体衬底和栅极结构，接着去除部分有机分布层，暴露出硬掩膜版氧化硅膜层，未暴露出ONO介电层；再去除栅极结构顶部的硬掩膜版氧化硅膜层，最后去除剩余的有机分布层。有机分布层不与湿法刻蚀溶液里面的氢氟酸反应，所以通过所述方法，可以在去除栅极结构顶部硬掩膜版氧化硅膜层时，ONO介电层由于被有机分布层保护着而不被去除栅极结构顶部硬掩膜版氧化硅膜层的刻蚀溶液破坏，保证ONO介电层有效，进而保证晶圆上的器件的有效性，有机分布层的填充性能好，刻蚀比较均匀，容易控制，在小尺寸的NAND闪存中，只能用有机分布层填充并保护ONO介电层不被去除栅极结构顶部硬掩膜版氧化硅膜层的刻蚀液破坏。
附图说明
图1是本发明实施例一的NAND闪存栅极结构顶部氧化硅膜层的去除方法的步骤流程图；
图2-图6是本发明实施例一的NAND闪存栅极结构顶部氧化硅膜层的去除方法的各个步骤结构剖面图。
具体实施方式
以下结合附图和具体实施例对本发明提出的一种NAND闪存栅极结构顶部氧化硅膜层的刻蚀方法作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。此外，附图所展示的结构往往是实际结构的一部分。特别的，各附图需要展示的侧重点不同，有时会采用不同的比例。
请参考图1-图6，图1是本发明实施例一的NAND闪存栅极结构顶部氧化硅膜层的去除方法的步骤流程图，图2-图6是本发明实施例一的NAND闪存栅极结构顶部氧化硅膜层的去除方法的各个步骤结构剖面图。本发明提供一种NAND闪存栅极结构顶部氧化硅膜层的去除方法，所述方法包括：
步骤S10，请参考图2，提供半导体衬10，所述半导体衬底10为P型衬底，在半导体衬底10上依次沉积第一氧化硅膜层11、第一多晶硅层12、ONO介电层13、第二多晶硅层14、氮化硅膜层15、硬掩膜版氧化硅膜层16，对所述第一氧化硅膜层11、第一多晶硅层12、ONO介电层13、第二多晶硅层14、氮化硅膜层15、硬掩膜版氧化硅膜层16进行光刻和刻蚀形成栅极结构。
步骤S20，请参考图3，填充有机分布层17，覆盖半导体衬底10和栅极结构，所述填充的有机分布层17的高度大于栅极结构的高度；所述有机分布层(Organic distributionlayer,ODL)17是一种不与湿法刻蚀溶液氢氟酸反应的一种材料，所述有机分布层17的填充方式为涂抹在半导体衬底10和栅极结构周围以及栅极结构的顶部，所述有机分布层17的填充厚度为1600埃。
步骤S30，请参考图4，去除部分有机分布层，暴露出硬掩膜版氧化硅膜层16，未暴露出ONO介电层13，所述去除部分有机分布层17的方法为等离子体干法刻蚀，所述等离子体采用的气体为干燥的氧气，所述去除部分有机分布层的厚度为小于800埃，目的是暴露出栅极结构的顶部的硬掩膜版氧化硅膜层16，但不能暴露出ONO介电层13。
步骤S40，请参考图5，去除栅极结构的顶部的硬掩膜版氧化硅膜层16，所述去除栅极结构顶部的硬掩膜版氧化硅膜层16的方法湿法刻蚀，所述湿法刻蚀的溶液为氢氟酸，所述氢氟酸溶液可以和氧化硅膜层反应，从而去掉栅极结构顶部的硬掩膜版氧化硅膜层16，因为氢氟酸不与有机分布层17反应，所以ONO介电层13不被氢氟酸破坏。
步骤S50，请参考图6，去除剩余的有机分布层17，所述去除剩余的有机分布层17的方法同样采用等离子干法刻蚀，所述等离子体的气体为干燥的氧气。
通过上述方法，可以在去除栅极结构顶部硬掩膜版氧化硅膜层16时，保护ONO介电层13不被破坏，进而保证晶圆的器件有效性，有机分布层17的填充性能好，刻蚀比较均匀，容易控制，在小尺寸的NAND闪存中，只能用有机分布层17填充并保护ONO介电层13不被去除栅极结构顶部硬掩膜版氧化硅膜层16的刻蚀液破坏。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
Claims (9)
1.一种NAND闪存栅极结构顶部氧化硅膜层的刻蚀方法，其特征在于，所述方法包括：
提供半导体衬底，在半导体衬底上依次沉积第一氧化硅膜层、第一多晶硅层、ONO介电层、第二多晶硅层、氮化硅膜层、硬掩膜版氧化硅膜层，对所述第一氧化硅膜层、所述第一多晶硅层、所述ONO介电层、所述第二多晶硅层、所述氮化硅膜层、所述硬掩膜版氧化硅膜层进行光刻和刻蚀形成栅极结构；
填充有机分布层，覆盖半导体衬底和栅极结构；
去除部分有机分布层，暴露出硬掩膜版氧化硅膜层，未暴露出ONO介电层；
去除栅极结构顶部的硬掩膜版氧化硅膜层；
去除剩余的有机分布层。
2.根据权利要求1所述的NAND闪存栅极结构顶部氧化硅膜层的刻蚀方法，其特征在于，所述有机分布层填充厚度大于所述栅极结构的高度。
3.根据权利要求1所述的NAND闪存栅极结构顶部氧化硅膜层的刻蚀方法，其特征在于，所述去除部分有机分布层的方法为干法刻蚀。
4.根据权利要求3所述的NAND闪存栅极结构顶部氧化硅膜层的刻蚀方法，其特征在于，所述干法刻蚀是等离子体干法刻蚀。
5.根据权利要求4所述的NAND闪存栅极结构顶部氧化硅膜层的刻蚀方法，其特征在于，所述等离子体的气体是氧气。
6.根据权利要求1所述的NAND闪存栅极结构顶部氧化硅膜层的刻蚀方法，其特征在于，所述去除部分有机分布层的厚度小于800埃。
7.根据权利要求1所述的NAND闪存栅极结构顶部氧化硅膜层的刻蚀方法，其特征在于，所述去除栅极结构顶层硬掩膜版氧化硅层的方法为湿法刻蚀。
8.根据权利要求5所述的NAND闪存栅极结构顶部氧化硅膜层的刻蚀方法，其特征在于，所述湿法刻蚀的刻蚀液为氢氟酸。
9.根据权利要求1所述的NAND闪存栅极结构顶部氧化硅膜层的刻蚀方法，其特征在于，所述去除剩余有机分布层的方法为等离子体干法刻蚀。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910313981.8A CN110034014A (zh) | 2019-04-18 | 2019-04-18 | 一种nand闪存栅极结构顶部氧化硅膜层的去除方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910313981.8A CN110034014A (zh) | 2019-04-18 | 2019-04-18 | 一种nand闪存栅极结构顶部氧化硅膜层的去除方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN110034014A true CN110034014A (zh) | 2019-07-19 |
Family
ID=67239119
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201910313981.8A Pending CN110034014A (zh) | 2019-04-18 | 2019-04-18 | 一种nand闪存栅极结构顶部氧化硅膜层的去除方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN110034014A (zh) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1832134A (zh) * | 2005-03-09 | 2006-09-13 | 海力士半导体有限公司 | 于半导体装置中形成栅电极图案的方法 |
| CN103295882A (zh) * | 2013-06-03 | 2013-09-11 | 上海华力微电子有限公司 | 半导体结构的形成方法 |
| CN107845637A (zh) * | 2016-09-19 | 2018-03-27 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制作方法、电子装置 |
| CN107863296A (zh) * | 2017-11-08 | 2018-03-30 | 上海华力微电子有限公司 | 一种去除栅极多晶硅上二氧化硅硬掩膜层的方法 |
-
2019
- 2019-04-18 CN CN201910313981.8A patent/CN110034014A/zh active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1832134A (zh) * | 2005-03-09 | 2006-09-13 | 海力士半导体有限公司 | 于半导体装置中形成栅电极图案的方法 |
| CN103295882A (zh) * | 2013-06-03 | 2013-09-11 | 上海华力微电子有限公司 | 半导体结构的形成方法 |
| CN107845637A (zh) * | 2016-09-19 | 2018-03-27 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制作方法、电子装置 |
| CN107863296A (zh) * | 2017-11-08 | 2018-03-30 | 上海华力微电子有限公司 | 一种去除栅极多晶硅上二氧化硅硬掩膜层的方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI437667B (zh) | 非揮發性記憶體與邏輯電路之整合方法 | |
| US7943498B2 (en) | Method of forming micro pattern in semiconductor device | |
| CN107346759B (zh) | 半导体结构及其制造方法 | |
| CN110391133B (zh) | 图案化方法 | |
| CN112259541B (zh) | Nord闪存的制作方法 | |
| KR100924611B1 (ko) | 반도체 소자의 미세 패턴 형성방법 | |
| US10290722B2 (en) | Memory device and method of fabricating thereof | |
| US6607984B1 (en) | Removable inorganic anti-reflection coating process | |
| CN112563122A (zh) | 半导体结构及其形成方法 | |
| US7951674B2 (en) | Method for fabricating a SONOS memory | |
| CN110034014A (zh) | 一种nand闪存栅极结构顶部氧化硅膜层的去除方法 | |
| CN110767658A (zh) | 闪存器件的形成方法 | |
| CN109216259A (zh) | 一种存储器的制作方法 | |
| US6124162A (en) | Method for manufacturing cylindrical lower electrode of DRAM capacitor | |
| US6958276B2 (en) | Method of manufacturing trench-type MOSFET | |
| CN106206452B (zh) | 半导体结构的形成方法 | |
| TWI469269B (zh) | 嵌入式快閃記憶體之字元線的製造方法 | |
| US12100594B2 (en) | Active region array formation method | |
| CN106206284B (zh) | 改进型蚀刻工艺 | |
| TWI793726B (zh) | 半導體結構及其形成方法 | |
| CN111725137B (zh) | 一种半导体器件的形成方法 | |
| CN110459478B (zh) | 分栅快闪存储器及其形成方法 | |
| TWI449085B (zh) | 半導體元件的製程方法 | |
| CN108110008B (zh) | 半导体元件及其制造方法与存储器的制造方法 | |
| CN104332407B (zh) | 用于镍硅合金化工艺的阻挡层的制备方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20190719 |
|
| RJ01 | Rejection of invention patent application after publication |