CN107895723A - 半导体器件及其制作方法、电子装置 - Google Patents

Abstract

本发明提供一种半导体器件及其制作方法、电子装置，该制作方法包括下述步骤：提供半导体衬底，所述半导体衬底上形成有图形化的栅极叠层和位于所述栅极叠层之上的硬掩膜层，在所述栅极叠层的侧壁上形成间隙壁，在所述栅极叠层两侧的半导体衬底中形成源极和漏极；在所述栅极叠层之间的间隙填充牺牲介电层；在所述牺牲介电层中形成源极接触孔和漏极接触孔；以导电材料填充所述源极接触孔和漏极接触孔，以形成源极接触和漏极接触；其中，所述牺牲介电层相对所述间隙壁具有高选择性。该制作方法可以防止NOR存储器中CCT制作中的氮化硅损失，提高器件良率和性能。该半导体器件和电子装置具有类似的优点。

Description

半导体器件及其制作方法、电子装置

技术领域

本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制作方法、电子装置。

背景技术

随着半导体制程技术的发展，在存储装置方面已开发出存取速度较快的快闪存储器(flash memory)。快闪存储器具有可多次进行信息的存入、读取和擦除等动作，且存入的信息在断电后也不会消失的特性，因此，快闪存储器已成为个人电脑和电子设备所广泛采用的一种非易失性存储器。NOR(“或非”型电子逻辑门)型快闪存储器能够以随机存取的方式来被读取或者被程式化，并由于其非易失性(non-volatility)、耐久性(durability)以及快速的存取时间而在移动装置中被广泛地使用。

对于NOR型快闪存储器，存储区的源漏极接触(CCT，cell contact)通常采用自对准接触(SAC contact)，一般制作过程为首先，在半导体衬底上存储阵列(例如包括浮栅、ONO、控制栅阵列)，然后形成栅极间隙壁，并沉积层间介电层，随后在层间介电层上沉积先进构图材料(APF)、抗反射层(ARC)和光刻胶层，随后CCT的光刻和刻蚀工艺，最后向CCT填充导电材料形成源漏导电插塞。在该制作方法中，由于栅极间隙壁多采用诸如氮化硅的氮化物，而沉积层间介电层采用诸如氧化硅的氧化物，为了提高掩膜和氧化物的选择性，需要使用先进构图材料(APF)，例如无定形碳，作为硬掩膜，并且由于氮化物和氧化物的选择性不够高，在进行CCT刻蚀，不仅会刻蚀掉CCT对应区域的氧化物，而且还是损伤CCT附近的氮化物间隙壁，造成氮化硅损失，进而影响器件性能。

因此，需要提出一种新的半导体器件的制作方法，以解决上述问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

针对现有技术的不足，本发明提出一种半导体器件的制作方法，可以防止NOR存储器中CCT制作中的氮化硅损失，提高器件良率和性能。

本发明一方面提供一种半导体器件的制作方法，其包括下述步骤：提供半导体衬底，所述半导体衬底上形成有图形化的栅极叠层和位于所述栅极叠层之上的硬掩膜层，在所述栅极叠层的侧壁上形成间隙壁，在所述栅极叠层两侧的半导体衬底中形成源极和漏极；在所述栅极叠层之间的间隙填充牺牲介电层；在所述牺牲介电层中形成源极接触孔和漏极接触孔；以导电材料填充所述源极接触孔和漏极接触孔，以形成源极接触和漏极接触；其中，所述牺牲介电层相对所述间隙壁具有高选择性。

优选地，在所述牺牲介电层中形成源极接触孔和漏极接触孔的步骤包括：在所述牺牲介电层上形成抗反射层和图形化的光刻胶层，所述图形化的光刻胶层具有与所述源极接触孔和漏极接触孔对应的图案；以所述图形化的光刻胶层为掩膜刻蚀所述抗反射层和所述牺牲介电层，以在所述牺牲介电层中形成源极接触孔和漏极接触孔；去除所述图形化的光刻胶层和所述抗反射层。

优选地，所述间隙壁为氮化物，所述牺牲介电层为旋涂碳。

优选地，使用N2、H2、CO2或Ar等离子体刻蚀所述牺牲介电层，以形成所述源极接触孔和漏极接触孔。

优选地，所述源极接触孔和漏极接触孔具有垂直侧壁轮廓。

优选地，还包括下述步骤：去除所述牺牲介电层；以介电材料填充所述栅极叠层之间的间隙，以形成层间介电层。

优选地，采用流动性化学气相沉积工艺填充所述介电材料，以形成所述层间介电层。

优选地，在填充所述栅极叠层之间的间隙时通过控制所述介电材料的填充能力使所形成的层间介电层中具有空气隙。

优选地，所述层间介电层通过自对准沉积形成。

本发明提出的半导体器件的制作方法，首先在栅极叠层之间形成牺牲介电层，然后在牺牲介电层中形成源漏接触，接着去除牺牲介电层，并沉积层间介电层，这样通过使牺牲介电层相对间隙壁具有高选择性，使得在进行CCT刻蚀时不会损伤间隙壁，从而提高器件的良率和性能。

本发明另一方面提供一种采用上述方法制作的半导体器件，该半导体器件包括：。

本发明提出的半导体器件减少了氮化硅损失，良率和性能提高。

本发明再一方面提供一种电子装置，其包括如上所述的半导体器件以及与所述半导体器件相连接的电子组件。

本发明提出的电子装置，由于具有上述半导体器件，因而具有类似的优点。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1A示出了根据本发明一实施方式的半导体器件的制作方法的步骤流程图；

图1B示出了根据本发明一实施方式的半导体器件的示意性布图；

图2A～图2H示出了根据本发明一实施方式的半导体器件的制作方法依次实施各步骤所获得半导体器件的有源区方向的剖面示意图；

图3A～图3H示出了根据本发明一实施方式的半导体器件的制作方法依次实施各步骤所获得半导体器件的隔离区方向的剖面示意图；

图4A～图4H示出了根据本发明一实施方式的半导体器件的制作方法依次实施各步骤所获得半导体器件的位线方向的剖面示意图；

图5示出了根据本发明一实施方式的电子装置的示意图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在…上”、“与…相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在…上”、“与…直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在…下”、“在…下面”、“下面的”、“在…之下”、“在…之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在…下面”和“在…下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

如前所述，在制作NOR型快闪存储器的CCT时，很容损伤存储单元的氮化物间隙壁，从而造成氮化物损失，甚至会导致控制栅与源/漏的短接或击穿，本发明针对这种情况，提出一种半导体器件的制作方法，其可以避免在制作CCT时，损伤存储单元的间隙壁。

如图1A所示，该制作方法包括：步骤101，提供半导体衬底，所述半导体衬底上形成有图形化的栅极叠层和位于所述栅极叠层之上的硬掩膜层，在所述栅极叠层的侧壁上形成间隙壁，在所述栅极叠层两侧的半导体衬底中形成源极和漏极；步骤102，在所述栅极叠层之间的间隙填充牺牲介电层；步骤S103，在所述牺牲介电层中形成源极接触孔和漏极接触孔；步骤S104，以导电材料填充所述源极接触孔和漏极接触孔，以形成源极接触和漏极接触；其中，所述牺牲介电层相对所述间隙壁具有高选择性。

本发明提出的半导体器件的制作方法，首先在栅极叠层之间形成牺牲介电层，然后在牺牲介电层中形成源漏接触，接着去除牺牲介电层，并沉积层间介电层，这样通过使牺牲介电层相对间隙壁具有高选择性，使得在进行CCT刻蚀时不会损伤间隙壁，从而提高器件的良率和性能。

为了彻底理解本发明，将在下列的描述中提出详细的结构及步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

实施例一

下面将参照图1B、图2A～图2H、图3A至图3H以及图4A～图4H对本发明一实施方式的半导体器件的制作方法做详细描述，其中图1B示出了根据本发明一实施方式的半导体器件的示意性布图；图2A～图2H示出了根据本发明一实施方式的半导体器件的制作方法依次实施各步骤所获得半导体器件的有源区方向的剖面示意图，即图2A～图2H为图1B中AA-Y方向的剖视图；图3A～图3H示出了根据本发明一实施方式的半导体器件的制作方法依次实施各步骤所获得半导体器件的隔离区方向的剖面示意图，即图3A～图3H为图1B中STI-Y方向的剖视图；图4A～图4H示出了根据本发明一实施方式的半导体器件的制作方法依次实施各步骤所获得半导体器件的位线方向的剖面示意图，即图4A～图4H为图1B中X方向的剖视图。

在本实施例中，以制作NOR存储器的CCT为例来具体说明，本发明提出的半导体器件的制作方法。请参考上述附图，本实施例的半导体器件的制作方法包括下述步骤：

首先，如图2A、图3A和图4A所示，提供半导体衬底200，在所述半导体衬底200中形成隔离结构201以及被所述隔离结构201分隔的有源区AA，在所述有源区上形成存储单元阵列，所述存储单元包括202、浮栅203、栅极间介电层204、控制栅205和控制栅硬掩膜层206。

其中，半导体衬底200可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。半导体衬底200上可以形成有器件，例如NMOS和/或PMOS等。同样，半导体衬底200中还可以形成有导电构件，导电构件可以是晶体管的栅极、源极或漏极，也可以是与晶体管电连接的金属互连结构，等等。作为示例，在本实施例中，半导体衬底200的构成材料选用单晶硅。

半导体衬底200中的隔离结构201，可以为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构，其可以通过本领域常用的方法形成，以定义并分隔有源区AA。作为示例，在隔离结构201采用浅沟槽隔离(STI)结构，有源区AA和浅沟槽隔离结构201沿纵向间隔分布，如图1B所示。

隧穿氧化层202示例性地为氧化硅层，其可以通过诸如热氧化法、PVD(物理气相沉积)、CVD(化学气相沉积)、ALD(原子层沉积)等方法形成。浮栅203示例性地采用例如多晶硅等半导体材料，并通过选择分子束外延(MBE)、金属有机化学气相沉积(MOCVD)、低压化学气相沉积(LPCVD)、激光烧蚀沉积(LAD)以及选择外延生长(SEG)中的一种形成。隧穿氧化层202和浮栅203通过本领域常用方法形成，示例性地，在本实施例中，例如首先在半导体衬底200上形成隧穿材料层和浮栅材料层，然后在进行隔离结构刻蚀时，一并被图形化，从而在有源区上形成隧穿氧化层202和浮栅203，本文对此将不做详细描述，当然也可以采用方法或步骤来形成隧穿氧化层202和浮栅203。

栅极间介电层204比如为氧化物、氮化物等介电材料，优选地，在本实施例中，栅极间介电层204采用ONO结构(即，氧化物-氮化物-氧化物)，这样既具有良好的界面性能，也具有良好的介电性能和合适的厚度。

控制栅205示例性地采用例如多晶硅等半导体材料，并通过选择分子束外延(MBE)、金属有机化学气相沉积(MOCVD)、低压化学气相沉积(LPCVD)、激光烧蚀沉积(LAD)以及选择外延生长(SEG)中的一种形成。

控制栅硬掩膜层206可以采用各种合适的掩膜材料，例如氧化物、氮化物、氮氧化物等。示例性地，在本实施例中，控制栅硬掩膜层206采用氮化物，例如氮化硅，其通过PVD(物理气相沉积)、CVD(化学气相沉积)、ALD(原子层沉积)等方法形成。

当形成栅极间介电层204、控制栅205和控制栅硬掩膜层206的膜层上，首先通过光刻刻蚀工艺图形化控制栅硬掩膜层206，以定义控制栅的形状，其中控制栅的形状请参见图1B所示的版图，在本实施例中，控制栅为沿横向间隔分布的带状膜层。然后以控制栅掩膜层206为掩膜刻蚀栅极间介电层204和控制栅205膜层，以形成如图1B所示的控制栅205。

接着，如图2B、图3B和图4B所示，在所述存储单元的侧壁上形成间隙壁207。

在所述存储单元的侧壁上形成间隙壁207，也即形成控制栅间隙壁。间隙壁207可以采用各种合适的材料，例如氧化物、氮化物等。示例性地，在本实施例中，间隙壁207采用氮化物，例如氮化硅。示例性地，间隙壁207通过下述方法形成：首先通过PVD、ALD、CVD等方法形成间隙壁材料层，例如氮化硅层，然后通过去除硬掩膜层206和半导体衬底200表层的部分，保留位于侧壁的部分，从而形成间隙壁207。

在形成间隙壁207之前后之后，还可以包括进行LDD注入和源漏极注入的步骤。如图1B所示，源漏极分布在存储单元两侧，即在有源区上两个存储单元(cell)/栅极叠层之间形成源极和漏极。

接着，如图2C、图3C和图4C所示，在所述存储单元之间的间隙填充牺牲介电层208，并在所述牺牲介电层208上形成抗反射层209和图形化的光刻胶层210。

在本实施例中，牺牲介电层208采用相对间隙壁207具有高选择性的材料。示例性地，在本实施例中，间隙壁207采用氮化硅，牺牲介电层208采用旋涂碳(SOC)，即通过旋涂法形成的碳层，其相对氮化硅具有高选择性，例如选择比可以达到100以上。示例性地，在本实施例中，牺牲介电层208高于存储单元的表面，也即高于控制栅硬掩膜层206的表面。

抗反射层209可以采用常用的抗反射材料，例如氮氧化硅薄膜以提高解光刻析度。

光刻胶层210可以采用常用的正胶或负胶材料，并通过曝光、显影等操作进行图形化，图形化的光刻胶层210具有与所要形成存储区的源漏极接触对应的图形，如图1B所示，漏极接触形成在有源区漏极对应的位置之上，源极接触形成在同一行源极所在直线上，形成源线(source line)，因此图形化的光刻胶层210具有图1B所示布图中CCT布图对应的图案。

接着，如图2D、图3D和图4D所示，在牺牲介电层208中形成源极接触孔211A和漏极接触孔211B，源极接触孔211A和漏极接触孔211B的布图如图1B所示。

示例性地，在本实施例中，源极接触孔211A和漏极接触孔211B通过以下步骤形成：

首先，以图形化的光刻胶层210为掩膜，通过合适的干法刻蚀或湿法刻蚀工艺刻蚀抗反射层209，以将图案转移至抗反射层209。

然后，以图形化的抗反射层209为掩膜刻蚀牺牲层介电层208，示例性地，可以通过N2、H2、CO2或Ar等离子体刻蚀所述牺牲介电层208，以形成源极接触孔211A和漏极接触孔211B。

在本实施例中，由于牺牲介电层208相对间隙壁的选择比达到100以上，因此在刻蚀牺牲介电层208时，基本不会损伤间隙壁207，这样就可以氮化硅损伤，提高器件性能和良率。

并且，由于牺牲介电层208相对间隙壁的选择比达到100以上，因此使得源极接触孔211A和漏极接触孔211B具有很好的垂直侧壁轮廓。

当形成源极接触孔211A和漏极接触孔211B之后，可以通过合适的容积或灰化方法，或湿法刻蚀或干法刻蚀图形化的光刻胶层210和抗反射层209。

接着，如图2E、图3E和图4E所示，以导电材料填充所述源极接触孔和漏极接触孔，以形成源极接触212A和漏极接触212B。

示例性地，所述导电材料为钨(W)，其填充过程例如为：首先在源极接触孔211A和漏极接触孔211B中形成粘附层，然后在粘附层之上通过诸如CVD等工艺沉积金属钨，最后执行平坦化操作去除高于控制栅硬掩膜层206的部分，以形成源极接触212A和漏极接触212B。

接着，如图2F、图3F和图4F所示，去除所述牺牲介电层208。

具体地，通过合适的干法蚀刻工艺或湿法蚀刻工艺去除所述牺牲介电层208。

示例性地，在本实施例中，采用干法刻蚀工艺去除牺牲介电层208。干法刻蚀工艺可以采用N2、H2、CO2或Ar等作为刻蚀气体。

最后，如图2G、图3G和图4G所示，以介电材料填充所述存储单元之间的间隙，以形成层间介电层213。

层间介电层213(ILD0)可以采用各种合适的介电材料，例如BPSG(硼磷硅玻璃)、PSG(掺磷硅玻璃)、BSG(掺硼硅玻璃)以及其他氧化物或氮化物等常用介电材料。

示例性地，在本实施例中，采用流动性化学气相沉积氧化物(FCVD OXIDE，即采用流动性化学气相沉积形成氧化物)，来制作层间介电层213，其具有高的间隙填充能力，因而可以很好地填充存储单元之间的间隙，以实现各存储单元的隔离。

由于层间介电层213的位置为牺牲介电层208的位置对应，因而，在本实施例的制作方法中，CCT的自对准刻蚀转变成了层间介电层212的自对准沉积。

进一步地，在本发明的另一实施例中，如图2H、图3H和图4H所示，也可以采用填充能力较差的材料，例如TEOS(四乙氧基硅烷)氧化物，其可以通过诸如CVD等工艺形成。在本实施例中，在填充所述存储单元之间的间隙时通过控制所述介电材料的填充能力使所形成的层间介电层213中具有空气隙214，这样可以降低CCT之间的介电材料的介电常数，从而避免一个CCT导通对于相邻CCT的影响。

至此，完成了根据本发明实施例的方法实施的工艺步骤，可以理解的是，本实施例半导体器件制作方法不仅包括上述步骤，在上述步骤之前、之中或之后还可包括其他需要的步骤。

本实施例提出的半导体器件的制作方法，通过在存储单元之间形成相对间隙壁具有高选择性的牺牲介电层，这样在进行CCT刻蚀时，则不会损伤间隙壁，从而提高器件的良率和性能，并且还可以避免控制栅与源/漏短接或击穿。

实施例二

本发明还提供一种采用上述方法制作的半导体器件，如图2G、3G和图4G所示以及图2H、3H和图4H，该半导体器件包括：半导体衬底200，所述半导体衬底200中形成有隔离结构201以及被所述隔离结构分隔的有源区AA，在所述有源区AA上形成有存储单元阵列，所述存储单元包括栅极叠层以及位于所述栅极叠层两侧的半导体衬底中的源极和漏极，所述栅极叠层包括自下而上的隧穿氧化层202、浮栅203、栅极间介电层204、控制栅205和控制栅硬掩膜层206，在所述存储单元的侧壁上形成有间隙壁207，在所述存储单元之间的间隙形成有层间介电层213，在所述层间介电层213中形成有与所述存储单元的源极电性连接的源极接触212A，以及与所述存储单元的漏极电性连接的漏极接触212B。

本实施例的半导体器件，减少了氮化硅损失，良率和性能提高。

实施例三

本发明的再一个实施例提供一种电子装置，包括半导体器件以及与所述半导体器件相连的电子组件。其中，该半导体器件包括：半导体衬底，在所述半导体上形成有图形化的栅极叠层和位于所述栅极叠层之上的硬掩膜层，在所述栅极叠层的侧壁上形成有间隙壁，在所述栅极叠层两侧的半导体衬底中形成有源极和漏极，在所述栅极叠层之间的间隙形成有层间介电层，在所述层间介电层中形成有与所述源极电性连接的源极接触和与所述漏极电性连接的漏极接触。

其中，半导体衬底可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。半导体衬底上可以形成有器件，例如NMOS和/或PMOS等。同样，半导体衬底中还可以形成有导电构件，导电构件可以是晶体管的栅极、源极或漏极，也可以是与晶体管电连接的金属互连结构，等等。此外，在半导体衬底中还可以形成有隔离结构，所述隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。作为示例，在本实施例中，半导体衬底的构成材料选用单晶硅。

隔离结构可以为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构，其可以通过本领域常用的方法形成，以定义并分隔有源区。作为示例，在隔离结构采用浅沟槽隔离(STI)结构。

栅极叠层例如用作存储单元，其中隧穿氧化层、浮栅、栅极件介电层、控制栅和硬掩膜层等例如采用本发明实施例一中所述的制作方法形成，在此不再赘述。

间隙壁采用常用的间隙壁材料，例如氧化物、氮化物、氮氧化物等。示例性地，在本实施例中，间隙壁采用氮化物，例如氮化硅。

源漏极接触采用上述实施例中的制作方法形成，在此不再赘述。

其中，该电子组件，可以为分立器件、集成电路等任何电子组件。

本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括该半导体器件的中间产品。

其中，图5示出手机的示例。手机500的外部设置有包括在外壳501中的显示部分502、操作按钮503、外部连接端口504、扬声器505、话筒506等。

本发明实施例的电子装置，由于所包含的半导体器件减少了氮化硅损失，良率和性能提高，因此该电子装置同样具有类似的优点。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (12)

1.一种半导体器件的制作方法，其特征在于，包括下述步骤：

提供半导体衬底，所述半导体衬底上形成有图形化的栅极叠层和位于所述栅极叠层之上的硬掩膜层，在所述栅极叠层的侧壁上形成间隙壁，在所述栅极叠层两侧的半导体衬底中形成源极和漏极；

在所述栅极叠层之间的间隙填充牺牲介电层；

在所述牺牲介电层中形成源极接触孔和漏极接触孔；

以导电材料填充所述源极接触孔和漏极接触孔，以形成源极接触和漏极接触；

其中，所述牺牲介电层相对所述间隙壁具有高选择性。

2.根据权利要求1所述的半导体器件的制作方法，其特征在于，在所述牺牲介电层中形成源极接触孔和漏极接触孔的步骤包括：

在所述牺牲介电层上形成抗反射层和图形化的光刻胶层，所述图形化的光刻胶层具有与所述源极接触孔和漏极接触孔对应的图案；

以所述图形化的光刻胶层为掩膜刻蚀所述抗反射层和所述牺牲介电层，以在所述牺牲介电层中形成源极接触孔和漏极接触孔；

去除所述图形化的光刻胶层和所述抗反射层。

3.根据权利要求1或2所述的半导体器件的制作方法，其特征在于，所述间隙壁为氮化物，所述牺牲介电层为旋涂碳。

4.根据权利要求3所述的半导体器件的制作方法，其特征在于，使用N2、H2、CO2或Ar等离子体刻蚀所述牺牲介电层，以形成所述源极接触孔和漏极接触孔。

5.根据权利要求4所述的半导体器件的制作方法，其特征在于，所述源极接触孔和漏极接触孔具有垂直侧壁轮廓。

6.根据权利要求1或2所述的半导体器件的制作方法，其特征在于，还包括下述步骤：

去除所述牺牲介电层；

以介电材料填充所述栅极叠层之间的间隙，以形成层间介电层。

7.根据权利要求6所述的半导体器件的制作方法，其特征在于，采用流动性化学气相沉积工艺填充所述介电材料，以形成所述层间介电层。

8.根据权利要求6所述的半导体器件的制作方法，其特征在于，在填充所述栅极叠层之间的间隙时通过控制所述介电材料的填充能力使所形成的层间介电层中具有空气隙。

9.根据权利要求6所述的半导体器件的制作方法，其特征在于，所述层间介电层通过自对准沉积形成。

10.一种采用如权利要求1-9中任意一项所述的制作方法制作的半导体器件，其特征在于，包括：半导体衬底，在所述半导体上形成有图形化的栅极叠层和位于所述栅极叠层之上的硬掩膜层，在所述栅极叠层的侧壁上形成有间隙壁，在所述栅极叠层两侧的半导体衬底中形成有源极和漏极，在所述栅极叠层之间的间隙形成有层间介电层，在所述层间介电层中形成有与所述源极电性连接的源极接触和与所述漏极电性连接的漏极接触。

11.根据权利要求10所述的半导体器件，其特征在于，所述源极接触呈沟槽状，所述漏极接触呈通孔状。

12.一种电子装置，其特征在于，包括如权利要求10或11所述的半导体器件以及与所述半导体器件相连接的电子组件。