CN105789213A - 一种半导体存储器件及其制备方法、电子装置 - Google Patents
一种半导体存储器件及其制备方法、电子装置 Download PDFInfo
- Publication number
- CN105789213A CN105789213A CN201410841380.1A CN201410841380A CN105789213A CN 105789213 A CN105789213 A CN 105789213A CN 201410841380 A CN201410841380 A CN 201410841380A CN 105789213 A CN105789213 A CN 105789213A
- Authority
- CN
- China
- Prior art keywords
- passivation layer
- layer
- grid structure
- shallow trench
- grid
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 54
- 239000004065 semiconductor Substances 0.000 title claims abstract description 47
- 238000003860 storage Methods 0.000 title claims abstract description 22
- 238000004519 manufacturing process Methods 0.000 title abstract description 3
- 238000002161 passivation Methods 0.000 claims abstract description 60
- 239000000463 material Substances 0.000 claims abstract description 45
- 238000002955 isolation Methods 0.000 claims abstract description 35
- 238000000151 deposition Methods 0.000 claims abstract description 29
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 239000010410 layer Substances 0.000 claims description 149
- 230000002093 peripheral effect Effects 0.000 claims description 33
- 239000004020 conductor Substances 0.000 claims description 17
- 125000006850 spacer group Chemical group 0.000 claims description 15
- 230000008021 deposition Effects 0.000 claims description 14
- 239000011229 interlayer Substances 0.000 claims description 14
- 238000002360 preparation method Methods 0.000 claims description 14
- 238000009434 installation Methods 0.000 claims description 7
- 238000000059 patterning Methods 0.000 claims description 5
- 229910021332 silicide Inorganic materials 0.000 claims description 5
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 5
- 239000003292 glue Substances 0.000 claims description 2
- 238000002347 injection Methods 0.000 abstract description 7
- 239000007924 injection Substances 0.000 abstract description 7
- 238000003491 array Methods 0.000 abstract 2
- 238000005530 etching Methods 0.000 description 6
- 238000007667 floating Methods 0.000 description 6
- 239000012212 insulator Substances 0.000 description 5
- 230000000873 masking effect Effects 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000004380 ashing Methods 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000011049 filling Methods 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000005549 size reduction Methods 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- -1 LDD ion Chemical class 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 229910003978 SiClx Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000013067 intermediate product Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000002861 polymer material Substances 0.000 description 1
- 239000000047 product Substances 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
Abstract
本发明涉及一种半导体存储器件及其制备方法、电子装置。所述方法包括步骤S1：提供半导体衬底，在所述半导体衬底上形成有源区单元、浅沟槽隔离单元以及周围区单元，其中在所述有源区单元和所述浅沟槽隔离单元中形成有由若干栅极结构形成的栅极阵列；步骤S2：执行源漏注入，以形成源漏区，并形成钝化层，以覆盖所述有源区单元、所述浅沟槽隔离单元和所述周围区单元；步骤S3：以自对准的方法去除所述浅沟槽隔离单元中部分所述栅极结构之间的所述钝化层，以形成若干隔离开口，间隔所述栅极阵列；步骤S4：沉积隔离材料层，以填充所述隔离开口。本发明通过所述方法可以避免对所述栅极的侧壁造成损坏，以进一步提高器件的性能和良率。
Description
技术领域
本发明涉及半导体存储器件，具体地，本发明涉及一种半导体存储器件及其制备方法、电子装置。
背景技术
随着便携式电子设备的高速发展(比如移动电话、数码相机、MP3播放器以及PDA等)，对于数据存储的要求越来越高。非易失闪存由于具有断电情况下仍能保存数据的特点，成为这些设备中最主要的存储部件，其中，由于闪存(flashmemory)可以达到很高的芯片存储密度，而且没有引入新的材料，制造工艺兼容，因此，可以更容易更可靠的集成到拥有数字和模拟电路中。
NOR和NAND是现在市场上两种主要的非易失闪存技术，NOR闪存(Flash)器件属于非易失闪存的一种，其特点是芯片内执行，这样应用程序可以直接在Flash闪存内运行，不必再把代码读到系统RAM(随机存储器)中，从而使其具有较高的传输效率。
随着存储器件尺寸的不断缩小，给器件制备带来挑战，目前所述接触孔的制备方法通常是在所述栅极结构之间沉积层间介电层并直接进行蚀刻，然后填充导电材料，但是在该过程中侧壁的控制非常关键，很容易对侧壁造成损害，导致字线(WL)到漏区接触孔的击穿。
因此随着半导体器件尺寸的不断缩小，需要对漏区接触孔的制备方法作进一步的改进，以便消除上述问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
为了解决现有技术中存在的问题，提供了一种半导体存储器件的制备方法，包括：
步骤S1：提供半导体衬底，在所述半导体衬底上形成有有源区单元、浅沟槽隔离单元以及周围区单元，其中在所述有源区单元和所述浅沟槽隔离单元中形成有由若干栅极结构形成的栅极阵列；
步骤S2：执行源漏注入，以形成源漏区，并形成钝化层，以覆盖所述有源区单元、所述浅沟槽隔离单元和所述周围区单元；
步骤S3：以自对准的方法去除所述浅沟槽隔离单元中部分所述栅极结构之间的所述钝化层，以形成若干隔离开口，间隔所述栅极阵列；
步骤S4：沉积隔离材料层，以填充所述隔离开口。
可选地，在所述步骤S4之后，所述方法还包括：
步骤S5：在所述周围区单元中形成第二栅极结构；
步骤S6：去除所述有源区单元和所述浅沟槽隔离单元上的所述钝化层，以露出所述栅极结构；
步骤S7：沉积层间介电层，以覆盖所述有源区单元、所述浅沟槽隔离单元中的所述栅极结构和所述周围区单元中的所述钝化层；
步骤S8：图案化所述层间介电层和所述钝化层，在所述周围区单元的所述钝化层中形成接触孔开口；
步骤S9：去除所述层间介电层，以露出所述栅极结构。
可选地，所述步骤S3包括：
步骤S31：在所述栅极阵列上形成图案化的掩膜层，以露出所述浅沟槽隔离单元中的部分所述钝化层；
步骤S32：以所述掩膜层为掩膜蚀刻所述钝化层，以在所述钝化层中形成所述隔离开口。
可选地，在所述步骤S4中，沉积所述隔离材料层的方法包括：
步骤S41：沉积隔离材料层，以填充所述隔离开口并覆盖所述钝化层；
步骤S42：回蚀刻所述隔离材料层至所述钝化层。
可选地，所述步骤S5包括：
步骤S51：图案化所述周围区单元中的栅极材料层，以形成所述第二栅极结构；
步骤S52：在所述第二栅极结构的侧壁上形成间隙壁；
步骤S53：在所述第二栅极结构顶部及其两侧形成自对准硅化物层。
可选地，所述步骤S6包括：
步骤S61：在所述周围区单元的所述钝化层上形成第二掩膜层；
步骤S62：以所述第二掩膜层为掩膜蚀刻所述钝化层，以去除所述有源区单元和所述浅沟槽隔离单元上的所述钝化层；
步骤S63：去除所述第二掩膜层。
可选地，所述方法还进一步包括：
步骤S10：沉积导电材料，以填充所述接触孔开口以及所述栅极结构之间的空隙，以形成接触孔。
可选地，在所述步骤S10中，在沉积所述导电材料之前，还进一步包括沉积粘结胶层的步骤。
可选地，在所述步骤S10中，沉积所述导电材料之后还包括平坦化步骤，平坦化所述导电材料至所述栅极阵列。
可选地，在所述步骤S8中，图案化所述层间介电层和所述钝化层，以在所述第二栅极结构上方及其一侧形成所述接触孔开口。
本发明还提供了一种基于上述的方法制备得到的半导体存储器件。
本发明还提供了一种电子装置，包括上述的半导体存储器件。
本发明为了解决现有技术中在形成接触孔时会对所述侧壁造成影响的问题，提供了一种自对准接触孔(SelfAlignedContact，SAC)的方法来解决尺寸缩小的问题，在该步骤中选用钝化层填充所述有源区单元和浅沟槽隔离单元中栅极结构之间的空隙，然后通过自对准的方法在所述浅沟槽隔离单元的栅极结构之间形成隔离开口，以形成源线，然后去除所述剩余的钝化层，并沉积层间介电层作为掩膜，以在所述周围区单元中形成接触孔开口，然后去除所述层间介电层，最后沉积导电材料层以形成接触孔，通过所述方法可以避免对所述栅极的侧壁造成损坏，以进一步提高器件的性能和良率。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的装置及原理。在附图中，
图1a-1j为本发明一实施方式中所述半导体存储器件的制备过程示意图；
图2为本发明一实施方式中所述半导体存储器件的制备工艺流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、
“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
目前所述半导体存储器件的制备方法通常包括：首先提供半导体衬底，在所述半导体衬底上形成有有源区、浅沟槽隔离以及周围区，在所述有源区、浅沟槽隔离以及周围区上形成有有源区单元、浅沟槽隔离单元以及周围区单元，其中，在所述有源区单元、浅沟槽隔离单元中形成有形成栅极阵列，然后执行单元源漏注入(CellSDImplant)，接着在所述栅极阵列上形成间隙壁，沉积钝化层，以覆盖所述栅极阵列，同时隔离所述栅极结构，然后在周围区单元中图案化栅极材料层，以形成第二栅极结构，并在所述第二栅极结构的侧壁上形成间隙壁，然后在所述第二栅极结构以及两侧的衬底上形成自对准硅化物层，沉积层间介电层，并图案化所述层间介电层，以形成源线(Sourceline)和漏区接触孔的图案，然后沉积隔离层，例如胶层(Gluelayer)，最后沉积导电材料层并平坦化，以形成接触孔。
在该过程中侧壁的控制非常关键，很容易导致字线(WL)到漏区接触孔的击穿。因此随着半导体器件尺寸的不断缩小，需要对SAC的制备方法作进一步的改进，以便消除上述问题。
实施例1
下面结合附图1a-1j对本发明的一种具体实施方式进行说明。
首先，执行步骤201，提供半导体衬底101，在所述半导体衬底101上形成有有源区(ActiveArea，AA)(图中最左侧区域)、浅沟槽隔离区(图中中间区域)以及周围区(Periphery)(图中中间区域)，在所述有源区、浅沟槽隔离以及周围区上形成有有源区单元、浅沟槽隔离单元以及周围区单元，其中，在所述有源区单元、浅沟槽隔离单元中形成有由栅极结构103组成的栅极阵列，
具体地，首先，参照图1a，其中所述半导体衬底101可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
此外，半导体衬底101上可以被定义有源区、浅沟槽隔离区以及周围区。为了方便，在所示图形中并没有标示。
在所述有源区(ActiveArea，AA)、浅沟槽隔离区上形成栅极结构，下面示意性的说明该形成方法：在所述半导体衬底101上形成栅极介电层，其中，所述栅极介电层可以选用本领域常用的介电材料，例如可以选用氧化物。
当选用氧化物作为所述栅极介电层时，所述栅极介电层的形成方法可以为高温氧化或者沉积方法，并不局限于某一种方法，可以根据需要进行选择。
在所述栅极介电层上依次形成浮栅材料层、隔离材料层和控制栅材料层，并图案化所述浮栅材料层、所述隔离材料层和所述控制栅材料层，以形成浮栅和控制栅，以得到栅极结构，其中所述栅极结构的数目为若干个，其中所述若干个栅极结构103规则的排列，以形成栅极阵列。
在该实施例中，形成多晶硅的浮栅材料层，所述多晶硅选用外延方法形成。
进一步，在所述浮栅材料层上形成隔离材料层，所述隔离材料层可以选用本领域常用的绝缘材料，例如ONO(氧化物-氮化物-氧化物的结构绝缘隔离层)，但是并不局限于所述材料。
然后在所述隔离材料层的上方形成控制栅材料层，其中所述控制栅材料层可以选用和所述浮栅材料层相同的材料，也可以选用不同的材料，例如可以在形成金属栅极作为控制栅。
在该步骤中，在所述周围区单元中还形成有没有图案化的栅极材料层。
执行步骤202，执行源漏注入，以形成源漏区。
具体地，如图1a所示，在所述栅极结构的两侧执行源漏注入，作为示例性说明，所述注入方法包括：在所述半导体衬底上形成LDD注入掩膜层并图案化，以在所述LDD注入掩膜层中形成要注入的区域的图案；然后以所述LDD注入掩膜层为掩膜执行单元LDD(cellLDD)离子注入，以形成所述单元LDD(cellLDD)区域；最后去除所述LDD注入掩膜层，以得到所述LDD区域。
其中，所述LDD离子注入方法、以及离子注入剂量均可以选用本领域常用的方法，在此再赘述。最后去除所述LDD注入掩膜层，所述去除方法可以选用灰化法，但并不局限于所述方法。
执行步骤203，在所述栅极结构的侧壁上形成间隙壁。
具体地，在该步骤中，在所述半导体衬底和所述栅极结构上沉积间隙壁材料层；其中，所述间隙壁材料层选用聚合物材料层，然后图案化所述间隙壁材料层，以去除所述半导体衬底和所述栅极结构顶部的所述间隙壁材料层，仅保留所述栅极结构侧壁上的间隙壁材料层，以形成所述间隙壁。
执行步骤204，沉积钝化层102，以覆盖所述有源区单元、所述浅沟槽隔离单元和所述周围区单元。
具体地，在所述源漏区上形成钝化层102，以填充所述栅极结构之间的间隙，同时覆盖所述周围区单元。
可选地，形成所述钝化层的步骤包括：涂覆有机分布层(Organicdistributionlayer,ODL)，以填充所述栅极结构之间的间隙并覆盖所述栅极阵列。
然后执行平坦化步骤，以获得平整的表面。
执行步骤205，在所述钝化层102上形成掩膜层104，以覆盖所述钝化层102。
具体地，如图1b所示，在该步骤中沉积掩膜层，所述掩膜层选用光刻胶层，然后对所述光刻胶进行曝光显影，以形成如图1b所示的开口，露出所述浅沟槽隔离单元中的部分所述钝化层。
执行步骤206，以所述掩膜层为掩膜蚀刻所述钝化层，去除所述浅沟槽隔离单元中部分所述栅极结构之间的所述钝化层，以形成若干隔离开口，间隔所述栅极阵列，如图1c所示。
具体地，可以选用干法蚀刻或者湿法蚀刻，在一实施方式中，可以选择N2中的作为蚀刻气氛，还可以同时加入其它少量气体例如CF4、CO2、O2，所述蚀刻压力可以为50-200mTorr，可选为100-150mTorr，功率为200-600W，在本发明中所述蚀刻时间为5-80s，可选为10-60s，同时在本发明中选用较大的气体流量，在本发明所述N2的流量为30-300sccm，可选为50-100sccm。
执行步骤207，沉积隔离材料层105，以填充所述隔离开口。
具体地，在该步骤中首先沉积隔离材料层，以填充所述隔离开口并覆盖所述钝化层，如图1d所示；然后回蚀刻所述隔离材料层至所述钝化层，如图1e所示。
在该步骤中所述回蚀刻选用和钝化层具有较大蚀刻选择比的蚀刻方法。
执行步骤208，在所述周围区单元中形成第二栅极结构。
具体地，如图1f所示，在该步骤中首先图案化所述周围区单元中的栅极材料层，以形成所述第二栅极结构；所述图案化方法可以选用本领域常用的方法，并不局限于某一种。
可选地，在形成所述第二栅极结构之后，还进一步包括在所述第二栅极结构的侧壁上形成间隙壁的步骤。
进一步，在该步骤中还可以进一步包含以下步骤：在所述第二栅极结构顶部及其两侧的源漏区上形成自对准硅化物层。其中，所述自对准硅化物层的形成方法可以选用本领域常用的方法。
执行步骤209，去除所述有源区单元和所述浅沟槽隔离单元上的所述钝化层，以露出所述栅极结构。
具体地，如图1g所示，在该步骤中首先在所述周围区单元的所述钝化层上形成第二掩膜层；然后以所述第二掩膜层为掩膜蚀刻所述钝化层，以去除所述有源区单元和所述浅沟槽隔离单元上的所述钝化层。
进一步，所述方法还可以包括：去除所述第二掩膜层。
在该步骤中去除所述钝化层的方法包括：灰化所述钝化层并进行湿法清洗，以去除所述钝化层。
执行步骤210，在所述周围区单元的所述钝化层中形成接触孔开口。
具体地，首先沉积层间介电层106，以覆盖所述有源区单元、所述浅沟槽隔离单元中的所述栅极结构和所述周围区单元中的所述钝化层。
如图1h所示，其中所述层间介电层106选用容易去除的材料，并且所述材料应该和所述栅极结构、间隙壁具有较大的蚀刻选择比，以保证在去除所述层间介电层的过程中不会对所述栅极结构以及间隙壁造成损坏。
然后图案化所述层间介电层，以形成开口，所述开口位于所述第二栅极结构上方及其一侧。
进一步，以所述层间介电层为掩膜蚀刻所述钝化层，以在所述第二栅极结构上方及其一侧形成所述接触孔开口，如图1i所示。
最后，去除所述层间介电层，以露出所述栅极结构，以打开所述栅极阵列。
执行步骤211，沉积导电材料107，以填充所述栅极结构之间的间隙和所述接触孔开口，并执行平坦化，以形成接触孔，和所述半导体衬底形成连接，如图1j所示。
具体地，所述导电材料107可通过低压化学气相沉积(LPCVD)、等离子体辅助化学气相沉积(PECVD)、金属有机化学气相沉积(MOCVD)及原子层沉积(ALD)或其它先进的沉积技术形成。
较佳地，导电材料为钨材料。在本发明的一具体地实施方式中，导电材料可为钴(Co)、钼(Mo)、氮化钛(TiN)以及含有钨的导电材料或其组合。
至此，完成了本发明实施例的半导体存储器件的制备过程的介绍。在上述步骤之后，还可以包括其他相关步骤，此处不再赘述。并且，除了上述步骤之外，本实施例的制备方法还可以在上述各个步骤之中或不同的步骤之间包括其他步骤，这些步骤均可以通过现有技术中的各种工艺来实现，此处不再赘述。
本发明为了解决现有技术中在形成接触孔时会对所述侧壁造成影响的问题，提供了一种自对准接触孔(SelfAlignedContact，SAC)的方法来解决尺寸缩小的问题，在该步骤中选用钝化层填充所述有源区单元和浅沟槽隔离单元中栅极结构之间的空隙，然后通过自对准的方法在所述浅沟槽隔离单元的栅极结构之间形成隔离开口，以形成源线，然后去除所述剩余的钝化层，并沉积层间介电层作为掩膜，以在所述周围区单元中形成接触孔开口，然后去除所述层间介电层，最后沉积导电材料层以形成接触孔，通过所述方法可以避免对所述栅极的侧壁造成损坏，以进一步提高器件的性能和良率。
其中，图2为本发明一具体实施方式中半导体器件的工艺流程图，具体地包括以下步骤：
步骤S1：提供半导体衬底，在所述半导体衬底上形成有有源区单元、浅沟槽隔离单元以及周围区单元，其中在所述有源区单元和所述浅沟槽隔离单元中形成有由若干栅极结构形成的栅极阵列；
步骤S2：执行源漏注入，以形成源漏区，并形成钝化层，以覆盖所述有源区单元、所述浅沟槽隔离单元和所述周围区单元；
步骤S3：以自对准的方法去除所述浅沟槽隔离单元中部分所述栅极结构之间的所述钝化层，以形成若干隔离开口，间隔所述栅极阵列；
步骤S4：沉积隔离材料层，以填充所述隔离开口。
实施例2
本发明还提供了一种半导体存储器件，所述半导体存储器件选用实施例1所述的方法制备。通过所述方法制备得到的半导体存储器件中栅极结构侧壁没有受到损坏，其表面更加光滑、均一，不仅提高了半导体器件的性能，还极大的提高器件的良率。
实施例3
本发明还提供了一种电子装置，包括实施例2所述的半导体存储器件。其中，半导体存储器件为实施例2所述的半导体存储器件，或根据实施例1所述的制备方法得到的半导体存储器件。
本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括所述半导体器件的中间产品。本发明实施例的电子装置，由于使用了上述的半导体器件，因而具有更好的性能。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (12)
1.一种半导体存储器件的制备方法，包括：
步骤S1：提供半导体衬底，在所述半导体衬底上形成有有源区单元、浅沟槽隔离单元以及周围区单元，其中在所述有源区单元和所述浅沟槽隔离单元中形成有由若干栅极结构形成的栅极阵列；
步骤S2：执行源漏注入，以形成源漏区，并形成钝化层，以覆盖所述有源区单元、所述浅沟槽隔离单元和所述周围区单元；
步骤S3：以自对准的方法去除所述浅沟槽隔离单元中部分所述栅极结构之间的所述钝化层，以形成若干隔离开口，间隔所述栅极阵列；
步骤S4：沉积隔离材料层，以填充所述隔离开口。
2.根据权利要求1所述的方法，其特征在于，在所述步骤S4之后，所述方法还包括：
步骤S5：在所述周围区单元中形成第二栅极结构；
步骤S6：去除所述有源区单元和所述浅沟槽隔离单元上的所述钝化层，以露出所述栅极结构；
步骤S7：沉积层间介电层，以覆盖所述有源区单元、所述浅沟槽隔离单元中的所述栅极结构和所述周围区单元中的所述钝化层；
步骤S8：图案化所述层间介电层和所述钝化层，在所述周围区单元的所述钝化层中形成接触孔开口；
步骤S9：去除所述层间介电层，以露出所述栅极结构。
3.根据权利要求1所述的方法，其特征在于，所述步骤S3包括：
步骤S31：在所述栅极阵列上形成图案化的掩膜层，以露出所述浅沟槽隔离单元中的部分所述钝化层；
步骤S32：以所述掩膜层为掩膜蚀刻所述钝化层，以在所述钝化层中形成所述隔离开口。
4.根据权利要求1所述的方法，其特征在于，在所述步骤S4中，沉积所述隔离材料层的方法包括：
步骤S41：沉积隔离材料层，以填充所述隔离开口并覆盖所述钝化层；
步骤S42：回蚀刻所述隔离材料层至所述钝化层。
5.根据权利要求2所述的方法，其特征在于，所述步骤S5包括：
步骤S51：图案化所述周围区单元中的栅极材料层，以形成所述第二栅极结构；
步骤S52：在所述第二栅极结构的侧壁上形成间隙壁；
步骤S53：在所述第二栅极结构顶部及其两侧形成自对准硅化物层。
6.根据权利要求2所述的方法，其特征在于，所述步骤S6包括：
步骤S61：在所述周围区单元的所述钝化层上形成第二掩膜层；
步骤S62：以所述第二掩膜层为掩膜蚀刻所述钝化层，以去除所述有源区单元和所述浅沟槽隔离单元上的所述钝化层；
步骤S63：去除所述第二掩膜层。
7.根据权利要求2所述的方法，其特征在于，所述方法还进一步包括：
步骤S10：沉积导电材料，以填充所述接触孔开口以及所述栅极结构之间的空隙，以形成接触孔。
8.根据权利要求7所述的方法，其特征在于，在所述步骤S10中，在沉积所述导电材料之前，还进一步包括沉积粘结胶层的步骤。
9.根据权利要求7所述的方法，其特征在于，在所述步骤S10中，沉积所述导电材料之后还包括平坦化步骤，平坦化所述导电材料至所述栅极阵列。
10.根据权利要求2所述的方法，其特征在于，在所述步骤S8中，图案化所述层间介电层和所述钝化层，以在所述第二栅极结构上方及其一侧形成所述接触孔开口。
11.一种基于权利要求1至10之一所述的方法制备得到的半导体存储器件。
12.一种电子装置，包括权利要求11所述的半导体存储器件。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410841380.1A CN105789213B (zh) | 2014-12-25 | 2014-12-25 | 一种半导体存储器件及其制备方法、电子装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410841380.1A CN105789213B (zh) | 2014-12-25 | 2014-12-25 | 一种半导体存储器件及其制备方法、电子装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN105789213A true CN105789213A (zh) | 2016-07-20 |
| CN105789213B CN105789213B (zh) | 2019-01-22 |
Family
ID=56389207
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410841380.1A Active CN105789213B (zh) | 2014-12-25 | 2014-12-25 | 一种半导体存储器件及其制备方法、电子装置 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN105789213B (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108649030A (zh) * | 2017-03-17 | 2018-10-12 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其制作方法、电子装置 |
| CN113496896A (zh) * | 2020-04-08 | 2021-10-12 | 北方集成电路技术创新中心(北京)有限公司 | 半导体结构及其形成方法 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020096700A1 (en) * | 2001-01-22 | 2002-07-25 | Tatsuro Inoue | Non-volatile semiconductor memory device and method of manufacturing the same |
| US20050218458A1 (en) * | 2003-04-02 | 2005-10-06 | Samsung Electronics Co., Ltd. | Method of forming a memory cell having self-aligned contact regions |
| CN1722442A (zh) * | 2004-07-13 | 2006-01-18 | 恩益禧电子股份有限公司 | 非易失性半导体存储器件及其制造方法 |
| CN101290948A (zh) * | 2007-04-17 | 2008-10-22 | 旺宏电子股份有限公司 | 4f平方自对准侧壁主动相变化存储器 |
| CN102130062A (zh) * | 2010-01-04 | 2011-07-20 | 华邦电子股份有限公司 | 存储器的制造方法 |
| CN104183552A (zh) * | 2013-05-23 | 2014-12-03 | 北京兆易创新科技股份有限公司 | Nor型闪存存储单元及其制造方法 |
-
2014
- 2014-12-25 CN CN201410841380.1A patent/CN105789213B/zh active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020096700A1 (en) * | 2001-01-22 | 2002-07-25 | Tatsuro Inoue | Non-volatile semiconductor memory device and method of manufacturing the same |
| US20050218458A1 (en) * | 2003-04-02 | 2005-10-06 | Samsung Electronics Co., Ltd. | Method of forming a memory cell having self-aligned contact regions |
| CN1722442A (zh) * | 2004-07-13 | 2006-01-18 | 恩益禧电子股份有限公司 | 非易失性半导体存储器件及其制造方法 |
| CN101290948A (zh) * | 2007-04-17 | 2008-10-22 | 旺宏电子股份有限公司 | 4f平方自对准侧壁主动相变化存储器 |
| CN102130062A (zh) * | 2010-01-04 | 2011-07-20 | 华邦电子股份有限公司 | 存储器的制造方法 |
| CN104183552A (zh) * | 2013-05-23 | 2014-12-03 | 北京兆易创新科技股份有限公司 | Nor型闪存存储单元及其制造方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108649030A (zh) * | 2017-03-17 | 2018-10-12 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其制作方法、电子装置 |
| CN108649030B (zh) * | 2017-03-17 | 2021-02-26 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其制作方法、电子装置 |
| CN113496896A (zh) * | 2020-04-08 | 2021-10-12 | 北方集成电路技术创新中心(北京)有限公司 | 半导体结构及其形成方法 |
| CN113496896B (zh) * | 2020-04-08 | 2024-04-16 | 北方集成电路技术创新中心(北京)有限公司 | 半导体结构及其形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN105789213B (zh) | 2019-01-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101350584B1 (ko) | 다중 레벨 아키텍처를 갖는 플래시 메모리 | |
| US7732856B2 (en) | Charge-trap type non-volatile memory devices and related methods | |
| CN106158873A (zh) | 具有低功率逻辑器件的分栅式闪存单元器件的形成方法 | |
| US10026741B2 (en) | Logic-compatible memory cell manufacturing method and structure thereof | |
| US8258610B2 (en) | Integrated circuit devices including a multi-layer structure with a contact extending therethrough | |
| US9711657B2 (en) | Silicide process using OD spacers | |
| CN106033759A (zh) | 自对准的分裂栅极闪存 | |
| US20130302968A1 (en) | Memory device and method for manufacturing memory device | |
| US8691703B2 (en) | Method of manufacturing semiconductor device | |
| US8329545B1 (en) | Method of fabricating a charge trap NAND flash memory | |
| US8936983B2 (en) | Method of fabricating a semiconductor memory device | |
| WO2024198857A1 (zh) | 晶体管结构、半导体结构及其制备方法 | |
| CN105789213A (zh) | 一种半导体存储器件及其制备方法、电子装置 | |
| CN106611708B (zh) | 一种半导体器件及其制备方法、电子装置 | |
| CN105355599B (zh) | 一种半导体存储器件及其制备方法、电子装置 | |
| US20120161222A1 (en) | Method for filling a physical isolation trench and integrating a vertical channel array with a periphery circuit | |
| US20220059447A1 (en) | Semiconductor structure and method for manufacturing semiconductor structure | |
| US10163641B2 (en) | Memory with a raised dummy feature surrounding a cell region | |
| US11925017B2 (en) | Semiconductor device having a wall structure surrounding a stacked gate structure | |
| CN105789134A (zh) | 一种半导体存储器件及其制备方法、电子装置 | |
| CN107895723A (zh) | 半导体器件及其制作方法、电子装置 | |
| CN108807394B (zh) | 半导体器件及其制作方法、电子装置 | |
| CN108281423B (zh) | 制作半导体元件的方法 | |
| CN105097811A (zh) | 一种半导体器件及其制备方法、电子装置 | |
| CN110416213A (zh) | Otp存储器件及其制作方法、电子装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |