CN1722442A - 非易失性半导体存储器件及其制造方法 - Google Patents
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Abstract
一种非易失性半导体存储器件(1)具有衬底(10)、浮置栅(40)、掩埋栅(30)、控制栅(50)和源/漏区(61，62)。衬底(10)具有形成于第一方向(X)上的沟槽(20)。浮置栅(40)通过第一栅绝缘膜(11)形成在沟槽(20)外部的衬底(10)的表面上。掩埋栅(30)通过第二栅绝缘膜(21)形成在沟槽(20)的表面上。形成的控制栅(50)通过第三栅绝缘膜(31)覆盖浮置栅(40)。源/漏区(61，62)形成在低于浮置栅(40)的衬底(10)中。
Description
技术领域
本发明涉及一种非易失性半导体存储器件及其制造方法。
背景技术
图1是示意性地示出根据现有技术的非易失性半导体存储器件的结构的平面图。图2A至2C分别是沿着图1中的线a-a′、b-b′和c-c′的非易失性半导体存储器件的剖面图。
如图1和2A至2C所示，非易失性半导体存储器件100包括具有沟槽120的衬底110、通过隧道氧化膜111形成于衬底110上的浮置栅140、通过氧化物-氮化物-氧化物(ONO)膜131形成为覆盖浮置栅140的控制栅150、源区161和漏区162。氧化膜123掩埋入沟槽120中，其用于器件隔离。而且，杂质层130形成在沟槽120的底部。如图2A所示，连接控制栅150的是字线133。如图2B所示，连接漏区162的是接触栓塞191，其形成为穿透层间绝缘膜171，且位线192与接触栓塞191连接。如图2C所示，根据沟槽120的形状、沿着衬底110的表面形成源区161。源区161形成源极线。
为了缩小存储单元，需要使沟槽120更深且由此提高了如上所述构造的非易失性半导体存储器件100中的器件隔离特性。然而，随着沟槽120变得越深，将杂质引入沟槽120的侧壁中并由此形成源区161(参见图2C)变得更难。而且，根据沟槽120的形状形成的源极线的电阻(“源极电阻”)变得更高。此外，随着沟槽120变得越深，将氧化膜掩埋入沟槽120中变得更难，其引起形成空洞并因此引起存储器件的故障。最近，非易失性半导体存储器件的容量稳定增加，且希望进一步缩小存储单元并进一步增加集成密度。
日本特开专利申请(JP-P2001-118939)公开了另一种非易失性半导体存储器件。该非易失性半导体存储器件包括具有在一个方向上形成的沟槽的第一导电型半导体衬底、形成于沟槽内的整个表面上的第一栅绝缘膜、浮置栅、第二导电型杂质扩散层和控制栅。浮置栅掩埋在沟槽中，且浮置栅的上部从半导体衬底的表面伸出。第二导电型杂质扩散层形成在沟槽的两侧，从而通过第一栅绝缘膜面向浮置栅。控制栅自半导体衬底的上方延伸到浮置栅上。
发明内容
现在公开了当为了确保器件隔离使得沟槽更深以及由此如同现有技术一样缩小存储单元时，将氧化膜掩埋入沟槽中变得更难了。这引起在非易失性半导体存储器件中形成空洞以及由此引起其故障。
根据本发明，非易失性半导体存储器件具有衬底、浮置栅、掩埋栅、控制栅和源/漏区。该衬底具有形成于第一方向上的沟槽。浮置栅通过第一栅绝缘膜形成在沟槽外部的衬底表面上。掩埋栅通过第二栅绝缘膜形成在沟槽的表面上。控制栅通过第三栅绝缘膜形成为覆盖浮置栅。源/漏区低于浮置栅形成在衬底中。
根据如此构造的非易失性半导体存储器件，当衬底是P型半导体衬底时，可以将负电位施加到以上提到的掩埋栅上。结果，在没有增加沟槽深度的情况下，积极地控制和提高了器件隔离。由于提高了器件的隔离特性，所以能够防止漏区之间的击穿，并减小了漏区之间的距离。因此，能够减小存储单元的尺寸，并能够增加集成密度。
而且，为了提高器件的隔离特性，根据发明不必使沟槽更深。在没有增加沟槽深度的情况下确保了器件隔离。因此，与现有技术相比，将膜掩埋入沟槽中更容易了。换句话说，提高了“掩埋能力”。结果，在掩埋工艺中抑制了如空洞的失效的出现，并由此抑制了存储器件的故障。由于抑制了故障，所以提高了存储器件的产量。从“掩埋能力”方面，优选的是掩埋栅由多晶硅制成。
根据本发明，如上所述，存储单元缩小了且集成密度增加了。此外，抑制了非易失性半导体存储器件的故障，并由此提高了产量。
附图说明
结合附图自下面的描述，本发明的上述和其它的目的、优点和特征将变得更清楚，其中：
图1是示意性地示出根据现有技术的非易失性半导体存储器件结构的平面图；
图2A是沿着图1中的线a-a′的剖面图，示出了现有非易失性半导体存储器件的结构；
图2B是沿着图1中的线b-b′的剖面图，示出了现有非易失性半导体存储器件的结构；
图2C是沿着图1中的线c-c′的剖面图，示出了现有非易失性半导体存储器件的结构；
图3是示意性地示出根据本发明实施例的非易失性半导体存储器件的结构的平面图；
图4A是沿着图3中的线A-A′的剖面图，示出了根据本实施例的非易失性半导体存储器件的结构；
图4B是沿着图3中的线B-B′的剖面图，示出了根据本实施例的非易失性半导体存储器件的结构；
图4C是沿着图3中的线C-C′的剖面图，示出了根据本实施例的非易失性半导体存储器件的结构；
图4D是沿着图3中的线D-D′的剖面图，示出了根据本实施例的非易失性半导体存储器件的结构；
图4E是沿着图3中的线E-E′的剖面图，示出了根据本实施例的非易失性半导体存储器件的结构；
图4F是沿着图3中的线F-F′的剖面图，示出了根据本实施例的非易失性半导体存储器件的结构；
图5是沿着图3中的线A-A′的剖面图，示出了根据本实施例的非易失性半导体存储器件的制造工艺；
图6是沿着图3中的线A-A′的剖面图，示出了根据本实施例的非易失性半导体存储器件的制造工艺；
图7是沿着图3中的线A-A′的剖面图，示出了根据本实施例的非易失性半导体存储器件的制造工艺；
图8是沿着图3中的线A-A′的剖面图，示出了根据本实施例的非易失性半导体存储器件的制造工艺；
图9是沿着图3中的线A-A′的剖面图，示出了根据本实施例的非易失性半导体存储器件的制造工艺；
图10是沿着图3中的线A-A′的剖面图，示出了根据本实施例的非易失性半导体存储器件的制造工艺；
图11是沿着图3中的线A-A′的剖面图，示出了根据本实施例的非易失性半导体存储器件的制造工艺；
图12是沿着图3中的线D-D′的剖面图，示出了根据本实施例的非易失性半导体存储器件的制造工艺；
图13是沿着图3中的线D-D′的剖面图，示出了根据本实施例的非易失性半导体存储器件的制造工艺；
图14是沿着图3中的线D-D′的剖面图，示出了根据本实施例的非易失性半导体存储器件的制造工艺；
图15是沿着图3中的线D-D′的剖面图，示出了根据本实施例的非易失性半导体存储器件的制造工艺；
图16是沿着图3中的线D-D′的剖面图，示出了根据本实施例的非易失性半导体存储器件的制造工艺；
图17是沿着图3中的线D-D′的剖面图，示出了根据本实施例的非易失性半导体存储器件的制造工艺；
图18是沿着图3中的线F-F′的剖面图，示出了根据本实施例的非易失性半导体存储器件的制造工艺；
图19是沿着图3中的线D-D′的剖面图，示出了根据本实施例的非易失性半导体存储器件的制造工艺。
具体实施方式
现在在这里将参考说明性的实施例描述本发明。本领域技术人员将认识到，利用本发明的讲述可以实现许多可选的实施例，并且本发明不局限于为了说明目的所说明的实施例。
(结构)
图3是示意性地示出根据本发明实施例的非易失性半导体存储器件的结构的平面图。图4A至4F分别是沿着图3中的虚线A-A′、B-B′、C-C′、D-D′、E-E′和F-F′的剖面图。
在非易失性半导体存储器件1中，如图3所示，在X方向(第一方向)上形成位线(漏布线92)，并在Y方向(第二方向)上形成字线(控制栅50；金属膜33)。将Z方向(第三方向)定义为衬底的法线方向。这些X方向、Y方向和Z方向彼此正交。在图3中，位线与字线在多个交叉点处相交，且在多个交叉点处分别提供了多个存储单元。图3中所示的存储单元阵列区2包括多个存储单元。
如参考图4A至4F以后将详细描述的，根据本实施例的非易失性半导体存储器件1具有衬底10、浮置栅40、控制栅50、源区61、漏区62和掩埋栅30。
例如，衬底10是P型硅衬底。在衬底10上，形成多个沟槽20，其用于器件隔离。如图3所示，在X方向上彼此基本平行地形成多个沟槽20。还可以将以上提到的Z方向定义为沟槽20的深度方向。
如图4A所示，在沟槽20外部的衬底10的表面上通过第一栅绝缘膜11形成浮置栅40。例如，浮置栅40由掺杂N型杂质的多晶硅制成。例如，第一栅绝缘膜11是具有9纳米(nm)厚的SiO2膜并用作“隧道氧化膜”。
在沟槽20的表面上通过第二栅绝缘膜21形成掩埋栅30。形成掩埋栅30使其在X方向上延伸。例如，第二栅绝缘膜21是10nm厚的SiO2膜。例如，掩埋栅30由掺杂N型杂质的多晶硅制成。由于将代替氧化膜的多晶硅掩埋到了具有相对高的长宽比(aspect ratio)的沟槽20中，所以有利地提高了将掩埋栅30掩埋到沟槽20中的“掩埋能力”。而且，如图4A所示，掩埋栅30掩埋到沟槽20中。也就是说，掩埋栅30形成为低于第一栅绝缘膜11。在该情况下，优选在掩埋栅30和以上提到的浮置栅40之间确保足够的击穿电压。更优选的是，在Z方向上掩埋栅30的上表面和第一栅绝缘膜11之间的距离d等于或大于10nm。
而且，在掩埋栅30上形成氧化膜23。形成第三栅绝缘膜31以覆盖氧化膜23和以上提到的浮置栅40。例如，第三栅绝缘膜31是氧化物-氮化物-氧化物(ONO)膜。而且，在第三栅绝缘膜31上形成控制栅50，以覆盖浮置栅40。例如，控制栅50由掺杂N型杂质的多晶硅制成。如图3和4A所示，形成控制栅50使其在Y方向上延伸。如图4A所示，形成控制栅50以覆盖浮置栅40的上表面和部分侧表面，从电容耦合的角度来看这是优选的。在控制栅50上形成例如由钨硅化物(WSi)制成的金属膜33。在金属膜33上形成层间绝缘膜71。
如图4B所示，通过引入例如N型杂质在衬底10内形成漏区62。在由沟槽20隔离的有源区中，也就是说，在浮置栅40下面的衬底10内形成漏区62。与漏区62连接的是接触栓塞91，其形成为穿透层间绝缘膜71。接触栓塞91由钨(W)制成。而且，在层间绝缘膜71上形成由铝(Al)制成的漏布线(上布线)92，并与接触栓塞91连接。如图3所示，形成漏布线92使其在X方向上延伸，并用作“位线”。
如图4C所示，通过引入例如N型杂质在衬底10内形成源区61。在由沟槽20隔离的有源区中，也就是说，在浮置栅40下面的衬底10内形成源区61。与源区61连接的是形成在Y方向上延伸的源布线(第一中间布线)81。源布线81由钨(W)制成。如图4C所示，源布线81形成于层间绝缘膜71内，也就是说，形成于漏布线92和衬底10之间的“中间层”中。
如图4D所示，在衬底10上通过第一栅绝缘膜11形成浮置栅40。在浮置栅40上通过第三栅绝缘膜31形成控制栅50。一个浮置栅40和一个控制栅50分别与另一浮置栅40和另一控制栅50在X方向上彼此隔开。在浮置栅40和控制栅50的侧表面上形成栅侧壁70。由此构造了各存储单元。而且，在浮置栅40下面的衬底10内形成了源区61和漏区62。在浮置栅40两侧的衬底10中形成源区61和漏区62，使其彼此相对。在X方向上形成于层间绝缘膜71上的漏布线92通过接触栓塞91连接到漏区62。在漏布线92和衬底10之间的中间层中，在Y方向上形成与源区61连接的源布线81。
如图4E所示，在沟槽20内的衬底10上形成第二栅绝缘膜21，并在第二栅绝缘膜21上形成掩埋栅30。掩埋栅30形成在X方向上。
如上所述，在衬底10上，在X方向上彼此基本平行地形成沟槽20。掩埋栅30掩埋到各沟槽20中。因此，与沟槽20相似，这些掩埋栅30在X方向上彼此基本平行地形成。然而，应当注意到，形成掩埋栅30使其沿着Y方向在存储单元阵列的端部3处彼此接触，如图3所示。在存储单元阵列的端部3，形成掩埋栅布线82使其与掩埋栅30接触。而且形成掩埋栅布线82使其在Y方向上延伸。通过该掩埋栅布线82将预定的电位施加到掩埋栅30上。
如图4F所示，形成在Y方向上延伸的掩埋栅布线82以与掩埋栅30连接。与以上提到的源布线81(第一中间布线)相似，在漏布线92和衬底10之间的“中间层”中形成掩埋栅布线82(第二中间布线)。与源布线81相似，掩埋栅布线82由钨(W)制成。在该情况下，优选地，可以与形成源布线81相同的工艺容易地形成掩埋栅布线82。
在如上所述构造的非易失性半导体存储器件1中，掩埋栅30起以下作用。在当衬底10是P型半导体衬底时的情况下，在数据写入和读取时通过掩埋栅布线82将负电位施加到掩埋栅30上。例如，负电位是-2至-3V。如此施加的负电位能够防止漏区62之间的击穿。也就是说，通过将负电位施加到掩埋入沟槽20中的掩埋栅30上，在没有增加沟槽20的深度的情况下，积极地控制并提高了器件隔离。由于提高了器件隔离特性，所以能够减小漏区62之间的距离。从而，能够减小存储单元的尺寸，并能够增加集成密度。
如上所述，为了提高器件的隔离特性，根据本实施例不必使沟槽20更深。在没有增加沟槽20的深度的情况下，确保了器件隔离。因此能够将膜容易地掩埋入沟槽20中。换句话说，能够提高关于具有相对高的长宽比的沟槽20的“掩埋能力”(burying ability)。结果，在掩埋工艺中抑制了如空洞的失效的出现，由此抑制了非易失性半导体存储器件1的故障。由于抑制了故障，所以提高了非易失性半导体存储器件1的产量。从“掩埋能力”的观点来看，优选的是掩埋栅30由多晶硅制成。
此外，参考图4A，低于第一栅绝缘膜11形成掩埋栅30，从确保掩埋栅30和浮置栅40之间的足够的击穿电压的角度来看这是优选的。由于能够实现足够的击穿电压，所以尤其优选的是，在Z方向上掩埋栅30的上表面和第一栅绝缘膜11之间的距离d等于或大于10nm。而且，当低于第一栅绝缘膜11形成掩埋栅30时，可以形成控制栅50，以使其不仅充分地覆盖浮置栅40的上表面而且覆盖其侧表面，如图4A所示。在该情况下，更优选的是提高控制栅50和浮置栅40之间的电容耦合。
此外，根据本实施例，在沟槽20内形成掩埋栅30。结果，在漏布线92和衬底10之间的“中间层”中形成了源布线81，如图4C和4D所示。由于该结构，可以获得如下另外的优点。就是说，由于不必根据沟槽20的形状形成源布线81(参见图2C，现有技术)，所以能够减小源布线81的电阻(源极电阻)。另外，不论沟槽20的深度如何都能够容易地形成源布线81。如上所述，根据本实施例的非易失性半导体存储器件1，减小了源极电阻，从而确保存储单元的操作电流并加宽了操作裕度。与该源布线(第一中间布线)81相似，在“中间层”中形成了用于将预定电压施加到各个掩埋栅30上的掩埋栅布线(第二中间布线)82。
(制造方法)
接下来，将描述如上所述构造的非易失性半导体存储器件1的制造方法。图5至11是沿着线A-A′的剖面图，示出了根据本实施例的非易失性半导体存储器件1的制造工艺。图12至17和19是沿着线D-D′的剖面图，示出了根据本实施例的非易失性半导体存储器件1的制造工艺。图18是沿着线F-F′的剖面图，示出了根据本实施例的非易失性半导体存储器件的制造工艺。
首先，如图5所示，在衬底10上形成第一栅绝缘膜11。例如，衬底10是P型硅衬底，且第一栅绝缘膜11是约9nm厚的SiO2膜。接下来，在第一栅绝缘膜11上形成约1 50nm厚的第一多晶硅膜12。第一多晶硅膜12掺杂有N型杂质。接下来，在第一多晶硅膜12上形成约10nm厚的氧化膜13，并在氧化膜13上形成约100nm厚的氮化膜14。
接下来，沿着X方向，利用具有预定图案的掩模，对氮化膜14、氧化膜13、第一多晶硅膜12、第一栅绝缘膜11和衬底10以此顺序进行蚀刻。从而，如图6所示，在X方向上形成沟槽区20。沟槽区20穿透氮化膜14、氧化膜13、第一多晶硅膜12和第一栅绝缘膜11，到达衬底10的表面之下。
接下来，如图7所示，在整个表面上形成第二栅绝缘膜21，并在第二栅绝缘膜21上形成第二多晶硅膜22。第二栅绝缘膜21是约10nm厚的SiO2膜。第二多晶硅膜22掺杂有N型杂质。以这种方式，将第二多晶硅膜22通过第二栅绝缘膜21掩埋入沟槽区20中。
接下来，蚀刻第二多晶硅膜22，使得一部分第二多晶硅膜22留在沟槽区20中。结果，如图8所示，在每个沟槽20之内形成了由第二多晶硅膜22制成的以上提到的掩埋栅30。在此，蚀刻第二多晶硅膜22，使得形成的掩埋栅30的上表面低于第一栅绝缘膜11。更具体地，进行蚀刻，直至在Z方向上掩埋栅30的上表面和第一栅绝缘膜11之间的距离d变成至少为10nm。
接下来，通过等离子体化学气相淀积(等离子体CVD)法等在整个表面上形成氧化膜(SiO2膜)23。然后，通过化学机械抛光(CMP)等进行平整化。结果，如图9所示，氧化膜23掩埋入沟槽区20中。
接下来，如图10所示，通过蚀刻除去氮化膜14和氧化膜13。另外，通过蚀刻除去了在沟槽区20内的部分氧化膜23。在此，进行蚀刻，使得氧化膜23留下自衬底10的上表面50nm或更多的深度。
接下来，如图11所示，在整个表面上形成第三栅绝缘膜31。例如，第三栅绝缘膜31是约12nm厚的ONO膜。接下来，在第三栅绝缘膜31上形成约150nm厚的第三多晶硅膜32。第三多晶硅膜32掺杂有N型杂质。接下来，在第三多晶硅膜32上形成具有约100nm厚的金属膜(WSi)33，并在金属膜33上形成约100nm厚的氮化膜34。
将此时沿着图3中的线D-D′得到的剖面示于图12中。也就是说，在衬底10上形成第一栅绝缘膜11，并在第一栅绝缘膜11上形成第一多晶硅膜12。在第一多晶硅膜12上形成第三栅绝缘膜31，并在第三栅绝缘膜31上形成第三多晶硅膜32。而且，在第三多晶硅膜32上形成金属膜33，并在金属膜33上形成氮化膜34。
接下来，沿着Y方向，利用具有预定图案的掩模进行蚀刻。结果，依序蚀刻掉氮化膜34、金属膜33、第三多晶硅膜32、第三栅绝缘膜31和第一多晶硅膜12，并由此获得了图13中示出的结构。以这种方式，获得了由第一多晶硅膜12制成的上述浮置栅40和由第三多晶硅膜32制成的上述控制栅50。
接下来，利用氮化膜34作掩模，将N型杂质离子注入到P型衬底10中。结果，如图14所示，在衬底10中形成了以上提到的源区61和漏区62。在浮置栅40两侧的衬底10之内形成源区61和漏区62，以在X方向上彼此相对。
接下来，在整个表面上形成氮化膜，然后对该氮化膜进行各向异性蚀刻。结果，如图15所示，形成栅侧壁70使其与控制栅50相邻。
接下来，在整个表面上形成由SiO2构成的层间绝缘膜71。接下来，如图16所示，在层间绝缘膜71中形成了开口，以便暴露出源区61。同时，在存储单元阵列的端部3(参见图3)中，在层间绝缘膜71中形成了开口，以便暴露出掩埋栅30。形成这些开口以在Y方向上延伸。
接下来，在整个表面上形成钨膜，然后对该钨膜进行各向异性蚀刻。结果，形成了穿透层间绝缘膜71并与源区61相连的上述源布线(第一中间布线)81，如图17所示。在Y方向上形成源布线81。
同时，在存储单元阵列的端部3中，形成了穿透层间绝缘膜71并与掩埋栅30相连的上述掩埋栅布线(第二中间布线)82，如图18所示。与源布线81相似，在Y方向上形成了掩埋栅布线82。以这种方式，可以以与形成源布线81相同的工艺容易地形成用于将预定电位施加到掩埋栅30上的掩埋栅布线82。
接下来，在整个表面上还形成了由SiO2构成的层间绝缘膜71。接下来，在层间绝缘膜71中形成开口，以便暴露出漏区62。然后，将钨膜掩埋入开口中。结果，如图19所示，形成了穿透层间绝缘膜71并与漏区62相连的接触栓塞91。接下来，通过预定的构图，在层间绝缘膜71上形成了由A1构成的上述漏布线(上布线)92。更具体地，漏布线92形成在X方向上并使其连接接触栓塞91。
以这种方式，可以制造根据图3和4A至4F中所示的本实施例的非易失性半导体存储器件1。
就目前所述的来说，根据本发明的非易失性半导体存储器件1，缩小了存储单元并且增加了集成密度。而且，减小了源极电阻，以及加宽了操作裕度。此外，抑制了非易失性半导体存储器件1的故障，并由此提高了产量。
非易失性半导体存储器件的制造方法，包括：(A)在衬底上形成第一栅绝缘膜的步骤；(B)在所述第一栅绝缘膜上形成第一多晶硅膜的步骤；(C)在第一方向上形成沟槽区的步骤，使得所述沟槽区穿透所述第一多晶硅膜和所述第一栅绝缘膜到达所述衬底；(D)在所述沟槽区的表面上形成第二栅绝缘膜的步骤；(E)在所述第二栅绝缘膜上形成第二多晶硅膜的步骤；(F)蚀刻所述第二多晶硅膜以形成由所述第二多晶硅膜制成的掩埋栅的步骤；(G)在整个表面上形成第三栅绝缘膜的步骤；(H)在所述第三栅绝缘膜上形成第三多晶硅膜的步骤；(I)除去沿着与所述第一方向垂直的第二方向的区域中的所述第三多晶硅膜、所述第三栅绝缘膜和所述第一多晶硅膜的步骤，以形成由所述第一多晶硅膜制成的浮置栅和由所述第三多晶硅膜制成的控制栅；(J)在所述浮置栅的所述第一方向的两侧的所述衬底之内分别形成源区和漏区的步骤；(K)在整个表面上形成绝缘膜的步骤；(L)在所述第二方向上形成第一中间布线的步骤，该第一中间布线穿透所述绝缘膜并连接到所述源区；以及(M)在所述第二方向上形成第二中间布线的步骤，该第二中间布线穿透所述绝缘膜并连接所述掩埋栅。
显然，本发明不局限于以上的实施例，且在不脱离本发明的范围和精神的前提下可进行修改和改变。
Claims (18)
1.一种非易失性半导体存储器件，包括：
衬底，具有形成于第一方向上的沟槽；
浮置栅，通过第一栅绝缘膜形成在所述沟槽外部的所述衬底的表面上；
掩埋栅，通过第二栅绝缘膜形成在所述沟槽的表面上；
控制栅，形成为通过第三栅绝缘膜覆盖所述浮置栅；以及
源区和漏区，低于所述浮置栅形成在所述衬底中。
2.根据权利要求1的非易失性半导体存储器件，
其中所述掩埋栅形成为低于所述第一栅绝缘膜。
3.根据权利要求2的非易失性半导体存储器件，
其中在所述沟槽的深度方向上，所述掩埋栅和所述第一栅绝缘膜之间的距离等于或大于10nm。
4.根据权利要求1至3中的任何一个的非易失性半导体存储器件，
其中将负电位施加到所述掩埋栅上。
5.根据权利要求1至3中的任何一个的非易失性半导体存储器件，
其中所述掩埋栅由多晶硅制成。
6.根据权利要求1至3中的任何一个的非易失性半导体存储器件，进一步包括：
接触栓塞，形成为穿透层间绝缘膜以与所述漏区连接；
上布线，形成于所述层间绝缘膜上并与所述接触栓塞连接；以及
第一中间布线，与所述源区连接并形成于所述上布线和所述衬底之间。
7.根据权利要求6的非易失性半导体存储器件，进一步包括连接到所述掩埋栅的第二中间布线，
其中所述第二中间布线形成在与所述第一中间布线相同的层中。
8.根据权利要求7的非易失性半导体存储器件，
其中所述第一中间布线和所述第二中间布线形成在与所述第一方向垂直的第二方向上。
9.根据权利要求4的非易失性半导体存储器件，进一步包括：
接触栓塞，形成为穿透层间绝缘膜以与所述漏区连接；
上布线，形成于所述层间绝缘膜上并与所述接触栓塞连接；以及
第一中间布线，与所述源区连接并形成于所述上布线和所述衬底之间。
10.根据权利要求9的非易失性半导体存储器件，进一步包括连接到所述掩埋栅的第二中间布线，
其中所述第二中间布线形成在与所述第一中间布线相同的层中。
11.根据权利要求10的非易失性半导体存储器件，
其中所述第一中间布线和所述第二中间布线形成在与所述第一方向垂直的第二方向上。
12.根据权利要求5的非易失性半导体存储器件，进一步包括：
接触栓塞，形成为穿透层间绝缘膜以与所述漏区连接；
上布线，形成于所述层间绝缘膜上并与所述接触栓塞连接；以及
第一中间布线，与所述源区连接并形成于所述上布线和所述衬底之间。
13.根据权利要求12的非易失性半导体存储器件，进一步包括连接到所述掩埋栅的第二中间布线，
其中所述第二中间布线形成在与所述第一中间布线相同的层中。
14.根据权利要求13的非易失性半导体存储器件，
其中所述第一中间布线和所述第二中间布线形成在与所述第一方向垂直的第二方向上。
15.一种非易失性半导体存储器件的制造方法，包括：
(A)在衬底上形成第一栅绝缘膜；
(B)在所述第一栅绝缘膜上形成第一多晶硅膜；
(C)在第一方向上形成沟槽区，使得所述沟槽区穿透所述第一多晶硅膜和所述第一栅绝缘膜到达所述衬底；
(D)在所述沟槽区的表面上形成第二栅绝缘膜；
(E)在所述第二栅绝缘膜上形成第二多晶硅膜；
(F)蚀刻所述第二多晶硅膜，以形成由所述第二多晶硅膜制成的掩埋栅；
(G)在整个表面上形成第三栅绝缘膜；
(H)在所述第三栅绝缘膜上形成第三多晶硅膜；以及
(I)除去沿着与所述第一方向垂直的第二方向的区域中的所述第三多晶硅膜、所述第三栅绝缘膜和所述第一多晶硅膜，以形成由所述第一多晶硅膜制成的浮置栅和由所述第三多晶硅膜制成的控制栅。
16.根据权利要求15的方法，
其中在所述(F)蚀刻中，低于所述第一栅绝缘膜形成所述掩埋栅。
17.根据权利要求15或16的方法，进一步包括：
(J)在所述浮置栅的所述第一方向的两侧的所述衬底之内分别形成源区和漏区。
18.根据权利要求17的方法，进一步包括：
(K)在整个表面上形成绝缘膜；
(L)在所述第二方向上形成第一中间布线，该第一中间布线穿透所述绝缘膜并连接到所述源区；以及
(M)在所述第二方向上形成第二中间布线，该第二中间布线穿透所述绝缘膜并连接所述掩埋栅。
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