CN1182583C - 具有增大栅耦合电容的集成电路 - Google Patents
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Abstract
本发明涉及一种具有增大的栅耦合电容的集成电路(100)。所述集成电路(100)包括具有表面(110)的基底(102)，该基底(102)具有一条在所述表面(110)下延伸的沟道(106)。一种沟道填充材料(108)设置于所述沟道(106)内并且有一部份(109)延伸至所述表面(110)上。第一导电层(116)与沟道填充材料(108)相邻并有一部分(118)延伸至所述沟道填充材料(108)的部分(109)上。一绝缘层沟道填充材料(122)处于所述第一导电层(116)上而且第二导电层(124)与该绝缘层沟道填充材料(122)相邻。
Description
相关专利申请的交互参考
本发明申请享有先前在1999年8月30日所提出，美国临时专利申请号为60/151,458，标题为35，美国专利码ξ119(e)的专利申请优先权。本发明申请涉及下列转给共同受让人的发明申请：在1999年8月30日提出申请，专利申请号为09/387,710号的“具有改进栅耦合电容的集成电路”；在1999年8月30日提出申请，专利申请号为09/385,534号的“具有对硅化物裂纹(Silicide Crack)阻抗的集成电路”。
技术领域
本发明总的来说涉及具有增大栅耦合电容的集成电路。本发明进一步涉及具有一个导电层的集成电路，该导电层为用于栅耦合电容而进行了优化。
背景技术
本发明特别适用于非易失性存储器集成电路的制造(例如闪速、EPROM、EEPROM等等)，但是在其他集成电路亦可发现其应用。非易失性存储器集成电路可应用在各式各样的商用和军用电子装置上，包括手持式电话、无线电话和数字相机。这些电子装置的市场持续要求更低电压、更低功率消耗和减少的芯片尺寸。同时，对更强功能的需求将致使其降低设计规则，从目前的0.35-0.25微米技术至0.18微米、0.15微米技术甚至更低。
在图1和图2中所显示的是闪速内存IC的传统闪速存储单元。图1显示在基底11上的一个单闪速存储单元10沿位线方向的截面图。存储单元10包含有第一晶体管12和第二晶体管14。晶体管12和14分别包含有隧道氧化层(tunnel oxide layer)16，第一多晶硅层18、20，层间电介质层(interpoly dielectric layer)22、24，第二多晶硅层26、28，硅化层30、32和侧壁衬垫34、36。
参考图2～7，在此显示传统闪速内存存储单元的制造过程。在图2～7中所显示的是基底11沿字线方向的截面图。基底11包含有在如金属氧化半导体场效应晶体管(MOSFET)、存储单元、或其他装置等装置(未显示)间的浅沟道绝缘结构(Shallow trench isolation，STI)40。STI 40包含有氧化物填充材料42。隧道氧化层16位于基底11上。在第一多晶硅层20中，使第一和第二多晶硅的侧侧面46、48形成图形(patterned)。在上述多晶硅侧侧面46、48及STI 40上设有层间电介质层24。在层间电介质层24上设有第二多晶硅28和硅化层32。
现参考图3，首先通过在基底11上提供衬垫氧化层50并于其后生长或沉积氮化层52，来形成STI 40。以STI掩模和蚀刻步骤形成STI凹槽54。现参考图4，在为线型凹槽54提供STI衬垫氧化物56后在沟道内填充PECVD氧化填充材料58(等离子体增强化学气相淀积)。如图5所示，对PECVD氧化填充材料58执行平面化步骤和沟道CMP(化学机械抛光)步骤，以便去除在氮化层52和沿着氮化层52的部分侧边60、62上的氧化物。
现参考图6，以氮化物剥离步骤来去除氮化层52。利用牺牲性氧化来去除衬垫氧化层50。其后，在基底11上生长隧道氧化层64。现参考图7，提供第一多晶硅层20。使得层20形成图形(即加掩模及蚀刻)，以形成侧侧面46、48。再次参考图2，在侧侧面46、48上生长层间电介质层24(例如氧化氮化氧化物)。然后沉积第二多晶硅层28，随后沉积硅化层32。
在操作中，数据元是储存在多晶硅层18、20(图1)，也称为浮置栅。经由第二多晶硅层26、28来进行对数据元的存取，该第二多晶硅层也称为控制栅极或字线。虽然数据元的电压通常大约为3.3伏特，但必须提供给控制栅极以便存取数据元的电压则大约为9伏特。因此，有一个电荷泵(未显示)位于闪速内存IC上，将晶片的电压从3.3伏特提升至9伏特的目标电压。
电荷泵体积大，占据了闪速内存存储单元上相当大的空间，并进一步危及到IC的可靠性。随着设计规则持续降低，电荷泵的尺寸变成晶片设计上的障碍。然而，可通过降低目标电压来降低电荷泵的尺寸。该目标电压可通过降低存储单元的栅耦合比率(α)而降低。栅耦合比率(α)定义为：
α＝Cono/(Cono+Ctox)
在此Cono为第一多晶硅层18、20和第二多晶硅层26、28之间的电容而Ctox为基底11和第二多晶硅层26、28之间的电容。
因此，所需要的是一种IC和制造IC的方法，其可增加栅耦合比率、降低电荷泵的目标电压、从而降低该IC的电力消耗、降低电荷泵的尺寸、并且增加可靠性。
发明内容
可通过本发明来解决原有技术上述的及其他的缺陷，本发明涉及具有增大栅耦合电容的集成电路。所述集成电路包含一个具有表面的基底、所述基底具有在所述表面下延伸的沟道。沟道填充材料沉积在所述沟道中并且有一部份延伸在所述表面上。第一导电层与所述沟道填充材料相邻并且有一部份延伸经过绝缘材料区。一个绝缘层与第一导电层相邻，而第二导电层则与该绝缘层相邻。
依据本发明另一实施例如公开了一种具有增大栅耦合电容的集成电路。制造该集成电路的工艺包括在所述基底上形成沟道、使该沟道在基底表面下延伸、在该沟道上设置一种沟道填充材料并使该填充材料延伸在基底表面上、以及在沟道填充材料上的至少一部分设置第一导电层。
附图说明
由下列详细说明及其附图，可彻底了解本发明，其中相同的编号对应相同的部分，而其中：
图1显示传统闪速存储单元沿着位线方向的截面图；
图2显示图1中存储单元沿着字线方向的截面图；
图3显示图1和2中传统闪速存储单元的制造工艺步骤；
图4显示图1和2图中传统闪速存储单元的制造工艺步骤；
图5显示图1和2图中传统闪速存储单元的制造工艺步骤；
图6显示图1和2图中传统闪速存储单元的制造工艺步骤；
图7显示图1和2图中传统闪速存储单元的制造工艺步骤；
图8显示根据本发明示范性实施例的集成电路的一部分；
图9显示图8中集成电路部分的制造工艺步骤；
图10显示图8中集成电路部分的制造工艺步骤；
图11显示图8中集成电路部分的制造工艺步骤；
图12显示图8中集成电路部分的制造工艺步骤；
图13显示图8中集成电路部分的制造工艺步骤；
图14显示根据本发明第二个示范性实施例的集成电路一部分的制造工艺步骤；
图15显示图14中集成电路部分的制造工艺步骤；
图16显示图14中集成电路部分的制造工艺步骤；
图17显示图14中集成电路部分的制造工艺步骤；
图18显示根据本发明第三个示范性实施例的集成电路一部分的制造工艺步骤；
图19显示图18中集成电路部分的制造工艺步骤；
图20显示图18中集成电路部分的制造工艺步骤；
图21显示图18中集成电路部分的制造工艺步骤；
图22显示图18中集成电路部分的制造工艺步骤；
第23图显示图18中集成电路部分的制造工艺步骤；
具体实施方式
如上所述，增大栅耦合比率需要降低电荷泵的目标电压，从而减少电荷泵尺寸。本发明通过增加跨经第一和第二多晶硅层(也分别称为”多晶1”和”多晶2”)间的层间电介质层电容而增加栅耦合比率。如在下文中所显示的，通过增加跨经多晶1和多晶2接触面间的表面积从而增加由多晶1、多晶2和层间电介质层所形成的表面积，即可取得这种栅耦合比率的增加。
现参考图8，图中显示依据本发明一实施例而具有改进栅耦合比率的集成电路(IC)的一部分100，沿着字线方向的截面图。所述IC为闪速内存装置，但也可能是另一种非易失性存储器装置(例如EPROM、EEPROM等等)或其他的集成电路。半导体基底102(例如硅、锗、砷化镓等等)包含有限定在凹槽或沟道106中的绝缘结构104。在所述实施例中，绝缘结构104为包含有沟道填充材料108的浅沟道绝缘结构。沟道填充材料108为某种绝缘材料，例如PECVD氧化物。沟道填充材料108从凹槽106下方往基底102的上表面110延伸且包含有延伸在上表面110上的区域109。凹槽106具有的下表面105大约较上表面110低1000至7000埃，优选较上表面低大约4000埃。
在基底102的上表面110和凹槽106的侧壁112、114上提供如隧道氧化层等的第一绝缘层111。在与第一绝缘层111和沟道填充材料108邻接处提供如掺杂多晶硅等的第一导电层116。为第一导电层116掩模及蚀刻以便形成第一导电侧面或区域118和第二导电侧面或区域120。第一导电层116还界定了在导电区118、120间的通路(via)140。第一和第二导电区118、120至少部分延伸经过沟道填充材料108的区域109以便增加导电层116接触到其后与原有技术相关的层的表面积。表面积的增加将导致电容量的增加，而这又如前所述地增加了栅耦合比率。在所述示范性实施例中，沟道填充材料108的上表面134至少是在基底102的上表面110之上100埃处。上表面134最高可以较基底102的上表面110高5000埃，并且还可以比基底102的上表面110高大约1000至2000埃。
在第一导电层116和沟道填充材料108上提供如层间电介质层(例如氧化氮化氧化物)等的第二绝缘层122。第二绝缘层122在导电区118、120间形成绝缘阻挡层。在第二绝缘层122上提供如掺杂多晶硅等的第二导电层124。因此，绝缘层122为绝缘层116和124以外的另一绝缘层。在第二导电层124上提供一个硅化层126。
现参考图9～13，将说明制造区域100的方法。图9中，通过在基底102上设置包含有氧化物材料(例如SiO2等衬垫氧化材料)的绝缘层128可形成隔离结构104。可通过传统的热处理工艺，或通过化学气相沉积(CVD)或物理气相沉积(PVD)处理而生长层128。其后，在绝缘层128上提供厚度大约为500至5000埃(优选大约为1000至2000埃)的阻挡层130，该阻挡层优选为某种氮化硅层，例如SiN4。利用标准的光刻工艺可在层128、130上所需位置形成孔129。然后利用传统的沟道蚀刻工艺，如干法蚀刻或等离子体蚀刻，对基底102上的凹槽106进行蚀刻。以衬垫氧化步骤而沿凹槽106的侧边形成绝缘衬垫(未示)。
其后，在凹槽106填充绝缘的沟道填充材料108(比如说通过PECVD氧化步骤)。沟道填充材料108的沉积厚度小于传统的沟道填充材料58(图4)的厚度。具体地说，假设从上表面110至下表面105的沟道深度大约为4000埃，则沟道填充材料108的沉积厚度小于7000埃。
现参考图10，在沟道填充材料108上提供掩模层131(例如一个光致抗蚀剂层)。所提供的掩模层131最好使开口133的横向宽度稍微大于阻挡层130的横向宽度，以确保可在其后的蚀刻步骤中将阻挡层130完全去除。
现参考图11，在此显示将绝缘层128、阻挡层130、和沟道填充材料108的区域135去除的步骤。在所述实施例中，蚀刻沟道填充材料108，直到基底102的上表面110曝露出来为止。图中可看出沟道填充材料108的区域109延伸至上表面110的上方。注意在原有技术中(图6)，仅通过选择性蚀刻来去除氮化层52。
在图12中，完成牺牲性氧化和剥离步骤以便使角136、138变圆。在牺牲性氧化中，生长一个薄氧化层然后将其剥离以便使沟道角变圆。该圆角加工可避免晶体管I-V特性曲线中的”双峰效应”。在该牺牲性氧化期间，沟道填充材料108的高度可以比与图11相关的蚀刻更低，也可不比其更低。
在图13中，使用热生长或其他已知沉积工艺(例如化学气相沉积、物理气相沉积)在基底120上形成第一绝缘层111。在所述实施例中，第一绝缘层111为一个隧道氧化层(SiO2)。之后，在第一绝缘层111和沟道填充材料108上沉积第一导电层116(”多晶1”)。注意多晶1层116是延伸经过沟道填充材料108的区域109。
再次参考图8，对多晶1层116掩模和蚀刻(即图形化)以便在第一和第二导电区或侧侧面118、120之间形成通道140。然后在第一导电层116相邻处提供或生长(例如ONO)第二绝缘层122。使第二绝缘层122与第一和第二导电区118、120电气绝缘。其后，沉积第二导电层124(例如多晶硅)，然后沉积硅化层126。
现参考第14～17图，描述本发明另一个实施例。在所述第二实施例中，取消在图10中所说明的第一实施例掩模层131。参考图14，通过在基底202上提供包含有氧化物材料(例如像SiO2这样的某种衬垫氧化物材料)的绝缘层228来形成隔离结构204。提供层228的方式与图9中提供层128的方式相同。其后，在绝缘层228上提供厚度稍大于层128厚度的阻挡层230，最好是像Si3N4这样的氮化硅层。举例来说，阻挡层230大约在1000埃和5000埃之间。使用标准的光刻工艺，可在层228、230所需位置上形成孔229。然后利用传统的沟道蚀刻处理，如干法蚀刻或等离子体蚀刻，对在基底202上的凹槽进行蚀刻。衬垫氧化步骤沿凹槽206的侧边形成绝缘衬垫(未示)。
接下来，通过PECVD氧化步骤(举例来说)，在凹槽206填充绝缘的沟道填充材料208。沟道填充材料208沉积在凹槽206和阻挡层230上的厚度小于传统沟道填充材料58(图4)的厚度。具体地说，假设从上表面210至下表面205的沟道深度大约为4000埃，则沟道填充材料208的沉积厚度小于7000埃。其后将沟道填充材料208平面化(例如化学机械平面化或CMP)，直到材料208的上表面237大约与阻挡层230的上表面共平面。因此，如图所示，所述阻挡层229的厚度协助限定了沟道填充材料208延伸到基底202上表面210的程度。
现参考图15，剥离步骤将绝缘层228和阻挡层230去除，留下沟道填充材料208。从图中可看出沟道填充材料208的区域209延伸至上表面210上。在图15中，完成牺牲性氧化和剥离步骤以便使角236、238变圆。在牺牲性氧化中，可选择(也可不选择)降低沟道填充材料208的高度和宽度。
在图16中，使用热生长或其他已知沉积工艺(例如化学气相沉积、物理气相沉积)在基底220上形成第一绝缘层211。在所述实施例中，第一绝缘层211为隧道氧化层(SiO2)。之后，在第一绝缘层211和沟道填充材料208上沉积第一导电层216(”多晶1”)。注意多晶1层216延伸经过沟道填充材料208的区域209。
现参考图17，对多晶1层216掩模和蚀刻(例如图形化)以便在第一和第二导电区或侧侧面218、220之间形成通道240。然后在第一导电层216相邻处提供或生长(例如ONO)第二绝缘层222。使第二绝缘层222与第一和第二导电区218、220电气绝缘。其后，以与第一实施例相同的方法沉积第二导电层(未示)，然后沉积硅化层(未示)。
现参考图18至23，在此显示本发明的第三示范性实施例。在所述第三实施例中，沟道填充材料包含有在第一制造步骤所提供的第一沟道填充材料和在第二制造步骤所提供的第二沟道填充材料。在图18中，通过在基底302上提供包含有氧化物材料(例如像SiO2这样的衬垫氧化物材料)的绝缘层328来形成隔离结构304。可通过传统的热处理来生长层328，或以化学气相沉积(CVD)或物理气相沉积(PVD)工艺来提供层328。其后，在绝缘层328上提供厚度大约为1000至7000埃，通常为2000至4000埃的阻挡层330，最好是像Si3N4这样的氮化硅层。注意其厚度比图9中所示实施例的厚度略厚。使用标准的光刻工艺，在层328、330所需位置上形成孔329。然后利用传统的沟道蚀刻工艺，如干法蚀刻或等离子体蚀刻，对基底302上的凹槽306进行蚀刻。衬垫氧化步骤沿着凹槽306的侧边形成绝缘衬垫(未示)。
接下来，举例来说，通过PECVD氧化步骤在凹槽306填充绝缘的沟道填充材料308。沟道填充材料308的沉积厚度小于传统的沟道填充材料58(图4)的厚度。具体地说，沟道填充材料308的沉积厚度小于7000埃。其后将沟道填充材料308平面化(例如化学机械平面化或CMP)，直到材料308的上表面337大约与阻挡层330的上表面共平面。
现参考图19，蚀刻步骤将绝缘层328、阻挡层330、以及沟道填充材料308的一部分335去除。在所述实施例中，蚀刻沟道填充材料308，直到露出基底302的上表面。
现参考图20，在沟道填充材料308上设置厚度大约为1000至5000埃，通常为2000至4000埃的绝缘层342(例如CVD氧化物)。然后将绝缘层342图形化(即掩模和蚀刻，如前文中参考图10所述)，以便在沟道填充材料308上形成第二沟道填充材料346(图21)。如图所示沟道填充材料346延伸至上表面310之上。
在图22中，完成牺牲性氧化和剥离步骤以便使角336、338变圆。在牺牲性氧化期间，可将第二沟道填充材料346的高度降低至比与图19相关的剥离高度更低，也可不降低。使用热生长或其他已知沉积工艺(例如化学气相沉积、物理气相沉积)在基底320上形成第一绝缘层311。在所述实施例中，第一绝缘层311为隧道氧化层(SiO2)。之后，在第一绝缘层311和沟道填充材料308上沉积第一导电层316(“多晶1”)。在所述实施例中，第一多晶1层316还延伸至第二沟道填充材料346。
现参考图23，对多晶1层316掩模和蚀刻(亦即图形化)以便在第一和第二导电区或侧面318、320之间形成通道340。然后在第一导电层316相邻处提供或生长(例如ONO)第二绝缘层322。使第二绝缘层322与第一和第二导电区318、320电气绝缘。其后，以与第一实施例相同的方法沉积第二导电层(未示)，然后沉积硅化层(未示)。
尽管在附图中显示，并在上文中说明了目前为止的几个优选实施例，但应该可了解这些实施例仅是作为范例用。举例来说，在此所公开的最佳实施例中所使用的特定材料和尺寸仅是提供作为范例用而非用于排除任何相关材料或尺寸的替代品。同时，虽然在此所公开的实施例特别适用于闪速ERPOM或其他的非易失性存储器，但也可在非存储器装置中发现其应用。本发明并不限于某个特定实施例，而可延伸至那些仍属本发明所附权利要求书范围内的各种改型方案。
Claims (12)
1.一种具有增大栅耦合电容的集成电路(100)，其包含一个具有表面(110)的基底(102)，该基底(102)具有一条延伸在所述表面(110)下方的沟道(106)，所述集成电路通过下述方法制成：
在所述沟道(106)内提供沟道填充材料(108)，并且使沟道填充材料的部份(109)延伸至所述表面(110)的上方；
在所述基底(102)上方提供第一导电层(116)并与所述沟道填充材料(108)相邻，而且使第一导电层的一部分(109)延伸至所述沟道填充材料(108)的所述一部分(109)上；
在所述第一导电层(116)上提供绝缘材料(122)；并且
提供第二导电层(124)与所述绝缘材料(122)相邻，其中所述集成电路(100)具有改进的栅耦合比率，提供所述沟道填充材料的方法其特征在于：
提供沟道填充材料的步骤包括：
在所述沟道上提供所述沟道填充材料；
在所述沟道上施加光致抗蚀剂掩模(131)；
蚀刻所述沟道填充材料。
2.如权利要求1的集成电路(100)，其中所述沟道填充材料(108)包括第一氧化层(308)和第二氧化层(342)。
3.如权利要求1的集成电路(100)，其中所述第一导电层(116)包含有由所述绝缘材料(122)分隔的第一和第二侧面(118，120)。
4.如权利要求1的集成电路(100)，其中所述第一导电体(116)界定了一条由图形化工艺所制造的通道(140)，该图形化工艺包含有掩模步骤和蚀刻步骤。
5.如权利要求1的集成电路(100)，其中延伸至所述基底(102)的所述表面(110)上的所述沟道填充材料(108)的所述部分(109)至少厚达1000埃。
6.如权利要求1的集成电路(100)，其中所述基底(102)在该基底(102)与所述沟道(106)接触的上表面(110)上界定角(136，138)，其中使所述角变圆。
7.如权利要求1的集成电路(100)，其中所述第一导电层(116)、绝缘材料(122)和第二导电层(124)形成闪速EPROM晶体管的一部分。
8.如权利要求1的集成电路(100)，其中所述第一和第二导电层(116，124)包含有多晶硅。
9.一种制造具有增大栅耦合电容的集成电路(100)的方法，所述集成电路(100)通过包含在所述基底(102)中形成沟道(106)、于所述基底(102)的表面(110)下方延伸所述沟道(106)的方法制成，所述方法包括：
在所述沟道(106)内设置沟道填充材料(108)以使得该沟道填充材料(108)延伸在所述基底(102)的所述表面(110)的上方；以及
至少在所述沟道填充材料(108)的一部分上提供第一导电层(116)，所述方法其特征在于提供沟道填充材料(108)的方法包含：
在所述沟道(106)中设置沟道填充材料(108)；
在所述沟道(106)上施加一个光致抗蚀剂掩模(131)；以及
蚀刻所述沟道填充氧化材料(108)。
10.如权利要求9的方法，进一步包括：
在所述第一导电层(116)上提供一种绝缘材料(122)；和
在该绝缘材料(122)上提供第二导电层(124)。
11.如权利要求9的方法，进一步包括在所述基底(102)上提供一个氮化层(230)，该氮化层(230)的厚度在1000和5000埃之间，其中使得所述沟道填充材料(108)和氮化层(230)平面化。
12.如权利要求9的方法，进一步包括使得第一导电层(116)图形化来形成第一和第二导电侧面(118，120)，并且设置一种绝缘材料(122)来使所述第一和第二导电侧面(118，120)电气隔离。
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| JPH0567791A (ja) | 1991-06-20 | 1993-03-19 | Mitsubishi Electric Corp | 電気的に書込および消去可能な半導体記憶装置およびその製造方法 |
| JPH05226324A (ja) * | 1992-02-12 | 1993-09-03 | Seiko Epson Corp | 半導体装置の製造方法 |
| JPH07106411A (ja) * | 1993-10-05 | 1995-04-21 | Toshiba Corp | 半導体装置の製造方法 |
| US5589412A (en) | 1993-12-16 | 1996-12-31 | National Semiconductor Corporation | Method of making increased-density flash EPROM that utilizes a series of planarized, self-aligned, intermediate strips of conductive material to contact the drain regions |
| JP2757784B2 (ja) * | 1994-08-29 | 1998-05-25 | 日本電気株式会社 | 半導体装置の製造方法 |
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| US5866465A (en) * | 1997-04-03 | 1999-02-02 | Micron Technology, Inc. | Semiconductor processing method of forming a contact opening to a region adjacent a field isolation mass |
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