JPH09213783A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH09213783A JPH09213783A JP8015697A JP1569796A JPH09213783A JP H09213783 A JPH09213783 A JP H09213783A JP 8015697 A JP8015697 A JP 8015697A JP 1569796 A JP1569796 A JP 1569796A JP H09213783 A JPH09213783 A JP H09213783A
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- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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Abstract
(57)【要約】
【課題】トレンチ素子分離領域の活性化領域における電
界集中を緩和でき、データ保持能力の向上を図れる半導
体装置の製造方法を実現する。 【解決手段】フローティングゲートを有し、トレンチ素
子分離構造を採用した半導体不揮発性記憶装置におい
て、半導体基板１に形成されたトレンチ２内に埋め込ん
だ酸化シリコン膜３ａの活性化領域となる上面縁部（コ
ーナ部）３ｂを、エッチング、好ましくは異方性エッチ
ングにより上面３ｃから順テーパとなるように形成する
ので、フローティングゲート７とコントロールゲート９
との間に対する電界集中を緩和でき、フローティングゲ
ート７からの不要な電荷の放出を防止でき、ひいてはデ
ータ保持能力を向上できる利点がある。
界集中を緩和でき、データ保持能力の向上を図れる半導
体装置の製造方法を実現する。 【解決手段】フローティングゲートを有し、トレンチ素
子分離構造を採用した半導体不揮発性記憶装置におい
て、半導体基板１に形成されたトレンチ２内に埋め込ん
だ酸化シリコン膜３ａの活性化領域となる上面縁部（コ
ーナ部）３ｂを、エッチング、好ましくは異方性エッチ
ングにより上面３ｃから順テーパとなるように形成する
ので、フローティングゲート７とコントロールゲート９
との間に対する電界集中を緩和でき、フローティングゲ
ート７からの不要な電荷の放出を防止でき、ひいてはデ
ータ保持能力を向上できる利点がある。
Description
【０００１】
【発明の属する技術分野】本発明は、素子分離にトレン
チ構造を用いた半導体装置の製造方法に関するものであ
る。
チ構造を用いた半導体装置の製造方法に関するものであ
る。
【０００２】
【従来の技術】半導体装置における素子分離としては、
一般的にＬＯＣＯＳ構造が採用されているが、このＬＯ
ＣＯＳ構造を用いると、素子分離幅が小さくならず、メ
モリセルの面積の縮小化には適していない。
一般的にＬＯＣＯＳ構造が採用されているが、このＬＯ
ＣＯＳ構造を用いると、素子分離幅が小さくならず、メ
モリセルの面積の縮小化には適していない。
【０００３】そこで、ロジックやＳＲＡＭ、ＤＭＡＭに
は、トレンチ素子分離構造が採用さているものもある。
は、トレンチ素子分離構造が採用さているものもある。
【０００４】図４は、ロジックにおけるトレンチ素子分
離構造を示す簡略断面図である。図４に示すように、ト
レンチ素子分離構造は、半導体基板１に所定深さを持っ
て形成されたトレンチ２内に酸化シリコン膜３が埋め込
まれ、半導体基板１上にゲート絶縁膜４が形成され、ゲ
ート絶縁膜４および埋め込み酸化シリコン膜３上にゲー
ト電極５が形成されている。
離構造を示す簡略断面図である。図４に示すように、ト
レンチ素子分離構造は、半導体基板１に所定深さを持っ
て形成されたトレンチ２内に酸化シリコン膜３が埋め込
まれ、半導体基板１上にゲート絶縁膜４が形成され、ゲ
ート絶縁膜４および埋め込み酸化シリコン膜３上にゲー
ト電極５が形成されている。
【０００５】次に、従来の半導体装置のトレンチ素子分
離構造の製造方法について、図５を参照しつつ説明す
る。
離構造の製造方法について、図５を参照しつつ説明す
る。
【０００６】まず、図５（Ａ）に示すように、単結晶シ
リコン等からなる半導体基板１上に、たとえば二酸化シ
リコン（ＳｉＯ2 ）からなる熱酸化膜１１を、表面保護
のために５ｎｍほど形成する。この熱酸化膜１１の形成
には、８５０℃の熱酸化炉を用いることができる。次
に、同図に示すように、たとえばストッパ層としての窒
化シリコン膜（ＳｉＮ）１２ａを１００ｎｍほど成膜
し、その上に、ポリシリコン膜１２ｂを２００ｎｍほど
成膜してバッファ層１２を形成する。
リコン等からなる半導体基板１上に、たとえば二酸化シ
リコン（ＳｉＯ2 ）からなる熱酸化膜１１を、表面保護
のために５ｎｍほど形成する。この熱酸化膜１１の形成
には、８５０℃の熱酸化炉を用いることができる。次
に、同図に示すように、たとえばストッパ層としての窒
化シリコン膜（ＳｉＮ）１２ａを１００ｎｍほど成膜
し、その上に、ポリシリコン膜１２ｂを２００ｎｍほど
成膜してバッファ層１２を形成する。
【０００７】その後、図５（Ｂ）および（Ｃ）に示すよ
うに、パタ−ンニングしたレジストＰＲをマスクに、３
段階のエッチングにより、ポリシリコン膜１２ｂ，窒化
シリコン膜１２ａ，熱酸化膜１１を順次加工し、開口さ
せる。続けて、半導体基板１をエッチングし、同図
（Ｃ）に示すように、たとえば５００ｎｍ程の深さのト
レンチ２を形成する。
うに、パタ−ンニングしたレジストＰＲをマスクに、３
段階のエッチングにより、ポリシリコン膜１２ｂ，窒化
シリコン膜１２ａ，熱酸化膜１１を順次加工し、開口さ
せる。続けて、半導体基板１をエッチングし、同図
（Ｃ）に示すように、たとえば５００ｎｍ程の深さのト
レンチ２を形成する。
【０００８】その後、図５（Ｄ）に示すよに、トレンチ
２内に、９５０℃の熱酸化炉等で、たとえば酸化シリコ
ンからなる熱酸化膜１３を１０〜３０ｎｍほど形成す
る。そして、同図（Ｅ）に示すように、バイアスＥＣＲ
−ＣＶＤ法で、被研磨層として、たとえば酸化シリコン
膜３を１０００ｎｍほど堆積し、トレンチ２内部を絶縁
物で完全に充填する。
２内に、９５０℃の熱酸化炉等で、たとえば酸化シリコ
ンからなる熱酸化膜１３を１０〜３０ｎｍほど形成す
る。そして、同図（Ｅ）に示すように、バイアスＥＣＲ
−ＣＶＤ法で、被研磨層として、たとえば酸化シリコン
膜３を１０００ｎｍほど堆積し、トレンチ２内部を絶縁
物で完全に充填する。
【０００９】次に、図５（Ｆ）に示すように、図示しな
い研磨装置を用いてトレンチ２内に充填した酸化シリコ
ン膜３に対する平坦化処理を行う。次いで、図５（Ｇ）
に示すように、バッファ層をエッチングにより除去した
後、図５（Ｈ）に示すように、ウェル１４を形成する。
以後は、通常の工程、たとえば半導体基板１の表面にト
ランジスタ等の素子を形成し、配線を行うことができ
る。
い研磨装置を用いてトレンチ２内に充填した酸化シリコ
ン膜３に対する平坦化処理を行う。次いで、図５（Ｇ）
に示すように、バッファ層をエッチングにより除去した
後、図５（Ｈ）に示すように、ウェル１４を形成する。
以後は、通常の工程、たとえば半導体基板１の表面にト
ランジスタ等の素子を形成し、配線を行うことができ
る。
【００１０】このようなトレンチ素子分離構造を、ＥＥ
ＰＲＯＭ等のフローティングゲートを有する半導体不揮
発性記憶装置に適用した場合には、図６に示すようにな
る。すなわち、半導体基板１に所定深さを持って形成さ
れたトレンチ２内に酸化シリコン膜３が埋め込まれ、半
導体基板１上にトンネル酸化膜６が形成され、トンネル
酸化膜６および埋め込み酸化シリコン膜３上にフローテ
ィングゲート（ＦＧ）７が形成され、さらに、フローテ
ィングゲート７上に層間絶縁膜としてのＯＮＯ膜８が形
成され、ＯＮＯ膜８上にコントロールゲート（ＣＧ）９
が形成される。
ＰＲＯＭ等のフローティングゲートを有する半導体不揮
発性記憶装置に適用した場合には、図６に示すようにな
る。すなわち、半導体基板１に所定深さを持って形成さ
れたトレンチ２内に酸化シリコン膜３が埋め込まれ、半
導体基板１上にトンネル酸化膜６が形成され、トンネル
酸化膜６および埋め込み酸化シリコン膜３上にフローテ
ィングゲート（ＦＧ）７が形成され、さらに、フローテ
ィングゲート７上に層間絶縁膜としてのＯＮＯ膜８が形
成され、ＯＮＯ膜８上にコントロールゲート（ＣＧ）９
が形成される。
【００１１】
【発明が解決しようとする課題】しかしながら、従来の
方法で製造されるトレンチ素子分離構造を、ＥＥＰＲＯ
Ｍ等のフローティングゲートを有する半導体不揮発性記
憶装置に適用した場合には、図５中Ｘで示すように、埋
め込み酸化シリコン膜３のいわゆる活性化領域における
形状は上面側から側面に向かって鋭角をもった傾斜をな
す逆テーパ状となっていることから、フローティングゲ
ート７とコントロールゲート９との間に電界が集中し、
その結果、フローティングゲート７に蓄積されていた電
荷が放電してしまい、データ保持能力が損なわれるとい
う問題がある。
方法で製造されるトレンチ素子分離構造を、ＥＥＰＲＯ
Ｍ等のフローティングゲートを有する半導体不揮発性記
憶装置に適用した場合には、図５中Ｘで示すように、埋
め込み酸化シリコン膜３のいわゆる活性化領域における
形状は上面側から側面に向かって鋭角をもった傾斜をな
す逆テーパ状となっていることから、フローティングゲ
ート７とコントロールゲート９との間に電界が集中し、
その結果、フローティングゲート７に蓄積されていた電
荷が放電してしまい、データ保持能力が損なわれるとい
う問題がある。
【００１２】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、トレンチ素子分離領域の活性化
領域における電界集中を緩和でき、データ保持能力の向
上を図れる半導体装置の製造方法を提供することにあ
る。
のであり、その目的は、トレンチ素子分離領域の活性化
領域における電界集中を緩和でき、データ保持能力の向
上を図れる半導体装置の製造方法を提供することにあ
る。
【００１３】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、半導体基板に形成されたトレンチ内に絶
縁膜を埋め込み、この埋め込まれた絶縁膜に対する平坦
化処理を行った後、上記絶縁膜上の少なくとも一部を含
む上記半導体基板上にゲート電極を形成する半導体装置
の製造方法であって、上記平坦化処理後に、エッチング
により上記絶縁膜の上面縁部を、当該上面側から側面に
向かって鈍角をもった傾斜をなす順テーパ状に形成し、
その後上記ゲート電極の形成を行う。
め、本発明は、半導体基板に形成されたトレンチ内に絶
縁膜を埋め込み、この埋め込まれた絶縁膜に対する平坦
化処理を行った後、上記絶縁膜上の少なくとも一部を含
む上記半導体基板上にゲート電極を形成する半導体装置
の製造方法であって、上記平坦化処理後に、エッチング
により上記絶縁膜の上面縁部を、当該上面側から側面に
向かって鈍角をもった傾斜をなす順テーパ状に形成し、
その後上記ゲート電極の形成を行う。
【００１４】好適には、上記エッチング処理は異方性エ
ッチングで行うことが望ましい。
ッチングで行うことが望ましい。
【００１５】また、本発明の半導体装置の製造方法で
は、ゲート電極として、フローティングゲートが形成さ
れ、さらに絶縁膜を介してコントロールゲートが形成さ
れる。
は、ゲート電極として、フローティングゲートが形成さ
れ、さらに絶縁膜を介してコントロールゲートが形成さ
れる。
【００１６】本発明の半導体装置の製造方法によれば、
半導体基板にトレンチが形成され、このトレンチに絶縁
膜が埋め込まれる。そして、トレンチ外に露出している
絶縁膜の平坦化処理が行われる。これにより、絶縁膜の
上部は、上面側から側面に向かって鋭角をもった傾斜を
なす逆テーパ状となる。そして、次に、たとえば異方性
エッチングにより、絶縁膜の上面縁部が、上面側から側
面に向かって鈍角をもった傾斜をなす順テーパ状に整形
される。その後、ゲート電極に形成が行われる。これに
より、たとえばフローティングゲートとコントロールゲ
ートとの間に対する電界集中を緩和でき、フローティン
グゲートからの不要な電荷の放出を防止できる。
半導体基板にトレンチが形成され、このトレンチに絶縁
膜が埋め込まれる。そして、トレンチ外に露出している
絶縁膜の平坦化処理が行われる。これにより、絶縁膜の
上部は、上面側から側面に向かって鋭角をもった傾斜を
なす逆テーパ状となる。そして、次に、たとえば異方性
エッチングにより、絶縁膜の上面縁部が、上面側から側
面に向かって鈍角をもった傾斜をなす順テーパ状に整形
される。その後、ゲート電極に形成が行われる。これに
より、たとえばフローティングゲートとコントロールゲ
ートとの間に対する電界集中を緩和でき、フローティン
グゲートからの不要な電荷の放出を防止できる。
【００１７】
【発明の実施の形態】図１は、本発明に係る製造方法に
より製造したフローティングゲートを有する半導体不揮
発性記憶装置のトレンチ素子分離構造を示す簡略断面図
である。また、図２は図１の半導体不揮発性記憶装置の
要部のパターン図である。
より製造したフローティングゲートを有する半導体不揮
発性記憶装置のトレンチ素子分離構造を示す簡略断面図
である。また、図２は図１の半導体不揮発性記憶装置の
要部のパターン図である。
【００１８】図１において、従来構造を示す図６と同一
構成部分は同一符号をもって表している。すなわち、半
導体基板１に所定深さを持って形成されたトレンチ２内
に酸化シリコン膜３ａが埋め込まれている。埋め込み酸
化シリコン膜３ａの活性化領域となる上面縁部（コーナ
部）３ｂは、電界集中を緩和する目的で、上面３ｃ側か
ら側面に向かって鈍角をもった傾斜をなす順テーパ状と
なるように整形されている。そして、半導体基板１上に
トンネル酸化膜６が形成され、トンネル酸化膜６および
埋め込み酸化シリコン膜３上にフローティングゲート
（ＦＧ）７が形成され、さらに、フローティングゲート
７上に層間絶縁膜としてのＯＮＯ膜８が形成され、ＯＮ
Ｏ膜８上にコントロールゲート（ＣＧ）９が形成されて
いる。
構成部分は同一符号をもって表している。すなわち、半
導体基板１に所定深さを持って形成されたトレンチ２内
に酸化シリコン膜３ａが埋め込まれている。埋め込み酸
化シリコン膜３ａの活性化領域となる上面縁部（コーナ
部）３ｂは、電界集中を緩和する目的で、上面３ｃ側か
ら側面に向かって鈍角をもった傾斜をなす順テーパ状と
なるように整形されている。そして、半導体基板１上に
トンネル酸化膜６が形成され、トンネル酸化膜６および
埋め込み酸化シリコン膜３上にフローティングゲート
（ＦＧ）７が形成され、さらに、フローティングゲート
７上に層間絶縁膜としてのＯＮＯ膜８が形成され、ＯＮ
Ｏ膜８上にコントロールゲート（ＣＧ）９が形成されて
いる。
【００１９】以下に、図１および図２に示すトレンチ素
子分離構造を有する半導体不揮発性記憶装置の製造方法
について、図３を参照しつつ説明する。
子分離構造を有する半導体不揮発性記憶装置の製造方法
について、図３を参照しつつ説明する。
【００２０】まず、図３（Ａ）に示すように、単結晶シ
リコン等からなる半導体基板１上に、たとえば二酸化シ
リコン（ＳｉＯ2 ）からなる熱酸化膜２１を、表面保護
のために５ｎｍほど形成する。この熱酸化膜２１の形成
には、８５０℃の熱酸化炉を用いることができる。次
に、同図に示すように、ポリシリコン膜２２を形成す
る。このポリシリコン膜２２上にたとえばストッパ層と
しての窒化シリコン膜（ＳｉＮ）２３ａを１００ｎｍほ
ど成膜し、その上に、ポリシリコン膜２３ｂを２００ｎ
ｍほど成膜してバッファ層２３を形成する。なお、ポリ
シリコン膜２２には不純物を添加させて導電体膜にして
おく。
リコン等からなる半導体基板１上に、たとえば二酸化シ
リコン（ＳｉＯ2 ）からなる熱酸化膜２１を、表面保護
のために５ｎｍほど形成する。この熱酸化膜２１の形成
には、８５０℃の熱酸化炉を用いることができる。次
に、同図に示すように、ポリシリコン膜２２を形成す
る。このポリシリコン膜２２上にたとえばストッパ層と
しての窒化シリコン膜（ＳｉＮ）２３ａを１００ｎｍほ
ど成膜し、その上に、ポリシリコン膜２３ｂを２００ｎ
ｍほど成膜してバッファ層２３を形成する。なお、ポリ
シリコン膜２２には不純物を添加させて導電体膜にして
おく。
【００２１】その後、図３（Ｂ）および（Ｃ）に示すよ
うに、パタ−ンニングしたレジストＰＲをマスクに、３
段階のエッチングにより、ポリシリコン膜２３ｂ，窒化
シリコン膜２３ａ，ポリシリコン膜２２，熱酸化膜１１
を順次加工し、開口させる。続けて、半導体基板１をエ
ッチングし、同図（Ｃ）に示すように、たとえば５００
ｎｍ程の深さのトレンチ２を形成する。
うに、パタ−ンニングしたレジストＰＲをマスクに、３
段階のエッチングにより、ポリシリコン膜２３ｂ，窒化
シリコン膜２３ａ，ポリシリコン膜２２，熱酸化膜１１
を順次加工し、開口させる。続けて、半導体基板１をエ
ッチングし、同図（Ｃ）に示すように、たとえば５００
ｎｍ程の深さのトレンチ２を形成する。
【００２２】その後、図３（Ｄ）に示すよに、トレンチ
２内に、９５０℃の熱酸化炉等で、たとえば酸化シリコ
ンからなる熱酸化膜２４を１０〜３０ｎｍほど形成す
る。そして、同図（Ｅ）に示すように、バイアスＥＣＲ
−ＣＶＤ法で、被研磨層として、たとえば酸化シリコン
膜３ａを１０００ｎｍほど堆積し、トレンチ２内部を絶
縁物で完全に充填する。
２内に、９５０℃の熱酸化炉等で、たとえば酸化シリコ
ンからなる熱酸化膜２４を１０〜３０ｎｍほど形成す
る。そして、同図（Ｅ）に示すように、バイアスＥＣＲ
−ＣＶＤ法で、被研磨層として、たとえば酸化シリコン
膜３ａを１０００ｎｍほど堆積し、トレンチ２内部を絶
縁物で完全に充填する。
【００２３】次に、図３（Ｆ）に示すように、図示しな
い研磨装置を用いてトレンチ２内に充填した埋め込み酸
化シリコン膜３ａに対する平坦化処理を行う。次いで、
図３（Ｇ）に示すように、バッファ層２２のエッチング
により除去した後、同図（Ｈ）に示すように、エッチン
グ、好ましくは異方性エッチングにより埋め込み酸化シ
リコン膜３ａの活性化領域となる上面縁部（コーナ部）
３ｂを、電界集中を緩和する目的で、上面３ｃから順テ
ーパとなるように形成する。
い研磨装置を用いてトレンチ２内に充填した埋め込み酸
化シリコン膜３ａに対する平坦化処理を行う。次いで、
図３（Ｇ）に示すように、バッファ層２２のエッチング
により除去した後、同図（Ｈ）に示すように、エッチン
グ、好ましくは異方性エッチングにより埋め込み酸化シ
リコン膜３ａの活性化領域となる上面縁部（コーナ部）
３ｂを、電界集中を緩和する目的で、上面３ｃから順テ
ーパとなるように形成する。
【００２４】次に、図３（Ｉ）に示すように、ポリシリ
コン膜２２，酸化膜２１を除去した後、たとえば熱酸化
処理によりトンネル酸化膜６を形成し、その後図３
（Ｊ）に示すように、たとえばポリシリコンからなるフ
ローティングゲート７を形成する。そして、フローティ
ングゲート７上に層間絶縁膜としてのＯＮＯ膜８を形成
した後、ポリシリコンによりコントロールゲート９を形
成する。
コン膜２２，酸化膜２１を除去した後、たとえば熱酸化
処理によりトンネル酸化膜６を形成し、その後図３
（Ｊ）に示すように、たとえばポリシリコンからなるフ
ローティングゲート７を形成する。そして、フローティ
ングゲート７上に層間絶縁膜としてのＯＮＯ膜８を形成
した後、ポリシリコンによりコントロールゲート９を形
成する。
【００２５】その後、層間絶縁膜、コンタクトを形成し
て金属配線を形成し、ＬＳＩを構成する。
て金属配線を形成し、ＬＳＩを構成する。
【００２６】以上説明したように、本実施形態によれ
ば、フローティングゲートを有し、トレンチ素子分離構
造を採用した半導体不揮発性記憶装置において、半導体
基板１に形成されたトレンチ２内に埋め込んだ酸化シリ
コン膜３ａの活性化領域となる上面縁部（コーナ部）３
ｂを、エッチング、好ましくは異方性エッチングにより
上面３ｃから順テーパとなるように形成するので、フロ
ーティングゲート７とコントロールゲート９との間に対
する電界集中を緩和でき、フローティングゲート７から
の不要な電荷の放出を防止でき、ひいてはデータ保持能
力を向上できる利点がある。
ば、フローティングゲートを有し、トレンチ素子分離構
造を採用した半導体不揮発性記憶装置において、半導体
基板１に形成されたトレンチ２内に埋め込んだ酸化シリ
コン膜３ａの活性化領域となる上面縁部（コーナ部）３
ｂを、エッチング、好ましくは異方性エッチングにより
上面３ｃから順テーパとなるように形成するので、フロ
ーティングゲート７とコントロールゲート９との間に対
する電界集中を緩和でき、フローティングゲート７から
の不要な電荷の放出を防止でき、ひいてはデータ保持能
力を向上できる利点がある。
【００２７】
【発明の効果】以上説明したように、本発明の半導体装
置の製造方法によれば、トレンチ素子分離領域の活性化
領域における電界集中を緩和でき、データ保持能力の向
上を図れる利点がある。
置の製造方法によれば、トレンチ素子分離領域の活性化
領域における電界集中を緩和でき、データ保持能力の向
上を図れる利点がある。
【図１】本発明に係る製造方法により製造したフローテ
ィングゲートを有する半導体不揮発性記憶装置のトレン
チ素子分離構造を示す簡略断面図である。
ィングゲートを有する半導体不揮発性記憶装置のトレン
チ素子分離構造を示す簡略断面図である。
【図２】図１の半導体不揮発性記憶装置の要部のパター
ン図である。
ン図である。
【図３】図１および図２に示すトレンチ素子分離構造を
有する半導体不揮発性記憶装置の製造方法の説明図であ
る。
有する半導体不揮発性記憶装置の製造方法の説明図であ
る。
【図４】一般的な半導体装置のトレンチ素子分離構造を
示す簡略断面図である。
示す簡略断面図である。
【図５】図３のトレンチ素子分離構造を有する半導体装
置の製造方法を説明するための図である。
置の製造方法を説明するための図である。
【図６】フローティングゲートを有する半導体不揮発性
記憶装置に図３のトレンチ素子分離構造を適用した場合
の構造を示す簡略断面図である。
記憶装置に図３のトレンチ素子分離構造を適用した場合
の構造を示す簡略断面図である。
１…半導体装置 ２…トレンチ ３ａ…埋め込み酸化シリコン膜 ６…トンネル酸化膜 ７…フローティングゲート（ＦＧ） ８…ＯＮＯ膜 ９…コントロールゲート（ＣＧ）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792
Claims (3)
- 【請求項１】 半導体基板に形成されたトレンチ内に絶
縁膜を埋め込み、この埋め込まれた絶縁膜に対する平坦
化処理を行った後、上記絶縁膜上の少なくとも一部を含
む上記半導体基板上にゲート電極を形成する半導体装置
の製造方法であって、 上記平坦化処理後に、エッチングにより上記絶縁膜の上
面縁部を、当該上面側から側面に向かって鈍角をもった
傾斜をなす順テーパ状に形成し、その後上記ゲート電極
の形成を行う半導体装置の製造方法。 - 【請求項２】 上記エッチング処理は異方性エッチング
である請求項１記載の半導体装置の製造方法。 - 【請求項３】 ゲート電極として、フローティングゲー
トが形成され、さらに絶縁膜を介してコントロールゲー
トが形成される請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8015697A JPH09213783A (ja) | 1996-01-31 | 1996-01-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8015697A JPH09213783A (ja) | 1996-01-31 | 1996-01-31 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09213783A true JPH09213783A (ja) | 1997-08-15 |
Family
ID=11895971
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8015697A Pending JPH09213783A (ja) | 1996-01-31 | 1996-01-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09213783A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001017023A1 (en) * | 1999-08-30 | 2001-03-08 | Advanced Micro Devices, Inc. | Nonvolatile memory having high gate coupling capacitance |
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